CN1134841C

CN1134841C - 集成电路

Info

Publication number: CN1134841C
Application number: CNB961101768A
Authority: CN
Inventors: ��ɭ; 宋敏圭
Original assignee: Samsung Electronics Co Ltd
Current assignee: Examine Vincent Zhi Cai management company
Priority date: 1995-11-10
Filing date: 1996-07-24
Publication date: 2004-01-14
Anticipated expiration: 2016-07-24
Also published as: TW320755B; FR2741192B1; GB9613883D0; US6028986A; CN1150332A; FR2741192A1; KR970030683A; GB2307101A; KR0182006B1; US5808366A; GB2307101B; JPH09148428A

Abstract

一种集成电路，包括：在一微电子衬底上的多个微电子器件；在微电子衬底上的多个金属配线层，多个金属配线层包括一个具有多个导电区域的外部金属配线层；在外部金属配线层上的一钝化层，其填充在所述外部金属配线层中的所述多个导电区域的间隙；在钝化层上的一模具化合物，所述钝化层阻止所述模具化合物在所述外部导电层中的所述多个导电区域之间延伸，从而消除在外部金属配线层上的模具化合物的电容性负荷。本发明装置即不增加生产成本、结构又简单，可不受模具化合物所引起的寄生电容增加的影响，提高了半导体封装器件的可靠性。

Description

集成电路

技术领域

本发明是关于一种集成电路，特别是一种半导体封装(Package)器件，更特别是关于计算成形物质在金属配线上所产生的寄生电容，并根据对计算出的寄生电容的分析来减小金属配线的寄生电容、或增大金属配线的驱动能力，从而使动作速度加快的半导体封装器件。

背景技术

一般说来，半导体封装器件是通过扩散、成长、离子注入、沉积及光刻等多道工序在半导体晶片(Wafer)衬底上形成电路的，为了使形成的电路在电气上连通，至少要形成一次以上的金属配线，然后，将保护膜包覆在金属配线上以保护金属配线，再将晶片分离成芯片(Chip)单元的基片。这种被分离的基片附着在导线框(lead frame)上，为了使基片的焊接点(bandingpad)与上述导线框的导线在电气上连通，在进行电线结合(Wire banding)之后，再用模具化合物(或称罐封化合物，potting compound)树脂密封起来。这种成形物质必须具有能满足外部温度、机械冲击、电绝缘及热传导等各种因素的特性，因此，要使用导磁率相对大一些的物质。

但，最终，半导体片或包覆基片的上述成形物质是以金属配线之间的寄生电容的形态起作用的。因此，现有技术存在着增加金属配线负荷的问题。

也就是说，在最上层的金属配线之间形成塑料、陶瓷之类的模具化合物，使寄生电容增大。而且，最近因系统逐渐大型化，系统的信息传递通道等金属配线的长度加长，使问题变得更为突出。在这种情况下，由于驱动信息传递通道的驱动器需要驱动比预想的容量要大得多的寄生电容，致使驱动器的功能降低，甚至有可能产生晶片动作不良的现象。

考虑到这些问题，LUUT.Nguyen等人在1995年3月份出版的《(IEEE部件的封装生产技术学报》第18卷第1期A部分发表了在基片的保护膜上包覆一层保护层的技术论文。

但，在基片形成新的模包覆层会使成本上升。

发明内容

为了解决上述问题，本发明的目的是提供一种可靠性高的半导体封装器件，该装置可计算出由成形物质在金属配线上产生的寄生电容，并根据对计算出的寄生电容的分析，可以简单而不增加成本地使上述金属配线的寄生电容减小、或者使金属配线的驱动能力提高。

此外，本发明的另一目的是提供这样一种计算方法，即计算由上述成形物质在金属配线产生的寄生电容的方法。

为了实现上述目的，本发明提供一种集成电路，包括：在一微电子衬底上的多个微电子器件；在所述微电子衬底上的多个金属配线层，所述多个金属配线层包括一个具有多个导电区域的外部金属配线层；在所述外部金属配线层上的一钝化层，其填充在所述外部金属配线层中的所述多个导电区域的间隙；在所述钝化层上的一模具化合物，所述钝化层阻止所述模具化合物在所述外部导电层中的所述多个导电区域之间延伸，从而消除在外部金属配线层上的模具化合物的电容性负荷。

上述钝化层包括玻璃。

为了达到上述目的，本发明涉及的工艺性装置是用上述模具化合物质把导线框和附着在该导线框上的半导体基片密封住的半导体封装器件。这种半导体封装器件在其半导体衬底上设有金属配线；并具有用模具化合物将上述金属配线包覆起来的钝化层，该钝化层具有足够的厚度、但又不填满金属配线之间的空隙。

本发明涉及的第一种装置，是用上述模具化合物质将导线框和附着在导线框上的半导体基片密封住的半导体封装器件，该封装装置具有在上述半导体衬底上形成的金属配线以及输出驱动器，该输出驱动器被连接在各金属配线与焊接点之间，考虑到因模具化合物引起寄生电容增加而使负荷量相应增加的情况，所以上述输出驱动器具有足够大的驱动能力。

本发明涉及的第二种装置，是用上述模具化合物质将导线框和附着在导线框上的半导体基片密封而成的半导体封装器件，该装置具有在半导体衬底上形成的金属配线、负荷量检测部(该检测部是用于检测由于金属配线的寄生电容增加而增加的负荷量)以及输出驱动器，该驱动器被连接在金属配线与焊接点之间，根据上述负荷量检测部所检测的输出量来设定驱动能力。

本发明涉及的第三种装置，是用上述模具化合物质将上述导线框和附着在导线框上的半导体基片密封而成的半导体封装器件，该封装装置具有在上述半导体衬底上形成的金属配线以及电平转换器(Level repeater)，这种转换器是在各金属配线的每一段规定长度上形成的。

本发明要达到的另一目的是本发明的计算方法，该计算方法是用于计算上述半导体封装器件的金属配线之间的寄生电容的方法，金属配线之间的寄生电容是这样形成的，即用保护膜将金属配线包覆起来的半导体基片附着在导线框上，由模具化合物在半导体封装的金属配线之间形成的。本计算方法的特点是，计算方法中的上述寄生电容的计算函数为：

C_{total} = ϵ_{p} \frac{KH}{d_{1}} (1 + \frac{p}{(1 - 2 q) \cdot γ + 2 q}) = ϵ_{p} \frac{LH}{d_{1}} \cdot K_{mold}

式中：

K_{mold} = 1 + \frac{p}{(1 - 2 q) \cdot γ + 2 q}

P＝d₁/d₂， q＝d₃/d₂， γ＝ε_P/ε_M

ε_P为包覆金属配线的保护膜的导磁率

ε_M为模具化合物的导磁率

d₁为一对相邻的金属配线之间的距离

d₂为一对相邻的金属配线的上面之间的距离

d₃为包覆金属配线的保护膜的厚度

L为金属配线的长度

H为金属配线的高度及1/2线宽

附图说明

图1是用于说明由CMOS半导体封装器件的金属配线成形物质而产生的寄生电容的CMOS半导体封装器件的剖面图；

图2是表示计算金属配线之间的寄生电容的模拟结构图；

图3是图2的模拟结构用于计算寄生电容的等价电路图；

图4表示寄生电容随模具化合物质的导磁率及宽度变化而增加的比率。

具体实施方式

下面按照附图对本发明进行详细说明。

图1是用来说明计算本发明半导体封装器件的模具化合物质所产生的寄生电容的图，表示CMOS半导体装置的剖面结构。根据图1，半导体封装器件是通过普通的CMOS制造工序在硅衬底10的表面形成P型阱(Well)12、n型阱(Well)14、场化氧化膜16、栅极(gate)氧化膜18、栅极(gate)电极20、侧壁衬垫22、源极(Source)/漏极杂质区24；形成半导体管；形成平坦的第一层间绝缘层26；在上述半导体的源极/漏极杂质区24上形成接触点；在一次金属配线28上形成源极/漏极电极；并在其上包覆一层平坦的第二层间绝缘层30，在其上侧形成二次金属配线32。然后，用材质为PSG34和SiN36的钝化层包覆上述二次金属配线32，再在钝化层上包覆一层上述模具化合物38。

如上这样构成的半导体封装器件，在上述二次金属配线之间形成腰部40，在该腰部40上充满了上述模具化合物质。

由于模具化合物的介电常数比空气的介电常数1大，所以二次金属配线的寄生电容会增大。也就是说，在上述金属配线与金属配线之间存在着比固有的寄生电容(Cinteline)大得多的寄生电容，它成为预料不到的寄生负荷，因此，只按驱动原有的寄生电容设计的输出端缓冲器(buffer)，会导致缓冲器不能很好地动作的结果。所以，首先要对寄生电容进行定量分析。

图2是用图式表示金属配线与金属配线之间的寄生电容的图。根据图1、图2，金属配线与金属配线之间的寄生电容可分为两种。

第一，在电场作用于金属配线与金属配线之间的最相邻的距离d₁[在这种情况下，介电常数(permittivity)值为PSG的介电常数值，本发明用ε_P表示]的情况下，这种寄生电容为普通寄生电容、用Cinterline表示。

第二，是经过PSG及SiN并通过上述模具化合物生成的、由于距离d₂而发生的寄生电容，这是本发明所考虑的项目。这种情况下的PSG及SiN的介电常数用∈_P表示，上述模具化合物的介电常数用∈_M表示(在一般情况下，由于PSG与SiN是类似的物质，所以两种物质的介电常数几乎相等。因此，所有的介电常数均可用∈_P表示)。

图3是把这些寄生电容作为等价电路表示的电路图。假设PSG及SiN钝化层的厚度为d₃，便可计算各个寄生电容的值，下式成立。

C_{1} = C_{3} = ϵ_{p} \frac{L (W / 2)}{d_{3}} - - - (1)

C_{2} = ϵ_{M} \frac{L (W / 2)}{d_{2} - 2 d_{3}} - - - (2)

C_{4} = ϵ_{p} \frac{LH}{d_{1}} - - - (3)

式中，C₄为不受上述模具化合物影响的、原有的寄生电容，其他寄生电容是由于模具化合物而增加的寄生电容值。在这种情况下，总寄生电容按下式计算，式中第二项比原有的寄生电容C₄大。

C_{total} = C_{4} + \frac{C_{1} \cdot C_{2} \cdot C_{3}}{C_{1} C_{2} + C_{2} C_{3} + C_{3} C_{1}} - - - (4)

因此，将式(1)、式(2)、式(3)及式(4)结合起来便得到式(5)的结果。

C_{total} = ϵ_{p} \frac{LH}{d_{1}} + \frac{ϵ_{M} + ϵ_{p}}{(1 - 2 d_{3} / d_{2}) ϵ_{p} + 2 (d_{3} / d_{2}) ϵ_{M}} - - - (5)

一般情况下，假设H为W/2、P＝d₁/d₂、q＝d₃/d₂、r＝∈_P/∈_M，最终可得到式(6)及式(7)的结果。

C_{total} = ϵ_{p} \frac{KH}{d_{1}} (1 + \frac{p}{(1 - 2 q) \cdot γ + 2 q}) = ϵ_{p} \frac{LH}{d_{1}} \cdot K_{mold} - - - (6)

K_{mold} = 1 + \frac{p}{(1 - 2 q) \cdot γ + 2 q} - - - (7)

在式(6)和式(7)中，K_mold是比率常数，该常数表示由于上述模具化合物而增加的寄生电容的值比原有的寄生电容增加了多少。

利用该数学模型描绘关于K_mold的曲线图，便可看出上述寄生电容的变化情况。虽然在大部分情况下存在着若干差异，但P值仅为0.5左右，把q值作为X轴、r值作为Y轴画曲线图，得到图4所示结果。

从图4可知，q和r值越小则寄生电容增加越多。也就是说，与PSG及SiN的厚度相比，上述模具化合物的厚度越大则模具化合物就越需要使用介电常数大的物质；与PSG相比，介数常数大则K_mold的值增大越多。

此外，从图4还可以看出，假定总值增大9倍，则上述寄生电容比原有的寄生电容值增大约2倍。但，在一般情况下，约增大0.3～1倍。

为了减小由于上述模具化合物而增加的寄生电容，就必需采取工艺上的解决方法及电路上的解决方法。

首先，工艺性的解决方法有增加PSG厚度的方法，在这种情况下，是通过增加PSG的厚度来减少充满在金属配线与金属配线之间的模具化合物的量。但，在这种情况下，仅仅为了使PSG增加到足够的高度，就必须经过氧化工序进行长时间的氧化。因此，该方法存在着下部或钝化层产生裂纹的缺点。

电路方面的解决方法是，在进行输出端设计时，将驱动器设计得大、而且强一些，使其能驱动比所给与的负荷特性更大的负荷。

此外，还可设计可以能动地感知输出侧负荷的智能驱动器。这种智能驱动器可感知到输出端的负荷量大小，本发明技术是使驱动器具有最佳驱动性能的技术，将来有可能成为重要的技术。也就是说，本发明装置具有负荷量检测部，用于检测由于上述各金属配线的寄生电容而增加的负荷量，具有上述输出驱动器，它可以根据负荷检测部所测得的输出值来设定驱动能力。

最后，还可采取下述方法，即设计不太长的信息传递通路，在不得已的情况下，在上述金属配线之间插入电平转换器，这样就不用驱动大负荷。

如上所述，本发明既不增加成本、结构又简单，采用这种装置就不受模具化合物所导致的寄生电容增加的影响，从而提高了半导体封装器件的可靠性。

Claims

1、一种集成电路，包括：

在一微电子衬底上的多个微电子器件；

在所述微电子衬底上的多个金属配线层，所述多个金属配线层包括一个具有多个导电区域的外部金属配线层；

在所述外部金属配线层上的一钝化层，其填充在所述外部金属配线层中的所述多个导电区域的间隙；

在所述钝化层上的一模具化合物，所述钝化层阻止所述模具化合物在所述外部导电层中的所述多个导电区域之间延伸，从而消除在外部金属配线层上的模具化合物的电容性负荷。

2.根据权利要求1所述的集成电路，其中所述钝化层包括PSG。