JPH09148428A - 半導体パッケージ装置および成形物質により発生される寄生容量の算出方法 - Google Patents
半導体パッケージ装置および成形物質により発生される寄生容量の算出方法Info
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- JPH09148428A JPH09148428A JP8116051A JP11605196A JPH09148428A JP H09148428 A JPH09148428 A JP H09148428A JP 8116051 A JP8116051 A JP 8116051A JP 11605196 A JP11605196 A JP 11605196A JP H09148428 A JPH09148428 A JP H09148428A
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- 230000003071 parasitic effect Effects 0.000 title claims abstract description 58
- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 238000004364 calculation method Methods 0.000 title claims description 6
- 238000000465 moulding Methods 0.000 title claims description 5
- 239000000126 substance Substances 0.000 title description 2
- 239000002184 metal Substances 0.000 claims abstract description 89
- 239000000463 material Substances 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000002161 passivation Methods 0.000 claims abstract description 8
- 150000001875 compounds Chemical class 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 12
- 230000001681 protective effect Effects 0.000 claims description 10
- 238000001514 detection method Methods 0.000 claims description 9
- 230000035699 permeability Effects 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 11
- 239000012778 molding material Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 101000617726 Homo sapiens Pregnancy-specific beta-1-glycoprotein 3 Proteins 0.000 description 1
- 102100022020 Pregnancy-specific beta-1-glycoprotein 3 Human genes 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 239000000306 component Substances 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000007607 die coating method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000004445 quantitative analysis Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
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- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01L2924/0001—Technical content checked by a classifier
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Abstract
(57)【要約】
【課題】 コストの上昇なしに簡単な構成により前記モ
ールドコンパウンド物質による寄生容量の増加に関係な
く半導体パッケージ装置の信頼性を向上させることにあ
る。 【解決手段】 リードフレームとこのリードフレーム上
に付着された半導体ダイをモールドコンパウンド物質に
よって封止した半導体パッケージ装置において、半導体
基板上１０に設けられた金属配線２８，３２と、前記金
属配線２８，３２の間に前記モールドコンパウンド物質
３０で満たされない程度の充分な厚さで前記金属配線２
８，３２を被覆するパッシベーション層３４，３６とを
備えたことを特徴とする。
ールドコンパウンド物質による寄生容量の増加に関係な
く半導体パッケージ装置の信頼性を向上させることにあ
る。 【解決手段】 リードフレームとこのリードフレーム上
に付着された半導体ダイをモールドコンパウンド物質に
よって封止した半導体パッケージ装置において、半導体
基板上１０に設けられた金属配線２８，３２と、前記金
属配線２８，３２の間に前記モールドコンパウンド物質
３０で満たされない程度の充分な厚さで前記金属配線２
８，３２を被覆するパッシベーション層３４，３６とを
備えたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体パッケージ装
置に関し、特に、成形物質により金属配線に発生する寄
生容量を算出し、その算出された寄生容量の分析により
前記金属配線の寄生容量を減らすとか、前記金属配線の
駆動能力を増加させて動作速度を改善する半導体パッケ
ージ装置に関する。
置に関し、特に、成形物質により金属配線に発生する寄
生容量を算出し、その算出された寄生容量の分析により
前記金属配線の寄生容量を減らすとか、前記金属配線の
駆動能力を増加させて動作速度を改善する半導体パッケ
ージ装置に関する。
【０００２】
【従来の技術】一般に、半導体パッケージ装置は半導体
ウェーハ基板上に拡散、成長、イオン注入、沈積、フォ
トエッチング工程等を通じて回路を形成し、その形成さ
れた回路の電気的な接続のため少なくとも１次以上の金
属配線を形成してから、前記金属配線の保護のために前
記保護膜によって被覆しウェーハをチップ単位のダイ形
態に分離する。この分離されたダイはリードフレーム上
に付着され、ダイのボンディングパッドと前記リードフ
レームのリードの電気的な接続のためにワイヤボンディ
ングしてから、前記モールドコンパウンド樹脂によって
封止する。このような成形物質は外部の湿気、機械的な
衝撃、電気的な絶縁、熱伝達等のいろんなファクターを
満足させる特性をもたなければならないので、相対的に
透磁率の大きな物質が使用されている。
ウェーハ基板上に拡散、成長、イオン注入、沈積、フォ
トエッチング工程等を通じて回路を形成し、その形成さ
れた回路の電気的な接続のため少なくとも１次以上の金
属配線を形成してから、前記金属配線の保護のために前
記保護膜によって被覆しウェーハをチップ単位のダイ形
態に分離する。この分離されたダイはリードフレーム上
に付着され、ダイのボンディングパッドと前記リードフ
レームのリードの電気的な接続のためにワイヤボンディ
ングしてから、前記モールドコンパウンド樹脂によって
封止する。このような成形物質は外部の湿気、機械的な
衝撃、電気的な絶縁、熱伝達等のいろんなファクターを
満足させる特性をもたなければならないので、相対的に
透磁率の大きな物質が使用されている。
【０００３】
【発明が解決しようとする課題】しかし、最終的に半導
体チップもしくはダイを被覆する前記成形物質が前記金
属配線間の寄生容量として作用するようになって前記金
属配線の負荷を大きくする問題点が指摘されている。
体チップもしくはダイを被覆する前記成形物質が前記金
属配線間の寄生容量として作用するようになって前記金
属配線の負荷を大きくする問題点が指摘されている。
【０００４】即ち、プラスチック、セラミック等のモー
ルドコンパウンド物質が最も上位層の金属配線間に形成
されるようになって寄生容量を大きくする。更に、最近
ではシステムが大型になり、システムのバス等の前記金
属配線の長さが長くなるため、さらに深刻な問題となっ
ている。この場合、バスラインを駆動するドライバが予
想した容量より大きな寄生容量を駆動しなければならな
いので、前記ドライバの機能が低下され、また甚だしい
場合にはチップ動作に不良が発生されるおそれもある。
ルドコンパウンド物質が最も上位層の金属配線間に形成
されるようになって寄生容量を大きくする。更に、最近
ではシステムが大型になり、システムのバス等の前記金
属配線の長さが長くなるため、さらに深刻な問題となっ
ている。この場合、バスラインを駆動するドライバが予
想した容量より大きな寄生容量を駆動しなければならな
いので、前記ドライバの機能が低下され、また甚だしい
場合にはチップ動作に不良が発生されるおそれもある。
【０００５】このような問題点を勘案して半導体ダイの
保護膜上に、あるいは一層のダイ保護層をコーティング
する技術がＬＵＵ Ｔ．Ｎｇｕｙｅｎなどの論文“ＩＥ
ＥＥＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＣＯＭＰＯＮＥ
ＮＴＳ，ＰＡＣＫＡＧＩＮＧ ＡＮＤ ＭＡＮＵＦＡＣ
ＴＵＲＩＮＧ ＴＥＣＨＮＯＬＯＧＹ−ＰＡＲＴＡ，Ｖ
ＯＬ．１８，ＮＯ．１，ＭＡＲＣＨ １９９５”に開示
されている。
保護膜上に、あるいは一層のダイ保護層をコーティング
する技術がＬＵＵ Ｔ．Ｎｇｕｙｅｎなどの論文“ＩＥ
ＥＥＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＣＯＭＰＯＮＥ
ＮＴＳ，ＰＡＣＫＡＧＩＮＧ ＡＮＤ ＭＡＮＵＦＡＣ
ＴＵＲＩＮＧ ＴＥＣＨＮＯＬＯＧＹ−ＰＡＲＴＡ，Ｖ
ＯＬ．１８，ＮＯ．１，ＭＡＲＣＨ １９９５”に開示
されている。
【０００６】しかし、新たなダイコーティング層を形成
することはコストを上昇させてしまう問題点がある。
することはコストを上昇させてしまう問題点がある。
【０００７】したがって、本発明ではこのような問題点
を解決するために成形物質によって金属配線に発生する
寄生容量を算出し、その算出された寄生容量の分析によ
って簡単に、かつ、コストの上昇の無しに前記金属配線
の寄生容量を減らすとか、前記金属配線の駆動能力を増
加させてその信頼性を向上させることができる半導体パ
ッケージ装置を提供することにある。
を解決するために成形物質によって金属配線に発生する
寄生容量を算出し、その算出された寄生容量の分析によ
って簡単に、かつ、コストの上昇の無しに前記金属配線
の寄生容量を減らすとか、前記金属配線の駆動能力を増
加させてその信頼性を向上させることができる半導体パ
ッケージ装置を提供することにある。
【０００８】また、本発明の他の目的は前記成形物質に
よって前記金属配線に発生する寄生容量を算出する方法
を提供することにある。
よって前記金属配線に発生する寄生容量を算出する方法
を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するため
に、請求項１記載の第１の発明の工程的な接近による装
置は前記リードフレームとこのリードフレーム上に付着
された前記半導体ダイを前記モールドコンパウンド物質
により封止した半導体パッケージ装置において、前記半
導体基板上に形成された前記金属配線と、前記金属配線
間に前記モールドコンパウンド物質で満たされない程度
の充分な厚さで前記金属配線を被覆するパッシベーショ
ン層とを備えたことを要旨とする。従って、簡単に、か
つ、コストの上昇の無しに前記金属配線の寄生容量を減
らすとか、前記金属配線の駆動能力を増加させてその信
頼性を向上させることができる。
に、請求項１記載の第１の発明の工程的な接近による装
置は前記リードフレームとこのリードフレーム上に付着
された前記半導体ダイを前記モールドコンパウンド物質
により封止した半導体パッケージ装置において、前記半
導体基板上に形成された前記金属配線と、前記金属配線
間に前記モールドコンパウンド物質で満たされない程度
の充分な厚さで前記金属配線を被覆するパッシベーショ
ン層とを備えたことを要旨とする。従って、簡単に、か
つ、コストの上昇の無しに前記金属配線の寄生容量を減
らすとか、前記金属配線の駆動能力を増加させてその信
頼性を向上させることができる。
【００１０】請求項２記載の第２の発明の回路的な接近
による第１の装置は前記リードフレームとこのリードフ
レーム上に付着された前記半導体ダイを前記モールドコ
ンパウンド物質で封止した半導体パッケージ装置におい
て、前記半導体基板上に形成された前記金属配線と、前
記各金属配線とボンディングパッドとの間に連結され、
前記モールドコンパウンド物質による寄生容量の増加分
に対する負荷の増加を考慮して充分に大きな駆動能力を
有する前記出力ドライバとを備えたことを要旨とする。
従って、モールドコンパウンド物質のため大きくなる前
記寄生容量を減少させることができる。
による第１の装置は前記リードフレームとこのリードフ
レーム上に付着された前記半導体ダイを前記モールドコ
ンパウンド物質で封止した半導体パッケージ装置におい
て、前記半導体基板上に形成された前記金属配線と、前
記各金属配線とボンディングパッドとの間に連結され、
前記モールドコンパウンド物質による寄生容量の増加分
に対する負荷の増加を考慮して充分に大きな駆動能力を
有する前記出力ドライバとを備えたことを要旨とする。
従って、モールドコンパウンド物質のため大きくなる前
記寄生容量を減少させることができる。
【００１１】請求項３記載の第３の発明の回路的な接近
による第２の装置は前記リードフレームとこのリードフ
レーム上に付着された前記半導体ダイを前記モールドコ
ンパウンド物質によって封止した半導体パッケージ装置
において、前記半導体基板上に形成された前記金属配線
と、前記各金属配線の寄生容量による負荷量を検出する
負荷量検出部と、前記各金属配線とボンディングパッド
との間に連結され、前記負荷量検出部の検出出力に応答
して駆動能力がセッティングされる前記出力ドライバと
を備えたことを要旨とする。従って、モールドコンパウ
ンド物質のため大きくなる前記寄生容量を減少させるこ
とができる。
による第２の装置は前記リードフレームとこのリードフ
レーム上に付着された前記半導体ダイを前記モールドコ
ンパウンド物質によって封止した半導体パッケージ装置
において、前記半導体基板上に形成された前記金属配線
と、前記各金属配線の寄生容量による負荷量を検出する
負荷量検出部と、前記各金属配線とボンディングパッド
との間に連結され、前記負荷量検出部の検出出力に応答
して駆動能力がセッティングされる前記出力ドライバと
を備えたことを要旨とする。従って、モールドコンパウ
ンド物質のため大きくなる前記寄生容量を減少させるこ
とができる。
【００１２】請求項４記載の第４の発明の回路的な接近
による第３の装置は前記リードフレームとこのリードフ
レーム上に付着された前記半導体ダイを前記モールドコ
ンパウンド物質で封止した半導体パッケージ装置におい
て、前記半導体基板上に形成された前記金属配線と、前
記各金属配線の所定の長さ毎に形成されたレベルレピー
タとを備えたことを要旨とする。従って、大きな負荷を
駆動しないようにできる。
による第３の装置は前記リードフレームとこのリードフ
レーム上に付着された前記半導体ダイを前記モールドコ
ンパウンド物質で封止した半導体パッケージ装置におい
て、前記半導体基板上に形成された前記金属配線と、前
記各金属配線の所定の長さ毎に形成されたレベルレピー
タとを備えたことを要旨とする。従って、大きな負荷を
駆動しないようにできる。
【００１３】前記本発明の他の目的を達成するための請
求項５記載の第５の発明の算出方法は、前記金属配線を
前記保護膜によって被覆した前記半導体ダイを前記リー
ドフレーム上に付着し、前記モールドコンパウンド物質
によって成形した半導体パッケージ装置の前記金属配線
間の寄生容量を算出する方法において、前記寄生容量の
算出関数が、
求項５記載の第５の発明の算出方法は、前記金属配線を
前記保護膜によって被覆した前記半導体ダイを前記リー
ドフレーム上に付着し、前記モールドコンパウンド物質
によって成形した半導体パッケージ装置の前記金属配線
間の寄生容量を算出する方法において、前記寄生容量の
算出関数が、
【数３】 となり、ここで、
【数４】 εp は前記金属配線を被覆する前記保護膜の透磁率、ε
M は前記モールドコンパウンド物質の透磁率、ｄ1 は一
対の隣接する前記金属配線間の距離、ｄ2 は一対の隣接
する前記金属配線の上面間の距離、ｄ3 は前記金属配線
を被覆した前記保護膜の暑さ、Ｌは前記金属配線の長
さ、Ｈは前記金属配線の高さおよび１／２線幅であるこ
とを要旨とする。従って、成形物質によって前記金属配
線に発生する寄生容量を算出できる。
M は前記モールドコンパウンド物質の透磁率、ｄ1 は一
対の隣接する前記金属配線間の距離、ｄ2 は一対の隣接
する前記金属配線の上面間の距離、ｄ3 は前記金属配線
を被覆した前記保護膜の暑さ、Ｌは前記金属配線の長
さ、Ｈは前記金属配線の高さおよび１／２線幅であるこ
とを要旨とする。従って、成形物質によって前記金属配
線に発生する寄生容量を算出できる。
【００１４】
【発明の実施の形態】以下、添付の図面を参照して本発
明に対してより詳細に説明する。
明に対してより詳細に説明する。
【００１５】図１は本発明による半導体パッケージ装置
のモールドコンパウンド物質による寄生容量の算出を説
明するための図面であり、ＣＭＯＳ半導体装置の断面構
造を示している。
のモールドコンパウンド物質による寄生容量の算出を説
明するための図面であり、ＣＭＯＳ半導体装置の断面構
造を示している。
【００１６】図１から半導体パッケージ装置はシリコン
基板１０の表面に通常のＣＭＯＳ製造工程によってｐ型
ウェル１２、ｎ型ウェル１４、フィールド酸化膜１６、
ゲート酸化膜１８、ゲート電極２０、側壁スペーサ２
２、ソース／ドレイン不純物領域２４を形成してトラン
ジスタを形成し、平坦化の第１の層間絶縁層２６を形成
し、前記トランジスタのソース／ドレイン不純物領域２
４にコンタクトを形成してソース／ドレイン電極を１次
金属配線２８に形成し、その上側に平坦化の第２の層間
絶縁層３０を被覆しその上側に２次金属配線３２を形成
する。そして、前記２次金属配線３２をＰＳＧ３４およ
びＳＩＮ３６のパッシベーション層で被覆し、パッシベ
ーション層上に前記モールドコンパウンド物質３８が被
覆される。
基板１０の表面に通常のＣＭＯＳ製造工程によってｐ型
ウェル１２、ｎ型ウェル１４、フィールド酸化膜１６、
ゲート酸化膜１８、ゲート電極２０、側壁スペーサ２
２、ソース／ドレイン不純物領域２４を形成してトラン
ジスタを形成し、平坦化の第１の層間絶縁層２６を形成
し、前記トランジスタのソース／ドレイン不純物領域２
４にコンタクトを形成してソース／ドレイン電極を１次
金属配線２８に形成し、その上側に平坦化の第２の層間
絶縁層３０を被覆しその上側に２次金属配線３２を形成
する。そして、前記２次金属配線３２をＰＳＧ３４およ
びＳＩＮ３６のパッシベーション層で被覆し、パッシベ
ーション層上に前記モールドコンパウンド物質３８が被
覆される。
【００１７】このように構成された半導体パッケージ装
置は前記２次金属配線間に腰部４０が形成され、この腰
部４０に前記モールドコンパウンド物質３８が満たされ
る。
置は前記２次金属配線間に腰部４０が形成され、この腰
部４０に前記モールドコンパウンド物質３８が満たされ
る。
【００１８】したがって、前記モールドコンパウンド物
質３８の誘電常数が空気の誘電常数である１より大きい
ので、前記２次金属配線の寄生容量が増加される。即
ち、前記金属配線と金属配線間にある固有の寄生容量Ｃ
intelineよりももっと大きな寄生容量が存在し、これは
予期せぬ寄生負荷になるので、元の寄生容量だけ駆動す
るように設計された出力端のバッファがほとんど動作で
きない結果を招く。したがって、これに対する定量的な
分析が先ず必要である。
質３８の誘電常数が空気の誘電常数である１より大きい
ので、前記２次金属配線の寄生容量が増加される。即
ち、前記金属配線と金属配線間にある固有の寄生容量Ｃ
intelineよりももっと大きな寄生容量が存在し、これは
予期せぬ寄生負荷になるので、元の寄生容量だけ駆動す
るように設計された出力端のバッファがほとんど動作で
きない結果を招く。したがって、これに対する定量的な
分析が先ず必要である。
【００１９】図２は金属配線と金属配線との間のインタ
ーラインキャパシタンスを図式的に表現したものであ
る。図１及び図２を参照すると金属配線と金属配線との
間の寄生容量は二つに分析される。
ーラインキャパシタンスを図式的に表現したものであ
る。図１及び図２を参照すると金属配線と金属配線との
間の寄生容量は二つに分析される。
【００２０】第一には、前記金属配線と金属配線との間
の一番隣接した距離であるｄ1 （この場合、誘電率（pe
rmittivity）はＰＳＧ３４上における大きさであり、本
発明ではεp と表記する）に電界が掛かる場合の寄生容
量で、Ｃintelineとして表示される普通の寄生容量であ
る。
の一番隣接した距離であるｄ1 （この場合、誘電率（pe
rmittivity）はＰＳＧ３４上における大きさであり、本
発明ではεp と表記する）に電界が掛かる場合の寄生容
量で、Ｃintelineとして表示される普通の寄生容量であ
る。
【００２１】第二には、ＰＳＧ３４およびＳＩＮ３６を
へて前記モールドコンパウンド物質３８を介してできた
距離ｄ2 によって発生する寄生容量であり、本発明で考
慮している項目である。この場合のＰＳＧ３４およびＳ
ＩＮ３６の誘電率をεp 、前記モールドコンパウンド物
質３８の誘電率をεM と表記する（普通の場合、ＰＳＧ
３４とＳＩＮ３６は類似した物質であるので、二つの物
質の誘電率は殆ど類似している。したがって、すべてε
p に表記してもよい）。
へて前記モールドコンパウンド物質３８を介してできた
距離ｄ2 によって発生する寄生容量であり、本発明で考
慮している項目である。この場合のＰＳＧ３４およびＳ
ＩＮ３６の誘電率をεp 、前記モールドコンパウンド物
質３８の誘電率をεM と表記する（普通の場合、ＰＳＧ
３４とＳＩＮ３６は類似した物質であるので、二つの物
質の誘電率は殆ど類似している。したがって、すべてε
p に表記してもよい）。
【００２２】図３はこれらの寄生容量を等価回路として
表現した回路図である。ＰＳＧ３４およびＳＩＮ３６の
パッシベーション層の厚さをｄ3 とするとき、各寄生容
量の値を計算することができる。この際、
表現した回路図である。ＰＳＧ３４およびＳＩＮ３６の
パッシベーション層の厚さをｄ3 とするとき、各寄生容
量の値を計算することができる。この際、
【数５】 になる。
【００２３】ここで、Ｃ4 は前記モールドコンパウンド
物質の影響のない元の寄生容量であり、残りの寄生容量
は前記モールドコンパウンド物質により増加される値で
ある。この場合、全体の寄生容量は次のように計算され
て既存のＣ4 に比べ二番目の項程大きくなる。
物質の影響のない元の寄生容量であり、残りの寄生容量
は前記モールドコンパウンド物質により増加される値で
ある。この場合、全体の寄生容量は次のように計算され
て既存のＣ4 に比べ二番目の項程大きくなる。
【数６】
【００２４】したがって、式（４）に式（１）、式
（２）および式（３）を結合すると、式（５）のような
結果を得られる。
（２）および式（３）を結合すると、式（５）のような
結果を得られる。
【数７】
【００２５】ここで、普通の場合、ＨはＷ／２であり、
ｐ＝ｄ1 ／ｄ2 、ｑ＝ｄ3 ／ｄ2 、ｒ＝εp ／εM と定
義すると最終的には式（６）および式（７）のような結
果が得られる。
ｐ＝ｄ1 ／ｄ2 、ｑ＝ｄ3 ／ｄ2 、ｒ＝εp ／εM と定
義すると最終的には式（６）および式（７）のような結
果が得られる。
【数８】
【００２６】式（６）及び式（７）においてＫmoldは本
来の寄生容量に対して前記モールドコンパウンド物質の
ため増加される寄生容量の値がどの程度であるかを示す
比率常数である。
来の寄生容量に対して前記モールドコンパウンド物質の
ため増加される寄生容量の値がどの程度であるかを示す
比率常数である。
【００２７】この数式を利用してＫmoldに対するグラフ
を描くと、前記寄生容量の変化の推移が分る。大部分の
場合における若干の差異はあるが、Ｐの値が０．５程度
であり、幅の変化を示すｑの値をｘ軸とし、誘電率の変
化を示すｒの値をｙ軸としてグラフを描くと、図４のよ
うな結果を得る。
を描くと、前記寄生容量の変化の推移が分る。大部分の
場合における若干の差異はあるが、Ｐの値が０．５程度
であり、幅の変化を示すｑの値をｘ軸とし、誘電率の変
化を示すｒの値をｙ軸としてグラフを描くと、図４のよ
うな結果を得る。
【００２８】図４においてはｑとｒの値が小さい程寄生
容量の大きさも大きくなることが分かる。即ち、ＰＳＧ
３４およびＳＩＮ３６の厚さに比べ前記モールドコンパ
ウンド物質の厚さが厚い程、前記モールドコンパウンド
物質として誘電率の大きな物質を使用し、ＰＳＧ３４に
比べて誘電率が大きい程Ｋmoldの値が大きくなる。
容量の大きさも大きくなることが分かる。即ち、ＰＳＧ
３４およびＳＩＮ３６の厚さに比べ前記モールドコンパ
ウンド物質の厚さが厚い程、前記モールドコンパウンド
物質として誘電率の大きな物質を使用し、ＰＳＧ３４に
比べて誘電率が大きい程Ｋmoldの値が大きくなる。
【００２９】また、全部１０倍程度に大きいと仮定する
場合、前記寄生容量は元の値に比べ約３倍程度に大きく
なることを図４から分かることができる。しかし、普通
の場合は約１．３倍から約２倍程度まで大きくなる範囲
である。
場合、前記寄生容量は元の値に比べ約３倍程度に大きく
なることを図４から分かることができる。しかし、普通
の場合は約１．３倍から約２倍程度まで大きくなる範囲
である。
【００３０】したがって、このように前記モールドコン
パウンド物質のため大きくなる前記寄生容量を減少させ
るために工程的な方法および回路的な解決方法を講ずる
ことが必要である。
パウンド物質のため大きくなる前記寄生容量を減少させ
るために工程的な方法および回路的な解決方法を講ずる
ことが必要である。
【００３１】まず、工程的な解決方法としてはＰＳＧ３
４の厚さを厚くする方法がある。この場合、前記ＰＳＧ
３４の厚さを厚くすることによって、金属配線と金属配
線との間に満たされる前記モールドコンパウンド物質の
量が減少される。しかし、この場合、ＰＳＧ３４を充分
な高さだけ高くするためには長時間の酸化工程が行われ
なければいけないので、その下部層またはパッシベーシ
ョン層が亀裂を生じてしまう短所も持っている。
４の厚さを厚くする方法がある。この場合、前記ＰＳＧ
３４の厚さを厚くすることによって、金属配線と金属配
線との間に満たされる前記モールドコンパウンド物質の
量が減少される。しかし、この場合、ＰＳＧ３４を充分
な高さだけ高くするためには長時間の酸化工程が行われ
なければいけないので、その下部層またはパッシベーシ
ョン層が亀裂を生じてしまう短所も持っている。
【００３２】回路的な解決方法としては出力端の設計時
に与えられた負荷特性よりもっと大きな負荷を駆動する
ことができるようにドライバを大きくかつ強く作る。
に与えられた負荷特性よりもっと大きな負荷を駆動する
ことができるようにドライバを大きくかつ強く作る。
【００３３】また、出力側の負荷を能動的に感知するこ
とができる知能的なドライバを設計する。これは出力側
の負荷の大きさを感知して、ここに最適のドライバ性能
を有するようにする技法であり、将来的には重要な技術
になるであろう。すなわち、前記各金属配線の寄生容量
による負荷量を検出する負荷量検出部を具備して負荷量
検出部の検出出力に応答して駆動能力がセッティングさ
れる前記出力ドライバを具備する。
とができる知能的なドライバを設計する。これは出力側
の負荷の大きさを感知して、ここに最適のドライバ性能
を有するようにする技法であり、将来的には重要な技術
になるであろう。すなわち、前記各金属配線の寄生容量
による負荷量を検出する負荷量検出部を具備して負荷量
検出部の検出出力に応答して駆動能力がセッティングさ
れる前記出力ドライバを具備する。
【００３４】最後に、あまり長くないバスを設けるが、
やむをえない場合であれば、前記金属配線の中間と中間
にレベルレピータを挿入して可能なら大きな負荷を駆動
しないようにする。
やむをえない場合であれば、前記金属配線の中間と中間
にレベルレピータを挿入して可能なら大きな負荷を駆動
しないようにする。
【００３５】
【発明の効果】第１の発明の工程的な接近による装置は
前記半導体基板上に形成された前記金属配線と、前記金
属配線間に前記モールドコンパウンド物質で満たされな
い程度の充分な厚さで前記金属配線を被覆するパッシベ
ーション層とを備えたので、簡単に、かつ、コストの上
昇の無しに前記金属配線の寄生容量を減らすとか、前記
金属配線の駆動能力を増加させてその信頼性を向上させ
ることができる。
前記半導体基板上に形成された前記金属配線と、前記金
属配線間に前記モールドコンパウンド物質で満たされな
い程度の充分な厚さで前記金属配線を被覆するパッシベ
ーション層とを備えたので、簡単に、かつ、コストの上
昇の無しに前記金属配線の寄生容量を減らすとか、前記
金属配線の駆動能力を増加させてその信頼性を向上させ
ることができる。
【００３６】第２の発明の回路的な接近による第１の装
置は前記半導体基板上に形成された前記金属配線と、前
記各金属配線とボンディングパッドとの間に連結され、
前記モールドコンパウンド物質による寄生容量の増加分
に対する負荷の増加を考慮して充分に大きな駆動能力を
有する前記出力ドライバとを備えたので、モールドコン
パウンド物質のため大きくなる前記寄生容量を減少させ
ることができる。
置は前記半導体基板上に形成された前記金属配線と、前
記各金属配線とボンディングパッドとの間に連結され、
前記モールドコンパウンド物質による寄生容量の増加分
に対する負荷の増加を考慮して充分に大きな駆動能力を
有する前記出力ドライバとを備えたので、モールドコン
パウンド物質のため大きくなる前記寄生容量を減少させ
ることができる。
【００３７】第３の発明の回路的な接近による第２の装
置は半導体基板上に形成された前記金属配線と、前記各
金属配線の寄生容量による負荷量を検出する負荷量検出
部と、前記各金属配線とボンディングパッドとの間に連
結され、前記負荷量検出部の検出出力に応答して駆動能
力がセッティングされる前記出力ドライバとを備えたの
で、モールドコンパウンド物質のため大きくなる前記寄
生容量を減少させることができる。
置は半導体基板上に形成された前記金属配線と、前記各
金属配線の寄生容量による負荷量を検出する負荷量検出
部と、前記各金属配線とボンディングパッドとの間に連
結され、前記負荷量検出部の検出出力に応答して駆動能
力がセッティングされる前記出力ドライバとを備えたの
で、モールドコンパウンド物質のため大きくなる前記寄
生容量を減少させることができる。
【００３８】第４の発明の回路的な接近による第３の装
置は半導体基板上に形成された前記金属配線と、前記各
金属配線の所定の長さ毎に形成されたレベルレピータと
を備えたので、大きな負荷を駆動しないようにできる。
置は半導体基板上に形成された前記金属配線と、前記各
金属配線の所定の長さ毎に形成されたレベルレピータと
を備えたので、大きな負荷を駆動しないようにできる。
【００３９】第５の発明の算出方法は、前記寄生容量の
算出関数が、
算出関数が、
【数９】 となり、ここで、
【数１０】 εp は前記金属配線を被覆する前記保護膜の透磁率、ε
M は前記モールドコンパウンド物質の透磁率、ｄ1 は一
対の隣接する前記金属配線間の距離、ｄ2 は一対の隣接
する前記金属配線の上面間の距離、ｄ3 は前記金属配線
を被覆した前記保護膜の暑さ、Ｌは前記金属配線の長
さ、Ｈは前記金属配線の高さおよび１／２線幅であるの
で、成形物質によって前記金属配線に発生する寄生容量
を算出できる。
M は前記モールドコンパウンド物質の透磁率、ｄ1 は一
対の隣接する前記金属配線間の距離、ｄ2 は一対の隣接
する前記金属配線の上面間の距離、ｄ3 は前記金属配線
を被覆した前記保護膜の暑さ、Ｌは前記金属配線の長
さ、Ｈは前記金属配線の高さおよび１／２線幅であるの
で、成形物質によって前記金属配線に発生する寄生容量
を算出できる。
【図１】ＣＭＯＳ半導体パッケージ装置の金属配線の成
形物質によって発生される寄生容量を説明するためのＣ
ＭＯＳ半導体パッケージ装置の断面図である。
形物質によって発生される寄生容量を説明するためのＣ
ＭＯＳ半導体パッケージ装置の断面図である。
【図２】前記金属配線間の寄生容量を算出するためのモ
デリング構造を示した図面である。
デリング構造を示した図面である。
【図３】図２の前記モデリング構造の寄生容量を算出す
るための等価回路図である。
るための等価回路図である。
【図４】モールドコンパウンド物質の誘電率と幅の変化
による寄生容量の増加比率を示したグラフである。
による寄生容量の増加比率を示したグラフである。
１２ ｐ型ウェル １４ ｎ型ウェル １６ フィールド酸化膜 １８ ゲート酸化膜 ２０ ゲート電極 ２２ 側壁スペーサ ２４ ソース／ドレイン不純物領域 ２６ 第１の層間絶縁層 ２８ １次金属配線 ３０ 第２の層間絶縁層 ３２ ２次金属配線 ３４ ＰＳＧ ３６ ＳＩＮ ３８ モールドコンパウンド物質 ４０ 腰部
Claims (5)
- 【請求項１】 リードフレームとこのリードフレーム上
に付着された半導体ダイをモールドコンパウンド物質に
よって封止した半導体パッケージ装置において、 半導体基板上に設けられた金属配線と、 前記金属配線の間に前記モールドコンパウンド物質で満
たされない程度の充分な厚さで前記金属配線を被覆する
パッシベーション層とを備えたことを特徴とする半導体
パッケージ装置。 - 【請求項２】 リードフレームとこのリードフレーム上
に付着された半導体ダイをモールドコンパウンド物質に
よって封止した半導体パッケージ装置において、 半導体基板上に形成された金属配線と、 前記各金属配線とボンディングパッドとの間に連結さ
れ、前記モールドコンパウンド物質による寄生容量の増
加分に対する負荷の増加を考慮して充分に大きな駆動能
力をもつ出力ドライバとを備えたことを特徴とする半導
体パッケージ装置。 - 【請求項３】 リードフレームとこのリードフレーム上
に付着された半導体ダイをモールドコンパウンド物質に
よって封止した半導体パッケージ装置において、 半導体基板上に形成された金属配線と、 前記各金属配線の寄生容量による負荷量を検出する負荷
量検出部と、 前記各金属配線とボンディングパッドとの間に連結さ
れ、前記負荷量検出部の検出出力に応答して駆動能力が
セッティングされる出力ドライバとを備えたことを特徴
とする半導体パッケージ装置。 - 【請求項４】 リードフレームとこのリードフレーム上
に付着された半導体ダイをモールドコンパウンド物質に
よって封止した半導体パッケージ装置において、 半導体基板上に形成された金属配線と、 前記各金属配線の所定の長さ毎に形成されたレベルレピ
ータとを備えたことを特徴とする半導体パッケージ装
置。 - 【請求項５】 金属配線を保護膜により被覆した半導体
ダイをリードフレーム上に付着し、モールドコンパウン
ド物質で成形した半導体パッケージ装置の前記金属配線
間の寄生容量を算出する方法において、 前記寄生容量の算出関数が、 【数１】 となり、 ここで、 【数２】 εp は前記金属配線を被覆する前記保護膜の透磁率、 εM は前記モールドコンパウンド物質の透磁率、 ｄ1 は一対の隣接する前記金属配線間の距離、 ｄ2 は一対の隣接する前記金属配線の上面間の距離、 ｄ3 は前記金属配線を被覆した前記保護膜の暑さ、 Ｌは前記金属配線の長さ、 Ｈは前記金属配線の高さおよび１／２線幅であることを
特徴とする半導体パッケージ装置の前記金属配線間の寄
生容量の算出方法である。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950040800A KR0182006B1 (ko) | 1995-11-10 | 1995-11-10 | 반도체 패키지 장치 및 몰딩물질에 의해 발생하는 기생용량의 산출방법 |
| KR1995-40800 | 1995-11-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148428A true JPH09148428A (ja) | 1997-06-06 |
Family
ID=19433740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8116051A Pending JPH09148428A (ja) | 1995-11-10 | 1996-05-10 | 半導体パッケージ装置および成形物質により発生される寄生容量の算出方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US5808366A (ja) |
| JP (1) | JPH09148428A (ja) |
| KR (1) | KR0182006B1 (ja) |
| CN (1) | CN1134841C (ja) |
| FR (1) | FR2741192B1 (ja) |
| GB (1) | GB2307101B (ja) |
| TW (1) | TW320755B (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0182006B1 (ko) * | 1995-11-10 | 1999-04-15 | 김광호 | 반도체 패키지 장치 및 몰딩물질에 의해 발생하는 기생용량의 산출방법 |
| US6752584B2 (en) | 1996-07-15 | 2004-06-22 | Semitool, Inc. | Transfer devices for handling microelectronic workpieces within an environment of a processing machine and methods of manufacturing and using such devices in the processing of microelectronic workpieces |
| US6749390B2 (en) | 1997-12-15 | 2004-06-15 | Semitool, Inc. | Integrated tools with transfer devices for handling microelectronic workpieces |
| US6921467B2 (en) * | 1996-07-15 | 2005-07-26 | Semitool, Inc. | Processing tools, components of processing tools, and method of making and using same for electrochemical processing of microelectronic workpieces |
| US6749391B2 (en) | 1996-07-15 | 2004-06-15 | Semitool, Inc. | Microelectronic workpiece transfer devices and methods of using such devices in the processing of microelectronic workpieces |
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| AU2001259504A1 (en) * | 2000-05-24 | 2001-12-03 | Semitool, Inc. | Tuning electrodes used in a reactor for electrochemically processing a microelectronic workpiece |
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| CN114001692B (zh) * | 2020-07-27 | 2023-04-07 | 长鑫存储技术有限公司 | 测量电容之间最短距离的方法及评价电容制程的方法 |
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|---|---|---|---|---|
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| DE3164742D1 (en) * | 1980-09-22 | 1984-08-16 | Tokyo Shibaura Electric Co | Method of smoothing an insulating layer formed on a semiconductor body |
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1995
- 1995-11-10 KR KR1019950040800A patent/KR0182006B1/ko not_active IP Right Cessation
-
1996
- 1996-05-10 JP JP8116051A patent/JPH09148428A/ja active Pending
- 1996-07-02 GB GB9613883A patent/GB2307101B/en not_active Expired - Fee Related
- 1996-07-12 TW TW085108471A patent/TW320755B/zh not_active IP Right Cessation
- 1996-07-24 CN CNB961101768A patent/CN1134841C/zh not_active Expired - Lifetime
- 1996-07-30 FR FR9609594A patent/FR2741192B1/fr not_active Expired - Fee Related
- 1996-08-09 US US08/694,541 patent/US5808366A/en not_active Expired - Lifetime
-
1998
- 1998-03-31 US US09/052,249 patent/US6028986A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| TW320755B (ja) | 1997-11-21 |
| FR2741192B1 (fr) | 2001-11-23 |
| GB9613883D0 (en) | 1996-09-04 |
| US6028986A (en) | 2000-02-22 |
| CN1150332A (zh) | 1997-05-21 |
| FR2741192A1 (fr) | 1997-05-16 |
| CN1134841C (zh) | 2004-01-14 |
| KR970030683A (ko) | 1997-06-26 |
| GB2307101A (en) | 1997-05-14 |
| KR0182006B1 (ko) | 1999-04-15 |
| US5808366A (en) | 1998-09-15 |
| GB2307101B (en) | 2000-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060307 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060606 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060609 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060901 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061212 |