CN113471165A - 一种封装基板和封装基板母板 - Google Patents

一种封装基板和封装基板母板 Download PDF

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Abstract

本申请公开了一种封装基板和封装基板母板，封装基板定义有电路区和镀膜区，电路区内设置有工作电路；镀膜区内设置有至少一个镀膜导电图形，每个镀膜导电图形连接有至少两条电镀引线，电镀引线用于连通镀膜导电图形与电镀设备，以利用电镀工艺实现对镀膜导电图形的镀膜。通过上述方式，本申请能够降低镀膜导电图形的漏镀风险，提高封装基板的良率。

Description

一种封装基板和封装基板母板
技术领域
本申请涉及半导体技术领域，特别是涉及封装基板和封装基板母板。
背景技术
封装基板是Substrate(简称SUB)，可以为电子元器件(如芯片)提供电连接、保护、支撑、散热、组装等，能够实现多引脚化、缩小封装产品体积、改善电性能及散热性、超高密度或多芯片模块化的目的。封装基板上一般会设置定位孔孔环、标记符号等，用于封装基板后续打线时定位挂引脚、机台对位识别等。这些定位孔孔环、标记符号等大多都需要电镀上一层金属膜(如镀金)，一般是在需要电镀的导电图形(如定位孔孔环)上连接一条电镀引线，电镀时利用电镀引线连通导电图形与电镀设备，实现电镀过程。但是如果电镀引线出现开路(即断路或断线)，则会出现导电图形漏镀的情况，导致封装基板报废。
发明内容
本申请主要解决的技术问题是提供一种封装基板和封装基板母板，能够降低导电图形的漏镀风险，提高封装基板的良率。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种封装基板，所述封装基板定义有电路区和镀膜区，电路区内设置有工作电路；镀膜区内设置有至少一个镀膜导电图形，每个镀膜导电图形连接有至少两条电镀引线，电镀引线用于连通镀膜导电图形与电镀总线，电镀总线用于连接电镀设备，以利用电镀工艺实现对镀膜导电图形的镀膜。
其中，至少两条电镀引线分别连接于镀膜导电图形的不同侧的边线上。
其中，任意两条相邻的电镀引线之间的镀膜导电图形的边线的长度相等。
其中，镀膜区内设置有至少两个镀膜导电图形，至少一个镀膜导电图形的至少一条电镀引线与邻近的镀膜导电图形相连接。
其中，电镀总线设置于镀膜区的外围，电镀总线包括第一电镀总线、第二电镀总线和第三电镀总线；第一电镀总线靠近封装基板的板边设置，用于连通电镀设备；第二电镀总线和第三电镀总线分别位于镀膜导电图像相对的两侧，且均与第一电镀总线相连接；位于镀膜导电图形不同侧的至少两条电镀引线分别与邻近的第二电镀总线/第三电镀总线相连接。
其中，封装基板为多层线路板，镀膜导电图形和电镀引线设置于多层线路板的表层，电镀总线设置于多层线路板的内层，每条电镀引线分别通过过孔与电镀总线相连接。
其中，电镀引线的宽度为45～75μm。
其中，镀膜导电图形为镀金导电图形。
其中，镀膜导电图形为焊盘、标记点、定位孔孔环、字符符号中的一种。
为解决上述技术问题，本申请采用的另一个技术方案是：提供一种封装基板母板，所述封装基板母板包括至少两个上述的封装基板。
本申请的有益效果是：区别于现有技术的情况，本申请通过增加连接镀膜导电图形的电镀引线的数量，使得即使有部分电镀引线开路，还会有其他的电镀引线导通完成电镀，能够降低镀膜导电图形漏镀的风险，提高封装基板的良率。另外，如果所有电镀引线都是连通状态，还可以增强电镀效果，节省电镀时间。
附图说明
图1是本申请一实施方式中封装基板的俯视结构示意图；
图2是本申请另一实施方式中封装基板的俯视结构示意图；
图3是本申请又一实施方式中封装基板的俯视结构示意图；
图4是本申请再一实施方式中封装基板的剖面结构示意图；
图5是本申请一实施方式中封装基板母板的结构示意图；
图6是本申请另一实施方式中封装基板母板的结构示意图。
具体实施方式
为使本申请的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本申请进一步详细说明。
本申请提供一种封装基板，通过增加连接镀膜导电图形的电镀引线的数量，使得即使有部分电镀引线开路，还会有其他的电镀引线导通，完成电镀，能够降低镀膜导电图形漏镀的风险，提高封装基板的良率。另外，如果所有电镀引线都是连通状态，还可以增强电镀效果，节省电镀时间。
请参阅图1，图1是本申请一实施方式中封装基板的俯视结构示意图。该实施方式中，封装基板10定义有电路区110和镀膜区120。
电路区110内设置有工作电路(图未示)。封装基板10作为支撑电路板，可以为电子元器件(如芯片)提供电连接、保护、支撑、组装等，电路区110内的线路设计可根据封装基板10的用途而适应性设置，在此并不限定电路区110内的具体线路设置。
镀膜区120内设置有至少一个镀膜导电图形20，每个镀膜导电图形20连接有至少两条电镀引线301和302。电镀引线301和302用于连通镀膜导电图形20与电镀总线，电镀总线用于连接电镀设备(图未示)，以利用电镀工艺实现对镀膜导电图形20的镀膜。
在加工制作封装基板的线路图形时，一般会在封装基板板边设置板边焊盘、标记点、定位孔孔环、字符符号等导电图形，以用于封装基板后续打线时定位挂引脚、机台对位识别等。这些导电图形一般都需要电镀上一层金属膜(如镀金)，以赋予其特定的功能。
在制作镀膜导电图形时，一般会通过布线将独立的需要电镀的导电图形引出到封装基板的板边，再与电镀设备连通，以实现电镀过程。现有方案中每个导电图形仅连接有一条电镀引线，如果制作过程中，这条电镀引线开路(断路或断线)，则会导致与其连接的导电图形漏镀，漏镀的导电图形不仅不能体现其功能，还会在后续的蚀刻工序中会被蚀刻掉，造成封装基板报废。
该实施方式中，通过增加连接导电图形的电镀引线的数量，使得即使有部分电镀引线开路，还可以通过另外的电镀引线连通，降低镀膜导电图形的漏镀风险，提高产品良率。
本文中，任意需要镀膜的导电图形均为镀膜导电图形，其所在区域即为镀膜区，并不限定镀膜导电图形在封装基板上的具体位置。一般情况下，镀膜导电图形大都位于封装基板的板边，即镀膜区在电路区的外围(如图1所示)，但并不排除有些镀膜导电图形位于工作电路中。本文中亦不限定镀膜导电图形的镀膜种类，如可以是镀金导电图形、镀镍金导电图形、镀镍钯金导电图形、镀银导电图形、镀锡导电图形等。
在一实施方式中，每个镀膜导电图形至少连接有两条电镀引线。在封装基板布线空间允许的情况下可以尽量多的增加电镀引线的数量。但过多的电镀引线会加大布线设计难度，同时还会增大后续去除难度。因此，每个镀膜导电图形所连接的电镀引线的数量以两条或三条为宜。下面以一个镀膜导电图形连接有两条电镀引线为例对本申请的方案进行详细说明，但不应限定为一个镀膜导电图形只能连接两条电镀引线。
在一实施方式中，两条电镀引线分别连接于镀膜导电图形的不同侧的边线上。如图1所示，电镀引线301和302分别连接于镀膜导电图形20的左右两侧。在封装基板的制作过程中，虽然引线开路是常规缺陷，但是不同区域的多条引线同时开路的概率会小很多。通过将电镀引线设置于镀膜导电图形的不同侧，能够降低两条电镀引线同时开路的风险，进而降低镀膜导电图形漏镀的风险，真正体现增加电镀引线的意义。可以根据镀膜导电图形的具体形状和电镀引线的数量设计电镀引线的连接位置，以两条电镀引线连接于镀膜导电图形相对的两侧为宜。
请参阅图2，图2是本申请另一实施方式中封装基板的俯视结构示意图。该实施方式中，任意两条相邻的电镀引线之间的镀膜导电图形的边线的长度相等。即若以电镀引线的连接点为分割点，可以均匀分割镀膜导电图形的边线。如图2所示，镀膜导电图形20连接有电镀引线301、302和303，三条电镀引线均匀分布于镀膜导电图形20的边线上，且镀膜导电图形20的边线被平均分成了等长的三部分。通过这种设置，在所有电镀引线都导通的情况下，能够控制金属离子流动沉积的速度，使所得膜层更均匀，提高电镀效果。可以根据镀膜导电图形的具体形状设计电镀引线的连接位置。如可以将两条电镀引线以镀膜导电图形的中心为对称中心，呈中心对称的方式设置。如图1所示，电镀引线301和302对称分布于镀膜导电图形20的左右两侧，在其他实施方式中，也可以将电镀引线301和302对称分布于镀膜导电图形20的上下两侧。
请参阅图3，图3是本申请又一实施方式中封装基板的俯视结构示意图。该实施方式中，镀膜区内设置有至少两个镀膜导电图形201和202，镀膜导电图形201连接有两条电镀引线301和302，镀膜导电图形202连接有两条电镀引线302和303。该实施方式中，至少一个镀膜导电图形的至少一条电镀引线与邻近的镀膜导电图形相连接。如图3中所示，镀膜导电图形201的一条电镀引线302与邻近的镀膜导电图形202相连接。通过这种设置，能够利用镀膜导电图形之间的空隙进行布线，充分利用封装基板板面区域；同时，相邻镀膜导电图形之间的距离可能会比较近，所用电镀引线较短，能够进一步降低电镀引线开路的风险。
在一实施方式中，电镀总线设置于镀膜区的外围，用于连通电镀设备。所有电镀引线都与电镀总线连接，即通过电镀引线将所有镀膜导电图形与电镀总线连接，进而连通电镀设备。一般地，电镀总线设置于封装基板的板边，电镀时电镀设备上的电镀夹具触点与封装基板板边的电镀总线连通，完成电镀过程。
请继续参阅图1、图2或图3，电镀总线包括第一电镀总线401、第二电镀总线402和第三电镀总线403。第一电镀总线401靠近封装基板10的板边设置，用于连通电镀设备。第二电镀总线401和第三电镀总线403分别位于镀膜导电图像20相对的两侧，且均与第一电镀总线401相连接。位于镀膜导电图形20不同侧的两条电镀引线301和302分别与邻近的第二电镀总线402/第三电镀总线403相连接。如图1中所示电镀引线301连接第三电镀总线403，电镀引线302连接第二电镀总线402；如图2中所示电镀引线301连接第三电镀总线403，电镀引线302连接第二电镀总线402，电镀引线303连接第一电镀总线401；如图3中所示电镀引线301连接第三电镀总线403，电镀引线303连接第二电镀总线402。
其中，第一电镀总线、第二电镀总线和第三电镀总线仅是示意不同位置的电镀总线，并不区分主次，也可以认为是连通的一条导线的三个部分。可以根据封装基板板面的空间设置电镀总线和电镀引线的布局，以尽量缩短线与线之间的连接距离为宜。
请参阅图4，图4是本申请再一实施方式中封装基板的剖面结构示意图。该实施方式中，封装基板10为多层线路板，如包括衬底层101、第一线路层102、绝缘层103和第二线路层104。镀膜导电图形20和电镀引线301和302设置于多层线路板的表层(即第二线路层104)，其中，镀膜导电图形20和电镀引线301、302的材质可以相同，如可以都是铜，图中不同标识仅是区分标识不同结构，并不代指材质不同。电镀总线40设置于多层电路板的内层(即第一线路层102)，每条电镀引线301或302分别通过过孔50与电镀总线40相连接。通过该实施方式的实施，省去了电镀总线的表层布线，同时减短了电镀引线的布线长度，能够进一步节省封装基板板面的布线空间，同时简化后续处理工序。
在一实施方式中，电镀引线的宽度为45～75μm，电镀引线的厚度为10-30μm。该实施方式中，电镀引线的宽度和厚度均按常规规格设置，符合用户对电镀引线规格的控制标准。能够在不改变电镀引线的标准情况下，通过增加电镀引线数量的方式，降低镀膜导电图形的漏镀风险。
请参阅图5，图5是本申请一实施方式中封装基板母板的结构示意图。该实施方式中，封装基板母板100包括多个封装基板10，该封装基板10可以是上述任一实施方式中所述的封装基板。
在封装基板的制作过程中，一般是在一个大的母板上同时制作多个封装基板单元，然后再裁切得到多个封装基板。按照基板的规格可以分为Panel、strip和Unit。Panel是指一片大板，通常尺寸大小为20*24inch，一个panel可分为多个strip；Strip是指一个出货单元，一个strip可分为多个unit，一个strip的unit数量范围约为33-144之间；Unit是指一个封装基板，为基板数量最小单位，即pcs。
请参阅图6，图6是本申请另一实施方式中封装基板母板的结构示意图。镀膜导电图形包括位于封装基板单元unit内的第一镀膜导电图形210和位于出货单元strip板边的第二镀膜导电图形220。如果第一镀膜导电图形210漏镀，可以允许单颗unit报废；如果第二镀膜导电图形220漏镀，则会造成整个strip拼版报废，严重影响产品报废率。因此，应更多的增加连接第二镀膜导电图形220的电镀引线。该实施方式中，以增加连接第二镀膜导电图形220的电镀引线为例进行说明，但不限于此，也可以增加连接第一镀膜导电图形210的电镀引线。
在一实施方式中，可以在出货单元strip板边布设第一电镀总线401，第一电镀总线401延伸至基板板边，以用于电镀时与电镀设备的负极连通。可以在封装基板单元unit之间布设第二电镀总线402，且第二电镀总线402与第一电镀总线401相连接。封装基板单元unit内的第一镀膜导电图形210通过电镀引线301与第二电镀总线402连接。出货单元strip板边的第二镀膜导电图形220连接有至少两条电镀引线302和303，电镀引线302和303分别与邻近的电镀总线402和401相连接。从而使所有镀膜导电图形210和220都与电镀总线401相连通，进而连通电镀设备，实现电镀过程。
以上方案，通过增加连接镀膜导电图形的电镀引线的数量，使得即使有部分电镀引线开路，还会有其他的电镀引线导通，完成电镀，能够降低镀膜导电图形漏镀的风险，提高封装基板的良率，特别是能够降低出货单元strip的报废率。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种封装基板，其特征在于，所述封装基板定义有：
电路区，设置有工作电路；
镀膜区，设置有至少一个镀膜导电图形，每个所述镀膜导电图形连接有至少两条电镀引线，所述电镀引线用于连通所述镀膜导电图形与电镀总线，所述电镀总线用于连接电镀设备，以利用电镀工艺实现对所述镀膜导电图形的镀膜。
2.根据权利要求1所述的封装基板，其特征在于，至少两条所述电镀引线分别连接于所述镀膜导电图形的不同侧的边线上。
3.根据权利要求2所述的封装基板，其特征在于，任意两条相邻的所述电镀引线之间的所述镀膜导电图形的边线的长度相等。
4.根据权利要求2所述的封装基板，其特征在于，所述镀膜区内设置有至少两个所述镀膜导电图形，至少一个所述镀膜导电图形的至少一条所述电镀引线与邻近的所述镀膜导电图形相连接。
5.根据权利要求2所述的封装基板，其特征在于，所述电镀总线设置于所述镀膜区的外围，所述电镀总线包括：
第一电镀总线，靠近所述封装基板的板边设置，用于连通所述电镀设备；
第二电镀总线和第三电镀总线，分别位于所述镀膜导电图像相对的两侧，且均与所述第一电镀总线相连接；
位于所述镀膜导电图形不同侧的至少两条所述电镀引线分别与邻近的所述第二电镀总线/第三电镀总线相连接。
6.根据权利要求2所述的封装基板，其特征在于，所述封装基板为多层线路板，所述镀膜导电图形和所述电镀引线设置于所述多层线路板的表层，所述电镀总线设置于所述多层线路板的内层，每条所述电镀引线分别通过过孔与所述电镀总线相连接。
7.根据权利要求1所述的封装基板，其特征在于，所述电镀引线的宽度为45～75μm。
8.根据权利要求1所述的封装基板，其特征在于，所述镀膜导电图形为镀金导电图形。
9.根据权利要求1所述的封装基板，其特征在于，所述镀膜导电图形为焊盘、标记点、定位孔孔环、字符符号中的一种。
10.一种封装基板母板，其特征在于，所述封装基板母板包括至少两个如权利要求1-9所述的封装基板。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1567552A (zh) * 2003-06-30 2005-01-19 美龙翔微电子科技（深圳）有限公司 Ic封装基板的电镀引线布设处理方法及电镀引线结构
US20070243666A1 (en) * 2006-04-18 2007-10-18 Siliconware Precision Industries Co., Ltd. Semiconductor package, array arranged substrate structure for the semiconductor package and fabrication method of the semiconductor package
CN101626009A (zh) * 2008-07-10 2010-01-13 力成科技股份有限公司 基板面板
CN101643927A (zh) * 2008-08-05 2010-02-10 北大方正集团有限公司 印制线路板金手指的制作方法
CN102427681A (zh) * 2011-12-05 2012-04-25 深圳市五株电路板有限公司 金手指电路板制作方法
CN104037094A (zh) * 2014-06-24 2014-09-10 华进半导体封装先导技术研发中心有限公司 封装基板上凸点的制备方法
JP2016054216A (ja) * 2014-09-03 2016-04-14 イビデン株式会社 プリント配線基板の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1567552A (zh) * 2003-06-30 2005-01-19 美龙翔微电子科技（深圳）有限公司 Ic封装基板的电镀引线布设处理方法及电镀引线结构
US20070243666A1 (en) * 2006-04-18 2007-10-18 Siliconware Precision Industries Co., Ltd. Semiconductor package, array arranged substrate structure for the semiconductor package and fabrication method of the semiconductor package
CN101626009A (zh) * 2008-07-10 2010-01-13 力成科技股份有限公司 基板面板
CN101643927A (zh) * 2008-08-05 2010-02-10 北大方正集团有限公司 印制线路板金手指的制作方法
CN102427681A (zh) * 2011-12-05 2012-04-25 深圳市五株电路板有限公司 金手指电路板制作方法
CN104037094A (zh) * 2014-06-24 2014-09-10 华进半导体封装先导技术研发中心有限公司 封装基板上凸点的制备方法
JP2016054216A (ja) * 2014-09-03 2016-04-14 イビデン株式会社 プリント配線基板の製造方法

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