CN113437020B - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN113437020B
CN113437020B CN202110577222.XA CN202110577222A CN113437020B CN 113437020 B CN113437020 B CN 113437020B CN 202110577222 A CN202110577222 A CN 202110577222A CN 113437020 B CN113437020 B CN 113437020B
Authority
CN
China
Prior art keywords
upper electrode
disposed
semiconductor device
conductive pattern
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110577222.XA
Other languages
English (en)
Other versions
CN113437020A (zh
Inventor
朴志云
李珍秀
丁炯硕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Priority to CN202110577222.XA priority Critical patent/CN113437020B/zh
Publication of CN113437020A publication Critical patent/CN113437020A/zh
Application granted granted Critical
Publication of CN113437020B publication Critical patent/CN113437020B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0272—Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/045—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/13—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body combined with thin-film or thick-film passive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02444—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02485—Other chalcogenide semiconducting materials not being oxides, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02499—Monolayers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Vapour Deposition (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种制造半导体器件的方法，该方法包括：在基板上形成三维(3D)结构；形成吸附控制层以覆盖3D结构的上部分；以及在吸附控制层上和在3D结构的没有被吸附控制层覆盖的下部分上形成材料层，其中在吸附控制层上的材料层的最小厚度小于在3D结构的下部分上的材料层的最大厚度。

Description

半导体器件
本申请是申请日为2019年5月9日、申请号为201910383561.7、发明名称为“制造半导体器件的方法”的专利申请的分案申请。
技术领域
本发明构思涉及制造半导体器件的方法，更具体地，涉及可改善台阶覆盖率的制造半导体器件的方法。
背景技术
当在三维(3D)结构上形成材料层时，台阶覆盖率可以被定义为材料层的最小厚度与材料层的最大厚度的比率。台阶覆盖率可以是所形成的材料层的厚度均匀性的测量结果之一。随着3D结构的高宽比增大，台阶覆盖率会降低。因此，当在具有高的高宽比的3D结构上形成材料层时，获得高覆盖率会是重要的。
发明内容
本发明构思提供了可改善台阶覆盖率的制造半导体器件的方法。
根据本发明构思的一方面，提供一种制造半导体器件的方法。该方法包括：在基板上形成三维(3D)结构；形成吸附控制层以覆盖3D结构的上部分；以及在吸附控制层上和在3D结构的没有被吸附控制层覆盖的下部分上形成材料层。在吸附控制层上的材料层的最小厚度小于在3D结构的下部分上的材料层的最大厚度。
根据本发明构思的另一方面，提供一种制造半导体器件的方法。该方法包括：形成具有柱形状的下电极；在下电极的上部分上形成电介质层的第一部分并在下电极的下部分上形成电介质层的第二部分；在电介质层的第一部分上形成吸附控制层；以及在吸附控制层上和在电介质层的第二部分上形成上电极。上电极在吸附控制层的上端上的生长速率低于上电极在电介质层的第一部分和第二部分之间的边界上的生长速率。
根据本发明构思的另一方面，提供一种制造半导体器件的方法。该方法包括：形成具有有底部的中空柱形状的下电极；在下电极的上部分上形成电介质层的第一部分并在下电极的下部分上形成电介质层的第二部分；在电介质层的第一部分上形成吸附控制层；以及在吸附控制层上和在电介质层的第二部分上形成上电极。在吸附控制层上的上电极的最小厚度小于在电介质层的第二部分上的上电极的最大厚度。
附图说明
从以下结合附图的详细描述，本发明构思的实施方式将被更清楚地理解，附图中：
图1是使用典型的沉积工艺在形成于基板上的三维(3D)结构上沉积的材料层的剖视图；
图2是根据一实施方式的制造半导体器件的方法的流程图；
图3A、图3B、图4和图5是根据一实施方式的制造半导体器件的方法的图，其中图3B是沿着图3A的线AA'截取的剖视图；
图6是石墨烯的化学结构的图；
图7是根据一实施方式的形成材料层的操作的流程图；
图8A、图8B、图9和图10是示出根据一实施方式的制造半导体器件的方法的图，其中图8B是沿着图8A的线BB'截取的剖视图；
图11、图12、图13、图14、图15、图16和图17是根据一实施方式的制造电容器的方法的图；以及
图18、图19、图20、图21和图22是根据一实施方式的制造电容器的方法的图。
具体实施方式
图1是使用典型的沉积工艺在形成于基板10上的三维(3D)结构40上沉积的材料层70的剖视图。参照图1，沉积在3D结构40的上端上的材料层70的厚度可以大于沉积在3D结构40的下端上的材料层70的厚度。此外，形成在3D结构40上的材料层70的厚度可以朝向3D结构40的下端(也就是，朝向基板10)减小。这种现象会局部地发生，因为用于形成材料层70的化学材料在3D结构40的上部分上被消耗，而没有被充分地供应到3D结构40的下部分。
台阶覆盖率可以被定义为材料层70的最小厚度与材料层70的最大厚度的比率。例如，台阶覆盖率可以是形成在3D结构40的下端上的材料层70的厚度与形成在3D结构40的上端上的材料层70的厚度的比率。随着3D结构40的高宽比增大，台阶覆盖率会减小。这里，高宽比可以被定义为3D结构40的高度H与3D结构40的宽度W的比率。
图2是根据一实施方式的制造半导体器件的方法的流程图。
参照图2，根据实施方式的制造半导体器件的方法可以包括：形成3D结构(S100)；在3D结构的上部分上形成吸附控制层(S200)；和/或在吸附控制层上和3D结构的下部分上形成材料层(S300)。下面将参照图3A至图7详细描述每个操作。
图3A至图5是示出根据一实施方式的制造半导体器件的方法的图，图3B是沿着图3A的线AA'截取的剖视图。图6是石墨烯的化学结构的图。图7是根据一实施方式的形成材料层的操作的流程图。
参照图3A和图3B，可以在基板110上形成3D结构140。基板110可以包括任意材料。例如，基板110可以包括陶瓷材料、有机材料、金属材料、金属化合物材料、半导体材料或其组合，但是本发明构思不限于此。3D结构140也可以包括任意材料。例如，3D结构140可以包括陶瓷材料、有机材料、金属材料、金属化合物材料、半导体材料或其组合，但是本发明构思不限于此。
3D结构140可以包括单个结构或多个离散的结构。在一些实施方式中，3D结构140可以是基板110的一部分。在一些其它的实施方式中，3D结构140可以不是基板110的部分，而是包括至少一个独立结构。
尽管图3A和图3B示出其中3D结构140具有柱形状(例如圆柱形状)的情况，但是3D结构140的形状不限于此，而可以被各种各样地修改。例如，3D结构140可以具有四边形柱形状、六边形柱形状、或比四边形或六边形柱形状更复杂的形状。3D结构140可以具有有相对高的高宽比的形状。高宽比可以被定义为3D结构140的高度H1与3D结构140的宽度W1的比率。例如，3D结构140的高宽比H1/W1可以在约1和约1000之间，但是不限于此。
3D结构140可以由与其相邻地定位的多个3D结构140围绕。3D结构140的布置不限于图3A中示出的布置，而可以被各种各样地修改。
参照图4和图6，可以在3D结构140上形成吸附控制层160。吸附控制层160可以形成在3D结构140的上部分上，但是不形成在3D结构140的下部分上。如这里所用的，物体的上部分指的是物体的比物体的下部分更远离基板110的部分，物体的下部分指的是物体的比物体的上部分更靠近基板110的部分。例如，3D结构140的上部分可以指的是3D结构140的距基板110至少预定的(或者可选地，给定的)距离的部分。吸附控制层160可以形成在3D结构140的一个或更多个侧表面的上部分上和上表面上。
吸附控制层160可以是更有效地导致化学材料在吸附控制层160的表面上比在3D结构140的表面上少的吸附的任意材料。在一些实施方式中，吸附控制层160可以是2D材料。2D材料可以是例如过渡金属二硫属化物、石墨烯、磷烯、硼氮化物或其组合，但是本发明构思不限于此。
2D材料可以包括至少一个原子层，其可以包括在平面上彼此键合的原子。例如，石墨烯可以包括图6所示的原子层。每个碳原子可以在同一平面上与三个碳原子键合。
与具有3D晶体的材料内部的原子不同，具有3D晶体的材料的表面上的原子可以没有形成足够数量的键。因此，具有3D晶体的材料的表面上的原子可以键合到能够用作吸附位点的官能团(例如羟基(OH)基团)。相反，2D材料(例如石墨烯)的表面上的原子可以与相同原子层中的原子形成足够数量的键。因此，2D材料的表面上的原子几乎不会或决不会与能够用作吸附位点的官能团键合。因此，化学材料不会被吸附在2D材料上或可能被有限地吸附。由于2D材料也包括缺陷，所以缺陷周围的原子可能没有形成足够数量的键而且可以键合到能够用作吸附位点的官能团。因此，少量化学物质可以被吸附在2D材料上，并且随着2D材料的表面上存在更多的缺陷，化学材料的吸附量会增加。然而，本发明构思不旨在受特定理论的限制。
在一些实施方式中，吸附控制层160可以形成在催化剂上。例如，催化层可以形成在3D结构140的上部分上，吸附控制层160可以形成在催化层上。催化剂可以是例如金属或有机金属化合物。当使用催化剂形成吸附控制层160时，催化剂可以存在于3D结构140和吸附控制层160之间，与所示的不同。在一些其它实施方式中，吸附控制层160可以在没有催化剂的情况下直接形成在3D结构140上。在一些实施方式中，可以使用化学气相沉积(CVD)工艺或其它典型的沉积工艺来形成吸附控制层160。例如，可以使用具有低台阶覆盖率的沉积方法将吸附控制层160沉积为小厚度，使得吸附控制层160可以仅形成在3D结构140的上部分上。此外，由于化学材料的供应朝向3D结构140的下部分逐渐减少，所以吸附控制层160在3D结构140上的生长速率可以朝向3D结构140的下部分减小。因此，3D结构140上的吸附控制层160的厚度可以朝向3D结构140的下部分减小。
参照图5和图7，可以在吸附控制层160上和3D结构140的下部分上形成材料层170。在一些实施方式中，可以使用原子层沉积(ALD)工艺来形成材料层170。在一些实施方式中，材料层170的形成可以包括：供应源气体(S01)；吹扫过量的源气体(S02)；供应反应气体(S03)；和/或吹扫过量的反应气体(S04)。可以依次重复操作S01至S04，直到形成具有期望厚度的材料层170。源气体可以被称为前驱气体。在一些实施方式中，可以进一步使用另外的气体。可以进一步执行供应该另外的气体的操作以及吹扫过量的另外的气体的操作。
如上所述，由于仅少量官能团能够用作吸附控制层160上的吸附位点，所以源气体在吸附控制层160上的吸附会比源气体在3D结构140上的吸附更困难。此外，随着吸附控制层160的厚度增大，吸附控制层160的表面上的缺陷的数量会减少，因此，源气体在吸附控制层160上的吸附会更加困难。由于吸附控制层160的厚度朝向3D结构140的下部分减小，所以吸附控制层160的表面上的缺陷的密度可以朝向3D结构140的下部分增大，并且吸附位点的密度可以朝向3D结构140的下部分增大。因此，材料层170在吸附控制层160上的生长速率可以朝向3D结构140的下部分增大，并且吸附控制层160上的材料层170的厚度可以朝向3D结构140的下部分增大。因此，吸附控制层160上的材料层170可以在距基板110最远的位置(也就是，在3D结构140的上端上)具有最低的生长速率和最小的厚度。此外，吸附控制层160上的材料层170可以在最靠近基板110的位置(也就是，在3D结构140的下部分和上部分之间的边界上)具有最高的生长速率和最大的厚度。
此外，由于源气体和反应气体的供应会朝向3D结构140的下端减少的事实，在3D结构140的下部分上的材料层170的生长速率和厚度可以朝向3D结构140的上部分增大。因此，3D结构140的下部分上的材料层170可以在最靠近基板110的位置(也就是，在3D结构140的下端上)具有最低的生长速率和最小的厚度。此外，3D结构140的下部分上的材料层170可以在距基板110最远的位置(也就是，在3D结构140的下部分和上部分之间的边界处)具有最高的生长速率和最大的厚度。
由于与被吸附到3D结构140的下部分相比，较少量的源气体被吸附到吸附控制层160的事实，所以吸附控制层160上的材料层170的最小厚度t1可以小于3D结构140的下部分上的材料层170的最大厚度t2。这里，吸附控制层160上的材料层170的最小厚度t1可以是吸附控制层160的上端上的材料层170的厚度，3D结构140的下部分上的材料层170的最大厚度t2可以是在3D结构140的下部分和上部分之间的边界处的材料层170的厚度。也就是，吸附控制层160的上端上的材料层170的生长速率可以低于在3D结构140的下部分和上部分之间的边界处的材料层170的生长速率。
在根据一些实施方式的制造半导体器件的方法中，吸附控制层160可以形成在3D结构140的上部分上。由于难以在吸附控制层160上吸附源气体，所以与当不存在吸附控制层160时相比，可以向3D结构140的下部分供应更大量的源气体。因此，吸附控制层160上的材料层170的生长速率可以低于3D结构140的下部分上的材料层170的生长速率。因此，材料层170也可以在3D结构140的下部分上形成至足够的厚度，并可以改善材料层170的台阶覆盖率。
图8A至图10是示出根据一实施方式的制造半导体器件的方法的图，图8B是沿着图8A的线BB'截取的剖视图。
参照图8A和图8B，可以在基板110上形成3D结构140a。3D结构140a可以具有带有底部的中空柱形状。3D结构140a可以具有上表面U、外侧表面OS、内侧表面IS、内底表面IB和外底表面OB。3D结构140a的底部可以在内底表面IB和外底表面OB之间，3D结构140a的侧壁可以在外侧表面OS和内侧表面IS之间。
参照图9，可以在3D结构140a的上部分上形成吸附控制层160a。吸附控制层160a可以形成在3D结构140a的上表面U、外侧表面OS的上部分和内侧表面IS的上部分上。与图4所示的吸附控制层160类似，3D结构140a上的吸附控制层160a的生长速率可以朝向3D结构140a的下部分减小，并且吸附控制层160a的厚度可以朝向3D结构140a的下部分减小。
参照图10，可以在吸附控制层160a和3D结构140a的下部分上形成材料层170a。与图5所示的材料层170类似，材料层170a在吸附控制层160a上的生长速率可以朝向3D结构140a的下部分增大，并且材料层170a在3D结构140a的下部分上的生长速率可以朝向3D结构140的上部分增大。因此，吸附控制层160a上的材料层170a的厚度可以朝向3D结构140a的下部分增大，并且3D结构140a的下部分上的材料层170a的厚度可以朝向3D结构140的上部分增大。此外，吸附控制层160a上的材料层170a的最小厚度可以小于3D结构140a的下部分上的材料层170a的最大厚度。也就是，吸附控制层160a的上端上的材料层170a的生长速率可以低于在3D结构140a的上部分和下部分之间的边界上的材料层170a的生长速率。
以上参照图3A至图10描述的制造半导体器件的方法可以应用于制造电容器的方法。例如，3D结构140或140a可以对应于电容器的下电极和电介质层，材料层170或170a可以对应于电容器的上电极。在下文，将详细描述根据实施方式的制造电容器的方法。
图11至图17是示出根据一实施方式的制造电容器的方法的图。
参照图11，可以提供基板210。基板210可以包括半导体材料，诸如IV族半导体材料、III-V族半导体材料或II-VI族半导体材料。IV族半导体材料可以包括例如硅(Si)、锗(Ge)或硅锗(SiGe)。III-Ⅴ族半导体材料可以包括例如镓砷化物(GaAs)、铟磷化物(InP)、镓磷化物(GaP)、铟砷化物(InAs)、铟锑化物(InSb)或铟镓砷化物(InGaAs)。II-VI族半导体材料可以包括例如锌碲化物(ZnTe)或镉硫化物(CdS)。基板210可以是块晶片或外延层。
尽管没有在图11中示出，但是多个有源区可以形成在基板210上并由器件隔离膜限定。栅极结构可以形成在有源区和器件隔离膜上。源极区和漏极区可以形成在与栅极结构相邻的有源区的表面部分中。因此，可以在基板210上形成多个晶体管。
接下来，可以在基板210上形成层间绝缘层220。层间绝缘层220可以覆盖形成在基板210上的所述多个晶体管。层间绝缘层220可以包括硅氧化物、硅氮化物或其组合。可以使用例如CVD工艺形成层间绝缘层220。
此后，可以形成接触插塞225以穿透层间绝缘层220。例如，可以形成孔以穿透层间绝缘层220，并可以使用物理气相沉积(PVD)工艺、ALD工艺或CVD工艺在层间绝缘层220上形成填充该孔的导电层。可以使用化学机械抛光(CMP)工艺或回蚀刻工艺去除该导电层的上部分，因此可以在该孔内部形成接触插塞225。接触插塞225可以包括导电材料。例如，接触插塞225可以包括掺杂的硅、钛、钨、铜、钛氮化物、钨氮化物、金属硅化物或其组合。接触插塞225可以电连接到形成在基板210上的所述多个晶体管。
随后，可以在层间绝缘层220和接触插塞225上形成蚀刻停止层230，并且可以在蚀刻停止层230上形成模层235。蚀刻停止层230可以包括相对于层间绝缘层220和模层235具有蚀刻选择性的绝缘材料。例如，蚀刻停止层230可以包括硅氮化物，而层间绝缘层220和模层235可以包括硅氧化物。可以使用例如CVD工艺或等离子体增强CVD(PECVD)工艺形成蚀刻停止层230。在一些实施方式中，可以省略蚀刻停止层230的形成。可以使用例如CVD工艺或旋涂工艺来形成模层235。
参照图12，可以部分地去除模层235和蚀刻停止层230以形成多个开口OP。所述多个开口OP可以穿透模层235和蚀刻停止层230并暴露接触插塞225。可以使用干蚀刻工艺或湿蚀刻工艺来形成所述多个开口OP。
参照图13，可以在开口OP内形成下电极240。例如，可以形成下电极层以填充开口OP并覆盖模层235的上表面。可以使用CMP工艺或回蚀刻工艺去除下电极层的上部分以暴露模层235的上表面。因此，可以形成下电极240。在一些实施方式中，下电极240可以具有柱形状。下电极240可以被与其相邻定位的多个下电极240围绕。下电极240可以包括金属诸如铜、铝、钨、钛和钽，或金属氮化物诸如钛氮化物、钽氮化物和钨氮化物。
参照图14，可以去除模层235(参照图12)。例如，可以使用湿蚀刻工艺去除模层235(参照图12)。
参照图15，可以在下电极240上形成电介质层245。电介质层245可以包括高k电介质材料。电介质层245可以包括例如铪氧化物(HfO2)、锆氧化物(ZrO2)、铪硅氧化物(HfSiO)、锆硅氧化物(ZrSiO)、镧氧化物(La2O3)、钽氧化物(Ta2O5)、钛氧化物(TiO2)或其组合。可以使用例如ALD工艺形成电介质层245。电介质层245可以共形地形成在下电极240上。电介质层245可以覆盖下电极240的上表面和侧表面。电介质层245可以包括形成在下电极240的上部分上的第一部分245U和形成在下电极240的下部分上的第二部分245L。
参照图16，可以在电介质层245上形成吸附控制层260。在一些实施方式中，吸附控制层260可以包括导电材料，诸如石墨烯(或其它2D材料)。吸附控制层260可以仅形成在电介质层245的第一部分245U上，并且可以不形成在电介质层245的第二部分245L上。例如，可以使用具有低台阶覆盖率的沉积工艺来沉积具有小厚度的吸附控制层260，因此，吸附控制层260可以仅形成在电介质层245的第一部分245U上。此外，由于用于形成吸附控制层260的化学材料的供应朝向下电极240的下部分减少，所以吸附控制层260在电介质层245的第一部分245U上的生长速率可以朝向下电极240的下部分减小。因此，电介质层245的第一部分245U上的吸附控制层260的厚度可以朝向下电极240的下部分减小。也就是，吸附控制层260的厚度可以朝向基板210减小。在距基板210最远的位置处的吸附控制层260的最大厚度可以在从例如约至约/>的范围内。
参照图17，可以在吸附控制层260上和电介质层245的第二部分245L上形成上电极270。上电极270可以包括金属诸如铜、铝、钨、钛和钽，或金属氮化物诸如钛氮化物、钽氮化物和钨氮化物。上电极270可以使用ALD工艺形成。当上电极270包括钛氮化物时，钛氯化物(TiCl4)和氨(NH3)可以用作源和反应物。
由于吸附控制层260的厚度朝向下电极240的下部分减小，所以吸附控制层260的表面上的缺陷的数量和吸附位点的数量可以朝向下电极240的下部分增大。因此，上电极270在吸附控制层260上的生长速率可以朝向下电极240的下部分增大，并且吸附控制层260上的上电极270的厚度可以朝向下电极240的下部分增大。因此，吸附控制层260上的上电极270可以在距基板210最远的位置处具有最低的生长速率和最小的厚度。此外，吸附控制层260上的上电极270可以在最靠近基板210的位置(也就是，在下电极240的上部分和下部分之间的边界处)具有最高的生长速率和最大的厚度。
此外，由于源气体和反应气体的供应朝向下电极240的下端减少，所以上电极270在电介质层245的第二部分245L上的生长速率可以朝向下电极240的上部分增加。因此，电介质层245的第二部分245L上的上电极270可以在最靠近基板210的位置(也就是，在电介质层245的下端上)具有最低的生长速率和最小的厚度。此外，电介质层245的第二部分245L上的上电极270可以在距基板210最远的位置(也就是，在电介质层245的第一部分245U和第二部分245L之间的边界处)具有最高的生长速率和最大的厚度。
在一些实施方式中，由于与被吸附到电介质层245相比，较少量的源和/或反应物被吸附到吸附控制层260的事实，吸附控制层260上的上电极270的最低生长速率和最小厚度可以小于电介质层245的第二部分245L上的上电极270的最高生长速率和最大厚度。这里，吸附控制层260上的上电极270的最低生长速率和最小厚度可以是在距基板210最远的位置(也就是，在电介质层245的上端上)的上电极270的生长速率和厚度。此外，电介质层245的第二部分245L上的上电极270的最高生长速率和最大厚度可以是在电介质层245的第一部分245U和第二部分245L之间的边界上的上电极270的生长速率和厚度。
电容器C可以通过使用根据一实施方式的制造电容器的方法来形成。电容器C可以包括下电极240、电介质层245、吸附控制层260和上电极270。
在根据一些实施方式的制造电容器C的方法中，吸附控制层260可以形成在电介质层245的第一部分245U上。由于与在电介质层245的第二部分245L上相比，在吸附控制层260上吸附源气体和/或反应气体更困难，所以可以向电介质层245的第二部分245L供应相对大量的源气体和/或反应气体。因此，上电极270在吸附控制层260上的沉积速率可以低于上电极270在电介质层245的第二部分245L上的沉积速率。因此，即使在电介质层245的第二部分245L上，上电极270也可以形成至足够的厚度，并且可以改善上电极270的台阶覆盖率。
图18至图22是示出根据一实施方式的制造电容器Ca的方法的图。
如以上参照图11和图12所述，可以提供基板，可以在基板上形成多个晶体管、层间绝缘层220、接触插塞225、蚀刻停止层230和/或模层235，并且可以形成开口OP。
接下来，参照图18，可以在开口OP的侧表面和底表面上形成下电极240a。例如，可以形成下电极层以覆盖开口OP的侧表面和底表面以及模层235的上表面，并可以使用CMP工艺或回蚀刻工艺去除下电极层的上部分以暴露模层235的上表面。因此，可以形成下电极240a。结果，下电极240a可以具有有底部的中空柱形状。下电极240a可以包括金属，诸如铜、铝、钨、钛和钽，或金属氮化物，诸如钛氮化物、钽氮化物和钨氮化物。
参照图19，可以去除模层235(参照图18)。可以使用干蚀刻工艺或湿蚀刻工艺去除模层235(参照图18)。
参照图20，可以在下电极240a上形成电介质层245a。电介质层245a可以包括铪氧化物(HfO2)、锆氧化物(ZrO2)、铪硅氧化物(HfSiO)、锆硅氧化物(ZrSiO)、镧氧化物(La2O3)、钽氧化物(Ta2O5)、钛氧化物(TiO2)、或其组合。电介质层245a可以共形地形成在下电极240a上。电介质层245a可以覆盖下电极240a的上表面、外侧表面、内侧表面和内底表面。电介质层245a可以包括形成在下电极240a的上部分上的第一部分245Ua和形成在下电极240a的下部分上的第二部分245La。
参照图21，可以在电介质层245a上形成吸附控制层260a。如以上参照图15所述，吸附控制层260a可以仅形成在电介质层245a的第一部分245Ua上，并且可以不形成在电介质层245a的第二部分245La上。例如，可以使用具有低台阶覆盖率的沉积工艺来沉积具有小厚度的吸附控制层260a，因此，吸附控制层260a可以仅形成在电介质层245a的第一部分245Ua上。此外，用于形成吸附控制层260a的化学材料的供应可以朝向下电极240a的下部分减少。因此，吸附控制层260a在电介质层245a的第一部分245Ua上的生长速率可以朝向下电极240a的下部分减小。因此，电介质层245a的第一部分245Ua上的吸附控制层260a的厚度可以朝向下电极240a的下部分减小。也就是，吸附控制层260a的厚度可以朝向基板210减小。
参照图22，可以在吸附控制层260a上和电介质层245a的第二部分245La上形成上电极270a。类似于图16所示的上电极270，上电极270a在吸附控制层260a上的生长速率可以朝向下电极240a的下部分增加，并且上电极270a在电介质层245a的第二部分245La上的生长速率可以朝向下电极240a的上部分增大。因此，吸附控制层260a上的上电极270a的厚度可以朝向下电极240a的下部分增大，并且电介质层245a的第二部分245La上的上电极270a的厚度可以朝向下电极240a的上部分增大。此外，上电极270a在吸附控制层260a上的最低生长速率可以低于上电极270a在电介质层245a的第二部分245La上的最高生长速率。也就是，上电极270a在吸附控制层260a的上端上的生长速率可以低于上电极270a在电介质层245a的第一部分245Ua和第二部分245La之间的边界上的生长速率。因此，吸附控制层260a上的上电极270a的最小厚度可以小于电介质层245a的第二部分245La上的上电极270a的最大厚度。也就是，吸附控制层260a的上端上的上电极270a的厚度可以小于电介质层245a的第一部分245Ua和第二部分245La之间的边界上的上电极270a的厚度。
尽管已经参照本发明构思的实施方式具体示出和描述了本发明构思，但是将理解，可以在其中进行形式和细节上的各种改变，而没有脱离权利要求书的精神和范围。
本申请要求于2018年10月4日在韩国知识产权局提交的韩国专利申请第10-2018-0118139号的权益，其公开内容通过引用整体地结合于此。

Claims (20)

1.一种半导体器件，包括：
基板；
第一绝缘层，设置在所述基板上；
导电接触，设置在所述第一绝缘层中；
第二绝缘层，设置在所述第一绝缘层上，并包括暴露所述导电接触的顶表面的接触孔；
下电极，设置在所述基板上方，呈具有被填充的内部的圆柱形，所述下电极在所述第二绝缘层的所述接触孔中延伸，并接触所述导电接触的所述顶表面；
电介质层，设置在所述下电极上，并包括设置在所述下电极的上部上的第一部分和设置在所述下电极的下部上的第二部分；
第一上电极，设置在所述电介质层的所述第一部分上，并包括主体部分和端部分；和
第二上电极，设置在所述第一上电极上和所述电介质层的所述第二部分上，
其中所述第二上电极包括设置在所述第一上电极上的第一部分、设置在所述电介质层的所述第二部分上的第二部分、以及邻近所述第一上电极的所述端部分设置的第三部分，
所述第二上电极的所述第三部分设置在所述第二上电极的所述第一部分和所述第二部分之间，以及
所述第二上电极的所述第三部分的厚度大于所述第二上电极的所述第一部分或所述第二上电极的所述第二部分中的至少一个的厚度。
2.根据权利要求1所述的半导体器件，其中所述第一上电极的所述端部分比所述第一上电极的所述主体部分更靠近所述基板设置。
3.根据权利要求1所述的半导体器件，其中所述第一上电极的所述主体部分的厚度大于所述第一上电极的所述端部分的厚度。
4.根据权利要求1所述的半导体器件，其中所述第一上电极接触所述电介质层的所述第一部分的顶表面和侧表面。
5.根据权利要求1所述的半导体器件，其中所述第一上电极与所述电介质层的所述第二部分间隔开。
6.根据权利要求1所述的半导体器件，其中所述第一上电极包括过渡金属二硫属化物、石墨烯、磷烯或硼氮化物中的至少一种。
7.根据权利要求1所述的半导体器件，其中所述下电极和所述第二上电极中的每个包括铜、铝、钨、钛、钽、钛氮化物、钽氮化物或钨氮化物中的至少一种，以及
所述电介质层包括铪氧化物、锆氧化物、铪硅氧化物、锆硅氧化物、镧氧化物、钽氧化物或钛氧化物中的至少一种。
8.一种半导体器件，包括：
基板；
第一绝缘层，设置在所述基板上；
导电接触，设置在所述第一绝缘层中；
第二绝缘层，设置在所述第一绝缘层上，并包括暴露所述导电接触的顶表面的接触孔；
下电极，设置在所述基板上方，并具有包括内侧表面和内底表面的凹槽，所述下电极在所述第二绝缘层的所述接触孔中延伸，并接触所述导电接触的所述顶表面；
电介质层，设置在所述下电极上，并包括设置在所述下电极的上部上的第一部分和设置在所述下电极的下部上的第二部分；
第一上电极，设置在所述电介质层的所述第一部分上，并包括主体部分和端部分；以及
第二上电极，设置在所述第一上电极上和所述电介质层的所述第二部分上，
其中所述第二上电极包括设置在所述第一上电极上的第一部分、设置在所述电介质层的所述第二部分上的第二部分、以及与所述第一上电极的所述端部分相邻地设置的第三部分，
所述第二上电极的所述第三部分设置在所述第二上电极的所述第一部分和所述第二部分之间，以及
所述第二上电极的所述第三部分的厚度大于所述第二上电极的所述第一部分或所述第二上电极的所述第二部分中的至少一个的厚度。
9.根据权利要求8所述的半导体器件，其中，所述电介质层设置在所述凹槽的所述内侧表面和所述内底表面上，以及
所述第二上电极设置于在所述凹槽的所述内侧表面和所述内底表面上设置的所述电介质层上。
10.根据权利要求8所述的半导体器件，其中所述第一上电极接触所述电介质层的所述第一部分的顶表面、内侧表面和外侧表面。
11.根据权利要求8所述的半导体器件，其中所述第一上电极的所述端部分比所述第一上电极的所述主体部分更靠近所述基板。
12.根据权利要求8所述的半导体器件，其中所述第一上电极的所述主体部分的厚度大于所述第一上电极的所述端部分的厚度。
13.根据权利要求8所述的半导体器件，其中所述第一上电极包括过渡金属二硫属化物、石墨烯、磷烯或硼氮化物中的至少一种。
14.一种半导体器件，包括：
基板；
第一导电图案，设置在所述基板上方；
第二导电图案，设置在所述第一导电图案的上部上，并包括主体部分和端部分；以及
第三导电图案，设置在所述第一导电图案上和所述第二导电图案上，
其中所述第三导电图案包括设置在所述第一导电图案上的第一部分、设置在所述第二导电图案上的第二部分、以及邻近所述第二导电图案的所述端部分设置的第三部分，
所述第三导电图案的所述第三部分设置在所述第三导电图案的所述第一部分和所述第二部分之间，以及
所述第三导电图案的所述第三部分的厚度大于所述第三导电图案的所述第一部分或所述第三导电图案的所述第二部分中的至少一个的厚度。
15.根据权利要求14所述的半导体器件，其中所述第二导电图案的所述端部分比所述第二导电图案的所述主体部分更靠近所述基板设置。
16.根据权利要求14所述的半导体器件，其中所述第二导电图案的所述主体部分的厚度大于所述第二导电图案的所述端部分的厚度。
17.根据权利要求14所述的半导体器件，其中所述第一导电图案是具有上开口端的圆柱形。
18.根据权利要求14所述的半导体器件，其中所述第一导电图案是具有被填充的内部的圆柱形。
19.根据权利要求14所述的半导体器件，其中所述第二导电图案接触所述第一导电图案的所述上部的顶表面和侧表面。
20.根据权利要求14所述的半导体器件，其中所述第二导电图案包括过渡金属二硫属化物、石墨烯、磷烯或硼氮化物中的至少一种。
CN202110577222.XA 2018-10-04 2019-05-09 半导体器件 Active CN113437020B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110577222.XA CN113437020B (zh) 2018-10-04 2019-05-09 半导体器件

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR1020180118139A KR102656701B1 (ko) 2018-10-04 2018-10-04 반도체 소자의 제조 방법
KR10-2018-0118139 2018-10-04
CN202110577222.XA CN113437020B (zh) 2018-10-04 2019-05-09 半导体器件
CN201910383561.7A CN111009490B (zh) 2018-10-04 2019-05-09 制造半导体器件的方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201910383561.7A Division CN111009490B (zh) 2018-10-04 2019-05-09 制造半导体器件的方法

Publications (2)

Publication Number Publication Date
CN113437020A CN113437020A (zh) 2021-09-24
CN113437020B true CN113437020B (zh) 2024-04-05

Family

ID=70052435

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202110577222.XA Active CN113437020B (zh) 2018-10-04 2019-05-09 半导体器件
CN201910383561.7A Active CN111009490B (zh) 2018-10-04 2019-05-09 制造半导体器件的方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201910383561.7A Active CN111009490B (zh) 2018-10-04 2019-05-09 制造半导体器件的方法

Country Status (3)

Country Link
US (3) US10991574B2 (zh)
KR (1) KR102656701B1 (zh)
CN (2) CN113437020B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102656701B1 (ko) * 2018-10-04 2024-04-11 삼성전자주식회사 반도체 소자의 제조 방법
US11459652B2 (en) * 2020-10-16 2022-10-04 Applied Materials, Inc. Techniques and device structures based upon directional dielectric deposition and bottom-up fill

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2285174A (en) * 1993-12-27 1995-06-28 Mitsubishi Electric Corp Via-hole and production method of via-hole
KR100655139B1 (ko) * 2005-11-03 2006-12-08 주식회사 하이닉스반도체 캐패시터 제조 방법
CN1992163A (zh) * 2005-12-27 2007-07-04 海力士半导体有限公司 制造半导体器件中的电容器的方法
CN101663418A (zh) * 2007-04-23 2010-03-03 丘费尔资产股份有限公司 导电通孔的形成
US9543148B1 (en) * 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5970374A (en) 1996-10-18 1999-10-19 Chartered Semiconductor Manufacturing Ltd. Method for forming contacts and vias with improved barrier metal step-coverage
KR100762227B1 (ko) 2001-12-15 2007-10-01 주식회사 하이닉스반도체 반도체소자의 커패시터 제조방법
KR20030090872A (ko) * 2002-05-22 2003-12-01 삼성전자주식회사 반도체 소자의 콘택 형성 방법
KR100634241B1 (ko) * 2005-05-30 2006-10-13 삼성전자주식회사 반도체 커패시터 및 그 제조 방법
KR100763506B1 (ko) 2005-06-27 2007-10-05 삼성전자주식회사 커패시터 제조 방법
TW200926358A (en) * 2007-12-03 2009-06-16 Promos Technologies Inc Method of manufacturing stack capacitors
JP2009140970A (ja) * 2007-12-03 2009-06-25 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
CN103208425B (zh) * 2013-03-22 2015-08-26 中国科学院上海微系统与信息技术研究所 一种石墨烯调制的高K金属栅Ge基MOS器件的制作方法
JP6629312B2 (ja) 2014-07-03 2020-01-15 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 選択的堆積のための方法及び装置
US9472392B2 (en) 2015-01-30 2016-10-18 Applied Materials, Inc. Step coverage dielectric
US20180130707A1 (en) 2015-06-18 2018-05-10 Intel Corporation Bottom-up fill (buf) of metal features for semiconductor structures
KR102406971B1 (ko) * 2015-12-24 2022-06-10 삼성전자주식회사 커패시터를 포함하는 반도체 장치 및 이의 제조 방법
US10037884B2 (en) * 2016-08-31 2018-07-31 Lam Research Corporation Selective atomic layer deposition for gapfill using sacrificial underlayer
KR102372096B1 (ko) * 2017-03-17 2022-03-17 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR102397893B1 (ko) * 2017-04-17 2022-05-16 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
US11508821B2 (en) * 2017-05-12 2022-11-22 Analog Devices, Inc. Gallium nitride device for high frequency and high power applications
US10177215B1 (en) * 2017-10-25 2019-01-08 Texas Instruments Incorporated Analog capacitor on submicron pitch metal level
KR102656701B1 (ko) * 2018-10-04 2024-04-11 삼성전자주식회사 반도체 소자의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2285174A (en) * 1993-12-27 1995-06-28 Mitsubishi Electric Corp Via-hole and production method of via-hole
KR100655139B1 (ko) * 2005-11-03 2006-12-08 주식회사 하이닉스반도체 캐패시터 제조 방법
CN1992163A (zh) * 2005-12-27 2007-07-04 海力士半导体有限公司 制造半导体器件中的电容器的方法
CN101663418A (zh) * 2007-04-23 2010-03-03 丘费尔资产股份有限公司 导电通孔的形成
US9543148B1 (en) * 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch

Also Published As

Publication number Publication date
US20200111660A1 (en) 2020-04-09
US10991574B2 (en) 2021-04-27
KR102656701B1 (ko) 2024-04-11
CN111009490B (zh) 2024-03-29
CN111009490A (zh) 2020-04-14
US20230260783A1 (en) 2023-08-17
US20210225636A1 (en) 2021-07-22
CN113437020A (zh) 2021-09-24
US11682555B2 (en) 2023-06-20
KR20200038662A (ko) 2020-04-14

Similar Documents

Publication Publication Date Title
EP3262685B1 (en) A metal-semiconductor alloy region for enhancing on current in a three-dimensional memory structure
KR20180121826A (ko) 반도체 디바이스 및 방법
US20230260783A1 (en) Methods of manufacturing semiconductor devices
TWI706444B (zh) 半導體結構及其製造方法和半導體電晶體結構的製造方法
US11024504B2 (en) Semiconductor structure and manufacturing method thereof
KR102192879B1 (ko) 핀 전계 효과 트랜지스터 디바이스 및 이의 형성 방법
TWI746141B (zh) 半導體裝置及其形成方法
KR102235246B1 (ko) 테라스 영역 내의 두꺼운 워드 라인들을 갖는 3차원 메모리 디바이스 및 그 제조 방법
CN113284848A (zh) 半导体器件及其制造方法
US8871604B2 (en) Methods of manufacturing semiconductor devices that include forming a capacitor using a cap layer
US20230115597A1 (en) Semiconductor device and manufacturing method thereof
TWI785590B (zh) 積體電路裝置及其製造方法
US11749730B2 (en) Semiconductor device with contact structure and method for preparing the same
US20230386912A1 (en) Contact Structure For Semiconductor Device
CN116230626A (zh) 半导体元件及其制备方法
CN115249651A (zh) 鳍式场效晶体管装置和形成鳍式场效晶体管装置的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant