CN116230626A - 半导体元件及其制备方法 - Google Patents

Abstract

本申请公开一种半导体元件及其制备方法。该半导体元件包括一基底；一漏极区，设置在该基底中；一共源极区，设置在该基底中并与该漏极区相对；一位元线结构，包括设置在该基底上并与该共源极区电性连接的一位元线导电层；一存储胞接触，设置在该基底上、与该位元线结构相邻并与该漏极区电性连接；一着陆垫，设置在该位元线导电层上方并与该胞接触电性连接；以及一气隙，设置在该着陆垫和该位元线导电层之间。

Description

半导体元件及其制备方法

技术领域

本申请案主张美国第17/540,795号及第17/542,758号专利申请案的优先权(即优先权日为“2021年12月2日”及“2021年12月6日”)，其内容以全文引用的方式并入本文中。

本公开提供一种半导体元件及其制备方法，特别是关于一种具有气隙的半导体元件及其制备方法。

背景技术

半导体元件被用于各种电子应用，例如个人电脑、移动电话、数码相机和其他电子元件。半导体元件的尺寸正在不断缩小，以满足日益增长的计算能力的需求。然而，在缩小尺寸的制程中出现了各种问题，而且这种问题在不断增加。因此，在实现提高品质、产量、性能和可以靠性以及降低复杂性方面仍然存在挑战。

上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。

发明内容

本公开的一实施例提供一种半导体元件，包括一基底；一漏极区，设置在该基底中；一共源极区，设置在该基底中并与该漏极区相对；一位元线结构，包括设置在该基底上并与该共源极区电性耦合的一位元线导电层；一存储胞接触，设置在该基底上、与该位元线结构相邻并与该漏极区电性耦合；一着陆垫，设置在该位元线导电层上方并与该胞接触电性耦合；以及一气隙，设置在该着陆垫和该位元线导电层之间。

本公开的另一实施例提供一种包括位元线结构的半导体元件，该位元线结构包括：一位元线导电层，以及一位元线内部封盖层，且该位元线内部封盖层包括设置在该位元线导电层上的一下部和设置在该下部上的一上部；一着陆垫，设置在该位元线内部封盖层上方；以及一气隙，设置在该着陆垫和该位元线导电层之间，并邻近该位元线内部封盖层的该上部。该位元线内部封盖层的该上部的一宽度小于该位元线导电层的一宽度。

本公开的另一实施例提供一种半导体元件的制备方法，包括：提供一基底；在该基底上形成一位元线导电层和在该位元线导电层上形成一位元线内部封盖层，其中该位元线导电层和该位元线内部封盖层共同配置成一位元线结构；形成覆盖该位元线结构的一位元线间隔封盖层；形成与该位元线结构相邻的一胞接触。在该位元线间隔封盖层和该胞接触上形成一毯状垫层；沿着该毯状垫层形成多个垫层开口，并延伸到该位元线间隔封盖层和该位元线内部封盖层，使该毯状垫层变成多个着陆垫；以及选择性地在该多个着陆垫上形成一密封层并覆盖该多个垫层开口的上部，以在该位元线导电层和该多个着陆垫之间形成多个气隙。

由于本公开的半导体元件的设计，气隙可以在着陆垫和位元线导电层之间形成。因此，可以减少着陆垫和位元线导电层之间的寄生电容。因此，半导体元件的功耗可以降低。

上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求书标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求书所界定的本公开的精神和范围。

附图说明

参阅实施方式与权利要求合并考量图式时，可得以更全面了解本申请案的揭示内容，图式中相同的元件符号系指相同的元件。

图1是流程图，例示本公开一实施例的半导体元件的制备方法。

图2是俯视图，例示本公开一实施例的中间半导体元件。

图3是剖视图，例示本公开一实施例的半导体元件沿图2中的A-A'线拍摄的部分制备流程。

图4是俯视图，例示本公开一实施例的中间半导体元件。

图5和图6是剖视图，例示本公开一实施例的半导体元件沿图4中的A-A'线拍摄的部分制备流程。

图7是俯视图，例示本公开一实施例的中间半导体元件。

图8至图11是剖视图，例示本公开一实施例的半导体元件沿图7中的A-A'线拍摄的部分制备流程。

图12是剖视图，例示本公开一实施例的半导体元件沿图7中的B-B'线拍摄的部分制备流程。

图13是俯视图，例示本公开一实施例的中间半导体元件。

图14是剖视图，例示本公开一实施例的半导体元件沿图13中的A-A'线拍摄的部分制备流程。

图15和图16是剖视图，例示本公开一实施例的半导体元件沿图13中的B-B'线拍摄的部分制备流程。

图17是图表，例示本公开一实施例的半导体元件的密封层的制备条件实例。

图18至图20是剖视图，例示本公开一实施例的半导体元件的部分制备流程。

其中，附图标记说明如下：

1A：半导体元件

10：制备方法

101：基底

103：隔离层

105：井区

107：漏极区

109：共源极区

111：第一介电质层

113：第二介电质层

115：第三介电质层

200：字元线结构

200T：沟槽

201：字元线绝缘层

203：字元线导电层

205：字元线封盖层

300：位元线结构

301：位元线导电层

303：底部导电部分

305：中间导电部分

307：顶部导电部分

309：位元线内部封盖层

309-1：下部

309-3：上部

311：位元线间隔封盖层

313：位元线接触

411：存储胞接触

413：着陆垫

413SW：侧壁

413TS：顶部表面

415：密封层

415BS：底部表面

417：气隙

419：电容器接触

501：第一硅前趋物供应步骤

503：第一氮气前趋物供应步骤

601：第一导电材料

603：第二导电材料

605：第三导电材料

607：毯状垫层

607O：垫层开口

609：第一绝缘材料

611：间隙层

701：第一前趋物分子

703：第二前趋物分子

AA：主动区

A-A'：线

B-B'：线

CL1：中心线

CL2：中心线

S11：步骤

S13：步骤

S15：步骤

S17：步骤

VL1：垂直水平面

VL1：垂直水平面

VL2：垂直水平面

W1：宽度

W2：宽度

X：方向

Y：方向

Z：方向

具体实施方式

以下公开内容提供作为实作本公开的不同特征的诸多不同的实施例或实例。以下阐述元件及排列形式的具体实施例或实例以简化本公开内容。当然，该些仅为实例且不旨在进行限制。举例而言，元件的尺寸并非仅限于所公开范围或值，而是可以相依于制程条件及/或元件的所期望性质。此外，以下说明中将第一特征形成于第二特征“上方”或第二特征“上”可以包括其中第一特征及第二特征被形成为直接接触的实施例，且亦可以包括其中第一特征与第二特征之间可以形成有附加特征、进而使得该第一特征与该第二特征可以能不直接接触的实施例。为简洁及清晰起见，可以按不同比例任意绘制一些特征。在附图中，为简化起见，可以省略一些层/特征。

此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下方(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一元件或特征与另一(其他)元件或特征的关系。该空间相对关系用语旨在除图中所绘示的取向外亦囊括元件在使用或操作中的不同取向。所述元件可以具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可以同样相应地进行直译。

应当理解，当元件或层被称为“连接到”或“耦合到”另一个元件或层时，它可以直接连接到或耦合到另一个元件或层，或其间元件或层可能存在。

应当理解，尽管可以用术语第一、第二等来描述各种元素，但这些元素不应受到术语的限制。除非另有说明，术语仅用于区分一个元素和另一个元素。因此，例如，下面讨论的第一要素、第一元件或第一部分可以被称为第二要素、第二元件或第二部分，而不偏离本公开内容的教导。

除非上下文另有说明，本文在提到方向、布局、位置、形状、大小、数量或其他措施时，使用的术语如“相同”、“相等”、“平面”或“共面”，不一定是指完全相同的方向、布局、位置、形状、大小、数量或其他措施，而是指在可能发生的、例如由于制造制程而发生的可接受的变化范围内，包括几乎相同的方向、布局、位置、形状、大小、数量或其他措施。术语“实质上”可以用来反映此含义。例如，被描述为“实质上相同”、“实质上相等”或“实质上平面”的项目可以是完全相同、相等或平面，也可以是在可接受的变化范围内相同、相等或平面，例如由于制程而可能发生的变化。

在本公开内容中，半导体元件一般是指利用半导体特性而能发挥作用的元件，电光元件、发光显示元件、半导体电路和电子元件都包括在半导体元件的范畴内。

应当理解，在本公开的描述中，上方(或上方)对应于方向Z的箭头方向，下方(或下方)对应于方向Z的箭头的相反方向。

应当理解，在本公开的描述中，术语“以形成(forming)”、“被形成(formed)”和“形成(form)”可以指并包括建立、建构、图案化、植入或沉积元素、掺杂物或材料的任何方法。形成方法的例子可以包括但不限于原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、溅镀(sputtering)、共溅镀(co-sputtering)、旋涂(spin-coating)、扩散、沉积(deposition)、生长(growing)、植入(implantation)、微影(photolithography)、干蚀刻(dry etching)和湿蚀刻(wet etching)。

应当理解，在本公开内容的描述中，指出的功能或步骤可能以不同于图中指出的顺序发生。例如，连续显示的两个图事实上可能实质上是同时进行的，或者有时可能以相反的顺序进行，取决于所涉及的功能或步骤。

图1是流程图，例示本公开一实施例的半导体元件1A的制备方法10。图2是俯视图，例示本公开一实施例的中间半导体元件。图3是剖视图，例示本公开一实施例的半导体元件1A沿图2中的A-A'线拍摄的部分制备流程。应当理解，为了清楚起见，在俯视图中省略了一些元素(element)。

参照图1至图3，在步骤S11，可以提供基底101，可以在基底101中形成隔离层103以定义多个主动区(active area)AA，可以在基底101中形成多个字元线结构200，并且可以在多个主动区AA中形成多个漏极(drain)区107和多个共源极(common source)区109。

参照图2和图3，基底101可以包括由至少一种半导体材料组成的块状(bulk)半导体基底。块状半导体基底的制作技术可以例如是本质(elementary)半导体，如硅或锗；化合物半导体，如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟，或其他III-V族化合物半导体、或II-VI族化合物半导体；或其组合。

在一些实施例中，基底101可以包括绝缘体上的半导体(semiconductor-on-insulator，SOI)结构，由下到上包括处理基底、绝缘体层和最上面的半导体材料层。处理基底和最上面的半导体材料层的制作技术可以借由上述块状半导体基底相同的材料。绝缘体层可以是结晶或非结晶的介电质材料，如氧化物和/或氮化物。例如，绝缘体层可以是一种介电质氧化物，如氧化硅(silicon oxide)。另例如，绝缘体层可以是介电氮化物，如氮化硅(silicon nitride)或氮化硼(boron nitride)。又例如，绝缘体层可以包括介电质氧化物和介电质氮化物的堆叠，如按任何顺序的氧化硅和氮化硅或氮化硼的堆叠。绝缘体层的厚度可以在10纳米(nm)到200纳米的范围内。绝缘体层可以消除基底101中相邻元件之间的漏电流(leakage current)，并减少与源极/或漏极相关的寄生电容。

应当理解，在本公开内容的描述中，术语“大约”修改本公开的成分、组成或反应物的数量是指可能发生的数值数量的变化，例如，透过用于制造浓缩物或溶液的典型测量和液体制程程序。此外，测量程序中的疏忽错误、用于制造组合物或执行方法的成分的制造、来源或纯度的差异等都可能产生变化。在一实施例中，术语“大约”是指公开数值的10％的范围内。在另一实施例中，术语“大约”是指公开数值的5％的范内。在又一实施例中，术语“大约”是指公开数值的10、9、8、7、6、5、4、3、2或1％的范围内。

参照图2和图3，可以执行一系列的沉积制程，以在基底101上沉积一氧化垫(padoxide)层(为清晰起见未显示)和一氮化垫(pad nitride)层(为清晰起见未显示)。可以执行微影(photolithography)制程以定义隔离层103的位置。在微影制程之后，可以执行蚀刻制程，例如非等向性(anisotropic)的干蚀刻制程，以形成穿透该氧化垫层、该氮化垫层和基底101的沟槽。例如氧化硅、氮化硅、氮氧化硅(silicon oxynitride)或氮化硅氧化物(silicon nitride oxide)的绝缘材料可以沉积到该沟槽中，随后可执行平面化(planarization)制程，如化学机械研磨，以去除多余的填充材料，直到基底101的顶部表面曝露出来，因此形成隔离层103。隔离层103的顶部表面和基底101的顶部表面可以实质上共面。隔离层103可以定义基底101中的多个主动区AA。在一些实施例中，多个主动区AA可以沿着与X方向和Y方向相应的倾斜方向延伸。

应当理解，在本公开的描述中，设置在沿Z方向的最高垂直水平面的元件(或特征)的表面称为元件(或特征)的顶部表面。元件(或特征)的表面设置在沿Z方向的最低垂直水平面，称为元件(或特征)的底部表面。

应当理解，在本公开的描述中，氮氧化硅是指含有硅、氮和氧的物质，其中氧的比例大于氮的比例。氮化硅氧化物是指含有硅、氧和氮的物质，其中氮的比例大于氧的比例。

为了简明、清晰和方便描述，只描述一个主动区AA的元件。所有其他主动区AA可以具有相同的元件，可以具有相同的配置。

参照图2和图3，可以在主动区AA中形成井区105。井区105的制作技术可以借由使用例如p型掺杂物的植入(implantation)制程。井区105可以具有第一电气类型(即p型)。术语“p型掺杂物”是指一种杂质，当它被添加到本征(intrinsic)的半导体材料中时，会产生价电子的不足。在含硅的半导体材料中，p型掺杂物的例子包括，但不限于，硼、铝、镓和/或铟。

参照图2和图3，在主动区AA和井区105上可以形成杂质区(在图2和图3中未显示)。杂质区将变成漏极区107和共源极区109，这将在后面说明。杂质区的制作技术可以借由使用例如n型掺杂物的植入制程。术语“n型掺杂物”是指一种杂质，当它被添加到本征半导体材料中时，将自由电子贡献给本征半导体材料。在含硅材料中，n型掺杂物的例子包括，但不限于，锑、砷和/或磷。杂质区可以具有与井区105的第一电性类型不同的第二电性类型(即n型)。在一些实施例中，杂质区的掺杂剂浓度可以大于井区105的掺杂剂浓度。在一些实施例中，杂质区内的掺杂物浓度可以在4×10^20原子/立方公分到2×10^21原子/立方公分的范围内；尽管在本公开中也可以采用小于或大于上述范围的其他掺杂物浓度。

在一些实施例中，可以执行退火(annealing)制程以启用井区105和杂质区。退火制程可以具有大约800℃到大约1250℃范围内的制程温度。退火制程的制程持续时间可以在大约1毫秒到大约500毫秒的范围内。退火制程可以例如是快速热退火(rapid thermalanneal)、激光尖峰退火(laser spike anneal)、或闪光灯退火(flash lamp anneal)。

参照图2和图3，可在基底101中形成多个沟槽200T，以定义多个字元线结构200的位置。多个沟槽200T的制作技术可以借由蚀刻制程，该蚀刻制程使用在基底101上形成的遮罩图案(为清晰起见未显示)做为蚀刻遮罩。在一些实施例中，多个沟槽200T可以具有线状，并沿X方向延伸和穿越多个主动区AA。例如，每个主动区AA可以与两个沟槽200T相交。

参照图2和图3，杂质区可以由两个沟槽200T分为两个漏极区107和共源极区109。两个漏极区107可以分别形成在两个沟槽200T和隔离层103之间。共源极区109可以形成在两个沟槽200T之间。两个漏极区107和共源极区109的电气类型和掺杂物浓度与杂质区的电气类型和掺杂物浓度相同。

参照图2和图3，多个字元线结构200(例如，两个字元线结构200)可以分别和相应地在两个沟槽200T中形成。为了简明、清晰和方便描述，只描述一个字元线结构200。多个字元线结构200可以包括字元线绝缘层201、字元线导电层203、和字元线封盖层205。

参照图2和图3，字元线绝缘层201可以在沟槽200T的表面共形地形成。字元线绝缘层201可以具有U形剖面轮廓。换言之，字元线绝缘层201可以在基底101中向内形成。在一些实施例中，字元线绝缘层201的制作技术可以借由热氧化制程。例如，字元线绝缘层201的制作技术可以借由对沟槽200T的表面进行氧化。在一些实施例中，字元线绝缘层201的制作技术可以借由沉积制程，例如化学气相沉积或原子层沉积。字元线绝缘层201可以包括高k(介电常数)材料、氧化物、氮化物、氮氧化物或其组合。在一些实施例中，在沉积衬垫多晶硅层之后，字元线绝缘层201可以借由对衬垫多晶硅层进行自由基氧化(radical-oxidizing)而形成。在一些实施例中，在形成衬垫氮化硅层之后，字元线绝缘层201可以借由对衬垫氮化硅层进行自由基氧化而形成。

在一些实施例中，高k材料可以包括含铪材料。含铪材料可以例如是氧化铪、氧化硅铪、氮氧化硅铪，或其组合。在一些实施例中，高k材料可以例如是氧化镧、氧化镧铝、氧化锆、氧化锆硅、氮氧锆硅、氧化铝或其组合。其他高k材料可以选择性地用于高k材料。

参照图2和图3，字元线导电层203可以在字元线绝缘层201上形成。在一些实施例中，为了形成字元线导电层203，可以形成导电层(为清晰起见未示出)以填充沟槽200T，随后可以执行凹陷(recessing)制程。该凹陷制程可以做为回蚀(etch-back)制程来执行，或者做为平面化制程和蚀刻制程来连续执行。字元线导电层203可以具有部分填充沟槽200T的凹陷形状。亦即，字元线导电层203的顶部表面可以位于比基底101的顶部表面低的垂直水平面VL1上。

在一些实施例中，字元线导电层203可以包括金属、金属氮化物或其组合。例如，字元线导电层203的制作技术可以是氮化钛、钨、或氮化钛/钨。在共形地形成氮化钛之后，氮化钛/钨可以具有一个使用钨部分填充沟槽200T的结构。氮化钛或钨可以完全用于字元线导电层203。在一些实施例中，字元线导电层203的制作技术可以是导电材料，例如，多晶硅、多晶硅锗或其组合等。在一些实施例中，字元线导电层203可以掺入掺杂剂，如磷、砷、锑或硼。在一些实施例中，字元线导电层203的制作技术可以例如是钨、铝、钛、铜等，或其组合。

参照图2和图3，可以形成第一介电质层111，以完全填充多个沟槽200T并覆盖基底101的顶部表面。可以执行平面化制程，如化学机械研磨，以便为后续制程步骤提供一个实质上平坦的表面。填充在多个沟槽200T中的第一介电质层111的部分可以称为字元线封盖层205。在一些实施例中，第一介电质层111和字元线封盖层205的制作技术例如是氧化硅或氮化硅，并且可以借由例如化学气相沉积的制作技术来沉积。

图4是俯视图，例示本公开一实施例的中间半导体元件。图5和图6是剖视图，例示本公开一实施例的半导体元件1A沿图4中的A-A'线拍摄的部分制备流程。

图7是俯视图，例示本公开一实施例的中间半导体元件。图8至图11是剖视图，例示本公开一实施例的半导体元件1A沿图7中的A-A'线拍摄的部分制备流程。图12是剖视图，例示本公开一实施例的半导体元件1A沿图7中的B-B'线拍摄的部分制备流程。

参照图1和图4至图12，在步骤S13，可以形成多个位元线接触313以电性连接到多个共源极区109，可以在多个位元线接触313上形成多个位元线结构300，以及可以形成多个位元线间隔封盖层311以覆盖多个位元线结构300。

为了简明、清晰和方便描述，只描述一个位元线接触313、一个位元线结构300、和一个位元线间隔封盖层311。

参照图4和图5，位元线接触313可以沿第一介电质层111形成，延伸至共源极区109，并与共源极区109电性连接。位元线接触313的制作技术可以例如是钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如氮化钛)、过渡金属铝化物，或其组合。位元线接触313的制作技术可以借由例如镶嵌(damascene)技术。

参照图6，第一导电材料601层、第二导电材料603层、第三导电材料605层和第一绝缘材料609层可以依次形成在第一介电质层111上。第一导电材料601可以例如是掺杂的半导体材料，如掺杂的硅或掺杂的锗。第二导电材料603可以例如是导电金属氮化物(例如，氮化钛或氮化钽)。第三导电材料605可以例如是金属材料(例如，钛、钽、钨、铜或铝)，或金属半导体化合物(例如，硅化钨、硅化钴或硅化钛)。第一绝缘材料609可以例如是氮化硅、氮氧化硅、氧化氮化硅等，或其组合。第一导电材料601层、第二导电材料603层、第三导电材料605层和第一绝缘材料609层的制作技术可以借由例如化学气相沉积、等离子体增强化学气相沉积、原子层沉积，或其他适用的沉积制程。

参照图7和图8，可以用位元线遮罩(为清晰起见未示出)做为图案导引(guide)来执行蚀刻制程，例如非等向性的干蚀刻制程，以去除第一绝缘材料609层的一部分、第三导电材料605层的一部分、第二导电材料603层的一部分和第一导电材料601层的一部分。在一些实施例中，蚀刻制程可以是一个多步骤的蚀刻制程。在蚀刻制程之后，第一导电材料601层可以变成底部导电部分303，第二导电材料603层可以变成中间导电部分305，第三导电材料605层可以变成顶部导电部分307，而第一绝缘材料609层可以变成位元线内部封盖层309。底部导电部分303、中间导电部分305和顶部导电部分307共同配置成位元线导电层301。位元线导电层301和位元线内部封盖层309共同配置成位元线结构300。在一些实施例中，位元线结构300可以在俯视视角下沿Y方向延伸。

参照图9，可以共形地形成间隙层611以覆盖第一介电质层111和位元线结构300。在一些实施例中，间隙层611可以包括二氧化硅、氮化硅、氮化硼、半导体碳化物、半导体氮氧化物或介电质金属氧化物。在一些实施例中，间隙层611可以是由氧化硅-氮化硅-氧化硅组成的叠层结构。间隙层611的制作技术可以借由沉积制程，例如化学气相沉积，等离子体增强化学气相沉积，或原子层沉积。

参照图10，可以执行间隙层蚀刻制程以去除形成在第一介电质层111的顶部表面的间隙层611的部分。剩余的间隙层611可以称为覆盖位元线结构300的位元线间隔封盖层311。间隙层蚀刻制程可以例如是非等向性的蚀刻制程，如反应性离子蚀刻。在一些实施例中，位元线间隔封盖层311的厚度可以在大约200埃(angstrom)到大约1000埃的范围内。在一些实施例中，多个位元线结构300的厚度可以在大约400埃到大约800埃的范围内。

应当理解，为了强调位元线间隔封盖层311的存在，位元线间隔封盖层311的厚度未按比例显示。

参照图11和图12，可以在第一介电质层111上形成第二介电质层113以覆盖位元线结构300。第二介电质层113可以包括，例如氧化硅、未掺杂的硅酸盐玻璃、氟硅酸盐玻璃、硼磷硅酸盐玻璃、自旋(spin-on)低k介电质层、化学气相沉积式低k介电质层，或其组合。在一些实施例中，第二介电质层113可以包括自平坦化(self-planarizing)材料，如自旋玻璃或自旋低K介电质材料，如SiLKTM。在一些实施例中，第二介电质层113的制作技术可以借由沉积制程，包括例如化学气相沉积、等离子体增强化学气相沉积、蒸镀或自旋涂层。在一些实施例中，可以执行平面化制程，如化学机械研磨，以便为后续制程步骤提供一个实质上平坦的表面。

图13是俯视图，例示本公开一实施例的中间半导体元件。图14是剖视图，例示本公开一实施例的半导体元件1A沿图13中的A-A'线拍摄的部分制备流程。图15和图16是剖视图，例示本公开一实施例的半导体元件1A沿图13中的B-B'线拍摄的部分制备流程。

参照图1和图13至图16，在步骤S15，可以形成多个存储胞接触411以电性连接到多个漏极区107，可以在多个胞接触411和位元线结构300上形成毯状垫层607，并可以形成多个垫层开口607O以使毯状垫层607分成多个着陆垫413。

参照图13至图15，多个胞接触411(例如，两个胞接触411)可以分别和相应地沿着穿透第二介电质层113和第一介电质层111，并在两个漏极区107上形成。两个胞接触411的制作技术可以例如是钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如氮化钛)、过渡金属铝化物，或其组合。两个胞接触411的制作技术可以借由例如镶嵌技术。

参照图13至图15，毯状垫层607可以形成在第二介电质层113、两个胞接触411和位元线间隔封盖层311上。毯状垫层607的制作技术可以例如是钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如氮化钛)、过渡金属铝化物，或其组合。毯状垫层607的制作技术可以借由例如化学气相沉积、物理气相沉积或其他适用的沉积制程。

参照图16，可以执行垫层蚀刻制程，以去除毯状垫层607的一部分、位元线间隔封盖层311的一部分、位元线内部封盖层309的一部分和第二介电质层113的一部分。在一些实施例中，垫层蚀刻制程可以例如是非等向性的蚀刻制程。在一些实施例中，垫层蚀刻可以包括多个蚀刻步骤，以分别和相应地蚀刻不同的材料。

在垫层蚀刻制程之后，可以形成多个垫层开口607O，并且毯状垫层607可以透过多个垫层开口607O而分成多个着陆垫413。第二介电质层113、位元线内部封盖层309和位元线间隔封盖层311可以在垫层开口607O曝露出来。在一些实施例中，位元线内部封盖层309可以包括下部309-1和上部309-3。下部309-1可以设置在位元线导电层301上。下部309-1的顶部表面和垫层开口607O的底部表面实质上共面。上部309-3可以设置在下部309-1上并与垫层开口607O相邻。上部309-3的宽度W1可以小于位元线导电层301的宽度W2。

图17是图表，例示本公开一实施例的半导体元件1A的密封层415的制备条件实例。图18至图20是剖视图，例示本公开一实施例的半导体元件1A的部分制备流程。

参照图1和图17至图20，在步骤S17，可以形成密封层415以密封多个垫层开口607O并形成多个气隙417，并且可以在多个着陆垫413上形成多个电容器接触419。

为了简明、清晰和方便描述，只描述一个气隙417。

参照图17、图18和图19，密封层415的制作技术可以是氮化硅。密封层415的制作技术可以借由一第一沉积制程。该第一沉积制程可以是原子层沉积制程。通常，原子层沉积制程在预定的制程条件下，将两种(或多种)不同的源气体逐一交替地供应到制程物件上，因此使源气体中的化学物种在单个原子层等级上被吸附到制程物件上，并透过表面反应沉积到制程物件上。例如，第一源气体和第二源气体交替供给制程物件沿其表面流动，因此使第一源气体中的分子(或化学物种)吸附在制程物件的表面，第二源气体中的分子(或化学物种)与来自第一源气体经吸附分子发生反应，形成单分子层厚度的薄膜。上述制程步骤反复执行，因此可以在制程物件上形成高品质的薄膜。

在一些实施例中，在本实施例的原子层沉积制程中，可以限制第一源气体的供应，以便第一源气体中的第一前趋物分子701仅吸附在垫层开口607O的上部和着陆垫413的顶部表面。因此，由第二源气体中的第二前趋物分子703与经吸附的第一前趋物分子701反应形成的薄膜可以仅位于垫层开口607O的上部(即着陆垫413的侧壁413SW的上部)和着陆垫413的顶部表面，而可以不位于垫层开口607O的下部。在一些实施例中，第一源气体的有限供应可以借由精确控制第一源气体的转移时间来实现。例如，第一源气体的转移时间可以在大约0.15s(秒)到大约0.50s的范围内、在大约0.15s到大约0.30s的范围内、或大约0.2s。在一些实施例中，第一源气体的有限供应可以借由控制第一源气体的流速实现。

在一些实施例中，该第一沉积制程可以包括依次执行的第一硅前趋物供应步骤501和第一氮气前趋物供应步骤503。在第一硅前趋物供应步骤501中，第一硅前趋物(即，第一源气体)可以被供应到反应室，并且来自第一硅前趋物的化学物种(例如，第一前趋物分子701)可以以单原子层等级而吸附到垫层开口607O的上部的表面和着陆垫413的顶部表面。在第一氮气前趋物供应步骤503中，第一氮气前趋物(即第二源气体)可以经激发并供应到反应室，并且第一氮气前趋物中所包含的化学物种(例如第二前趋物分子703)可与源自第一硅前趋物经吸附的化学物种反应，以形成单分子等级厚度的氮化硅膜。氮化硅薄膜可以形成在垫层开口607O的上部和着陆垫413的顶部表面。

第一硅前趋物供应步骤501可以包括稳定化阶段、流动化阶段、以及吹驱(purge)和真空化阶段。

参照图17、图18和图19，在第一硅前趋物供应步骤501的稳定化阶段，可以向反应室供应稀释气体(或载气)，如氮气。稀释气体的流速可以在大约0.3slm(标准升/分钟)到大约0.7slm的范围内。例如，在本实施例中，稀释气体的流速可以是0.5slm。稳定化阶段的制程温度可以在大约25℃(摄氏度)到大约700℃的范围内、大约50℃到大约600℃的范围内、大约100℃到大约500℃的范围内、大约200℃到大约450℃的范围内、或大约350℃到大约425℃的范围内。例如，在本实施例中，稳定化阶段的制程温度可以是400℃。稳定化阶段的制程压力可在大约200帕(Pa)到大约600帕的范围内、大约300帕到大约500帕的范围内、或大约350帕到大约450帕的范围内。例如，在本实施例中，稳定化阶段的制程压力可以是400帕。

参照图17、图18和图19，在第一硅前趋物供应步骤501的流动化阶段，第一硅前趋物可以被供应到反应室，而稀释气体被供应。来自第一硅前趋物的化学物种可以在单原子层等级上被吸附到垫层开口607O的上部和着陆垫413的顶部表面。在一些实施例中，第一硅前趋物可包括卤化物，如碘(I)或氯(Cl)。在本实施例中，第一硅前趋物可以例如是二氯硅烷。第一硅前趋物和吸附表面(即垫层开口607O的上部和着陆垫413的顶部表面)之间的反应可以在公式1中显示。在一些实施例中，第一硅前趋物可以包括例如四氯化硅、三氯硅烷、二氯硅烷或六氯二硅。在一些实施例中，第一硅前趋物可包括例如四碘化硅、三碘硅烷、二碘硅烷、碘硅烷、六碘化二硅、八碘化三硅、H₂Si₂I₄、H₃Si₂I₃、H₄Si₂I₂、H₅Si₂I₂或HSi₂I₅。在一些实施例中，第一硅前趋物可以包括三碘硅烷、二碘硅烷、碘硅烷、H₂Si₂I₄、H₄Si₂I₂和H₅Si₂I中的一种。在一些实施例中，第一硅前趋物可包括三碘硅烷、二碘硅烷、碘硅烷、H₂Si₂I₄、H₄Si₂I₂和H₅Si₂I中的两种、三种、四种、五种或六种，包括其任何组合。

-NH2+SiH2Cl2→-NH-SiH2Cl+HCl(公式1)

参照图17图18和图19，在第一硅前趋物供应步骤501的流动化阶段，第一硅前趋物的流速可以在大约1slm到大约5slm的范围内、或者在大约3slm到大约4.5slm的范围内。例如，在本实施例中，第一硅前趋物的流速可以是1slm。如果第一硅前趋物的流速低于1slm，第一硅前趋物的数量可能不足以供应给吸附表面的氮原子。如果第一硅前趋物的流速大于5slm，则第一硅前趋物中含有的化学物种可能会吸附在垫层开口607O的下部，因此使形成的氮化硅膜可能覆盖垫层开口607O的下部。因此，由于位于垫层开口607O下部的已形成的氮化硅薄膜，气隙417的空间可能减少。稀释气体的流速可以在大约0.3slm到大约0.7slm的范围内。例如，在本实施例中，稀释气体的流速可以是0.5slm。

参照图17、图18和图19，在第一硅前趋物供应步骤501的流动化阶段，流动化阶段的制程温度可以在大约200℃到大约550℃的范围内。例如，在本实施例中，流动化阶段的制程温度可以是大约400℃。如果制程温度低于200℃，来自第一硅前趋物的化学物种可能不会吸附在吸附表面。如果制程温度大于550℃，位元线结构300的可靠性可能会受到影响。在一些实施例中，流动化阶段的制程温度可在大约390℃到大约410℃的范围内。借由使用上述温度范围，可以提高沉积率，并且可以改善所产生的氮化硅层的各种特性，如厚度均匀性、耐湿蚀特性和薄膜应力。

参照图17、图18和图19，在第一硅前趋物供应步骤501的流动化阶段中，流动化阶段的制程压力可在大约400帕到大约1200帕的范围内、大约600帕到大约1100帕的范围内、或大约800帕到大约1000帕的范围内。例如，在本实施例中，流动化阶段的制程压力可以是850帕。借由使用上述压力范围，可以提高氮原子和第一硅前趋物之间的反应速率，并且可以随时调节压力。

参照图17、图18和图19，在第一硅前趋物供应步骤501的吹驱和真空化阶段，可以停止第一硅前趋物的供应。稀释气体的流速可以增加以吹驱反应室。例如，稀释气体的流速可以在大约3slm到大约7slm的范围内。在该描述的实施例中，稀释气体的流速可以是5slm。

在一些实施例中，第一氮气前趋物供应步骤503可以包括一稳定化阶段、一流动化阶段和一吹驱和真空化阶段。

参照图17、图18和图19，在第一氮气前趋物供应步骤503的稳定化阶段，可以向反应室供应一稀释气体，如氮气。该稀释气体的流速可在大约0.3slm到大约0.7slm的范围内。例如，在本实施例中，该稀释气体的流速可以是0.5slm。稳定化阶段的制程温度可在大约25℃到大约700℃的范围内、大约50℃到大约600℃的范围内、大约100℃到大约500℃的范围内、大约200℃到大约450℃的范围内、或大约350℃到大约425℃的范围内。例如，在本实施例中，稳定化阶段的制程温度可以是400℃。稳定化阶段的制程压力可以在大约10帕到大约70帕的范围内、大约20帕到大约60帕的范围内、或大约30帕到大约50帕的范围内。例如，在本实施例中，稳定化阶段的制程压力可以是50帕。

参照图17、图18和图19，在第一氮气前趋物供应步骤503的流动化阶段，第一氮气前趋物可在等离子体产生元件中被激发，然后在供应稀释气体的同时供应到反应室。激发的第一氮气前趋物中含有的化学物种可以与来自第一硅前趋物经吸附的化学物种反应，在吸附表面形成氮化硅薄膜。第一氮气前趋物可以例如是氨气。

参照图17、图18和图19，在第一氮气前趋物供应步骤503的流动化阶段，可以打开等离子体产生单元中的射频(RF)，以激发第一氮气前趋物。流动化阶段的射频功率可在大约50W(瓦特)到大约1000W的范围内、或大约100W到大约300W的范围内。如果流动化阶段的射频功率大于1000W，等离子体产生单元的石英壁(quartz walls)可能会被损坏。流动化阶段的射频功率密度可以在大约0.02W/cm²(瓦特/平方公分)到大约2.0W/cm²的范围内，或者在大约0.05W/cm²到大约1.5W/cm²的范围内。等离子体产生单元的制程频率可以在大约10.00MHz(百万赫兹)到大约15.00MHz的范围内。例如，在本实施例中，流动化阶段的等离子体产生单元的制程频率可以是13.56MHz。在该描述的实施例中，激发的第一氮气前趋物可以是氨气自由基(NH3*)。被激发的第一氮气前趋物可以以等离子体的形式提供给反应室。

参照图17、图18和图19，在第一氮气前趋物供应步骤503的流动化阶段，激发的第一氮气前趋物的流速可以在大约0.5slm到大约5slm的范围内、或者在3slm到大约5slm的范围内。借由使用上述流速范围，激发的第一氮气前趋物的等离子体可以很容易地产生，并且激发的第一氮气前趋物的数量可足以与来自第一硅前趋物经吸附的化学物种反应。在本实施例中，激发的第一氮气前趋物的流速可以例如是3slm。应当理解，稀释气体仍然可以在流动化阶段供应，稀释气体的流速可以在大约0.3slm到大约0.7slm的范围内。例如，在该描述的实施例中，稀释气体的流速仍为0.5slm。

参照图17、图18和图19，在第一氮气前趋物供应步骤503的流动化阶段，反应室中的制程压力可以在大约40帕到大约100帕的范围内、或大约50帕到大约70帕的范围内。例如，在本实施例中，反应室的制程压力可以是50帕。等离子体产生单元中的制程压力可以在大约70帕到大约600帕的范围内、或大约280帕到大约330帕的范围内。借由在等离子体产生单元中使用上述制程压力范围，可以很容易地产生激发的第一氮气前趋物的等离子体，并且激发的第一氮气前趋物的数量可足以与来自第一硅前趋物经吸附的化学物种发生反应。

参照图17、图18和图19，在第一氮气前趋物供应步骤503的流动化阶段，激发的第一氮气前趋物和源自于第一硅前趋物经吸附的化学物种之间的反应可以用公式2和公式3表示。

-NH-SiH2Cl+NH*3→-NH-SiH2(NH2)+HCl(公式2)

-NH-SiH2Cl+NH*3→-NH-SiHCl(NH2)+H2(公式3)

在一些实施例中，第一氮气前趋物的转移时间可在大约0.40s到大约0.70s的范围内、大约0.45s到大约0.65s的范围内、或大约0.6s。

参照图17、图18和图19，在第一氮气前趋物供应步骤503的吹驱和真空化阶段，第一氮气前趋物的供应可以停止，等离子体产生单元的射频可以关闭。稀释气体的流速可以增加以吹驱反应室。例如，稀释气体的流速可以在大约3slm到大约7slm的范围内。在该描述的实施例中，稀释气体的流速可以是5slm。

在该第一沉积制程之后，可以形成一层氮化硅薄膜。该第一沉积制程可以重复多次(为清楚起见只显示四次)，以形成所需厚度的氮化硅薄膜层。该所需厚度的氮化硅薄膜层可以称为密封层415。在一些实施例中，该第一沉积制程的重复次数可在大约20到大约60的范围内、大约30到大约50的范围内、或大约34到40的范围内。密封层415可以覆盖垫层开口607O的上部和着陆垫413的顶部表面。垫层开口607O可以由密封层415密封，而密封的垫层开口607O可以称为气隙417。在一些实施例中，密封层415的底部表面415BS位于着陆垫413的顶部表面413TS和着陆垫413的底部表面413BS之间的垂直水平面VL2。

在一些实施例中，可以选择执行平面化制程，如化学机械研磨，以便为后续加工步骤提供一个实质上平整的表面。

在一些实施例中，气隙417的中心线CL1并且可以与位元线结构300的中心线CL2错位。

在一些实施例中，气隙417可以形成在着陆垫413和位元线导电层301之间，并与位元线内部封盖层309的上部309-3相邻。位元线内部封盖层309的上部309-3的宽度W1可以小于位元线导电层301的宽度W2。

参照图20，可以在密封层415上形成第三介电质层115。第三介电质层115可以包括例如氧化硅、未掺杂的硅酸盐玻璃、氟硅酸盐玻璃、硼磷硅酸盐玻璃、自旋低K介电质层、化学气相沉积低K介电质层，或其组合。在一些实施例中，第三介电质层115可以包括自平坦化材料，如自旋玻璃或自旋低K介电质材料，如SiLKTM。在一些实施例中，第三介电质层115的制作技术可以借由沉积制程，包括例如化学气相沉积、等离子体增强化学气相沉积、蒸镀或自旋涂层。

为了简明、清晰和方便描述，图20中只描述和显示一个电容器接触419。

参照图20，电容器接触419可以沿第三介电质层115、沿密封层415、并在着陆垫413上形成。电容器接触419的制作技术可以例如是钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如氮化钛)、过渡金属铝化物，或其组合。电容器接触419的制作技术可以借由例如镶嵌技术。

本公开的一实施例提供一种半导体元件，包括一基底；一漏极区，设置在该基底中；一共源极区，设置在该基底中并与该漏极区相对；一位元线结构，包括设置在该基底上并与该共源极区电性耦合的一位元线导电层；一存储胞接触，设置在该基底上、与该位元线结构相邻并与该漏极区电性耦合；一着陆垫，设置在该位元线导电层上方并与该胞接触电性耦合；以及一气隙，设置在该着陆垫和该位元线导电层之间。

本公开的另一实施例提供一种包括位元线结构的半导体元件，该位元线结构包括：一位元线导电层，以及一位元线内部封盖层，且该位元线内部封盖层包括设置在该位元线导电层上的一下部和设置在该下部上的一上部；一着陆垫，设置在该位元线内部封盖层上方；以及一气隙，设置在该着陆垫和该位元线导电层之间，并邻近该位元线内部封盖层的该上部。该位元线内部封盖层的该上部的一宽度小于该位元线导电层的一宽度。

本公开的另一实施例提供一种半导体元件的制备方法，包括：提供一基底；在该基底上形成一位元线导电层和在该位元线导电层上形成一位元线内部封盖层，其中该位元线导电层和该位元线内部封盖层共同配置成一位元线结构；形成覆盖该位元线结构的一位元线间隔封盖层；形成与该位元线结构相邻的一胞接触。在该位元线间隔封盖层和该胞接触上形成一毯状垫层；沿着该毯状垫层形成多个垫层开口，并延伸到该位元线间隔封盖层和该位元线内部封盖层，使该毯状垫层变成多个着陆垫；以及选择性地在该多个着陆垫上形成一密封层并覆盖该多个垫层开口的上部，以在该位元线导电层和该多个着陆垫之间形成多个气隙。

由于本公开的半导体元件的设计，气隙417可以在着陆垫413和位元线导电层301之间形成。因此，着陆垫413和位元线导电层301之间的寄生电容可以被减少。因此，半导体元件1A的功率消耗可以减少。

虽然已详述本公开及其优点，然而应理解可以进行各种变化、取代与替代而不脱离公开专利范围所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。

再者，本公开案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解以根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤系包括于本公开案的公开专利范围内。

Claims (35)

1.一种半导体元件，包括：

一基底；

一漏极区，设置在该基底中；

一共源极区，设置在该基底中并与该漏极区相对；

一位元线结构，包括：

一位元线导电层，设置在该基底上并与该共源极区电性耦合；

一存储胞接触，设置在该基底上，与该位元线结构相邻，并与该漏极区电性连接；

一着陆垫，设置在该位元线导电层上方并与该胞接触电性连接；以及

一气隙，设置在该着陆垫和该位元线导电层之间。

2.如权利要求1所述的半导体元件，更包括一密封层，设置在该着陆垫上并密封该气隙。

3.如权利要求2所述的半导体元件，更包括设置在该着陆垫上并与该着陆垫电性连接的一电容器接触。

4.如权利要求3所述的半导体元件，其中该位元线结构包括：

一位元线内部封盖层，设置在该位元线导电层上，并且该位元线内部封盖层的一部分曝露在该气隙中。

5.如权利要求4所述的半导体元件，其中该位元线结构包括：

一位元线间隔封盖层，覆盖该位元线内部封盖层和该位元线导电层，并且该位元线间隔封盖层的一部分曝露在该气隙中。

6.如权利要求5所述的半导体元件，其中该位元线间隔封盖层是由氧化硅-氮化硅-氧化硅组成的叠层结构。

7.如权利要求6所述的半导体元件，其中该密封层的一底部表面位于该着陆垫的一顶部表面和该着陆垫的一底部表面之间的一垂直水平面。

8.如权利要求7所述的半导体元件，其中该位元线导电层包括：

一底部导电部分，设置在该基底上，并与该共源极区电性耦合；

一中间导电部分，设置在该底部导电部分上并与该底部导电部分电性连接；以及

一顶部导电部分，设置在该中间导电部分和该位元线内部封盖层之间，并与该中间导电部分电性连接。

9.如权利要求8所述的半导体元件，更包括一字元线结构，设置在该基底中，并在该漏极区和该共源极区之间。

10.如权利要求9所述的半导体元件，其中该字元线结构在一俯视视角下沿一第一方向延伸，而位元线结构沿一第二方向延伸，且该第一方向和该第二方向相互垂直。

11.如权利要求10所述的半导体元件，其中该字元线结构包括：

一字元线绝缘层，向内设置在该基底中，并位于该漏极区和该共源极区之间；

一字元线导电层，设置在该字元线绝缘层上，借由该字元线绝缘层与该漏极区和该共源极区电性绝缘；以及

一字元线封盖层，设置在该字元线导电层上。

12.如权利要求11所述的半导体元件，更包括一位元线接触，该位元线接触设置在该位元线结构和该共源极区之间，以使该位元线结构和该共源极区电性耦合。

13.如权利要求12所述的半导体元件，更包括一井区，设置在该漏极区和该共源极区下面。

14.如权利要求13所述的半导体元件，其中该气隙的一中心线与该位元线结构的一中心线错位。

15.一种半导体元件，包括：

一位元线结构，包括：

一位元线导电层；以及

一位元线内部封盖层，包括设置在该位元线导电层上的一下部和设置在该下部上的一上部；

一着陆垫，设置在该位元线内部封盖层上方；以及

一气隙，设置在该着陆垫和该位元线导电层之间，并与该位元线内部封盖层的该上部相邻；

其中该位元线内部封盖层的该上部的一宽度小于该位元线导电层的一宽度。

16.如权利要求15所述的半导体元件，其中该位元线结构包括：

一位元线间隔封盖层，覆盖该位元线导电层和该位元线内部封盖层的一部分，并曝露在该气隙中。

17.如权利要求16所述的半导体元件，其中该位元线内部封盖层包括氮化硅，且该位元线间隔封盖层是由氧化硅-氮化硅-氧化硅组成的叠层结构。

18.如权利要求17所述的半导体元件，其中该着陆点包括钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物、金属氮化物、过渡金属铝化物，或其组合。

19.如权利要求18所述的半导体元件，更包括一密封层，覆盖该着陆垫的一顶部表面和该着陆垫的一侧壁的一上部；

其中该气隙由该密封层密封。

20.如权利要求19所述的半导体元件，其中该密封层包括氮化硅。

21.一种半导体元件的制备方法，包括：

提供一基底；

在该基底上形成一位元线导电层，在该位元线导电层上形成一位元线内部封盖层，其中该位元线导电层和该位元线内部封盖层共同配置成一位元线结构；

形成覆盖该位元线结构的一位元线间隔封盖层；

形成与该位元线结构相邻的一胞接触；

在该位元线间隔封盖层和该胞接触上形成一毯状垫层；

沿着该毯状垫层形成多个垫层开口，并延伸到该位元线间隔封盖层和该位元线内部封盖层，使该毯状垫层变成多个着陆垫；以及

选择性地在该多个着陆垫上形成一密封层，并覆盖该多个垫层开口的上部，以在该位元线导电层和该多个着陆垫之间形成多个气隙。

22.如权利要求21所述的半导体元件的制备方法，其中执行一第一沉积制程以选择性地形成该密封层，并且该第一沉积制程包括：

一第一硅前趋物供应步骤，以供应一第一硅前趋物；以及

一第一氮气前趋物供应步骤，以供应一第一氮气前趋物。

23.如权利要求22所述的半导体元件的制备方法，其中该第一硅前趋物供应步骤包括一稳定化阶段、一流动化阶段以及一吹驱和真空化阶段，该流动化阶段的该第一硅前趋物的转移时间在大约0.15s(秒)到大约0.50s之间。

24.如权利要求23所述的半导体元件的制备方法，其中该第一硅前趋物是二氯硅烷，而该第一氮前趋物是氨气。

25.如权利要求23所述的半导体元件的制备方法，其中该第一硅前趋物供应步骤的该流动化阶段的一制程温度在大约200℃到大约550℃之间。

26.如权利要求23所述的半导体元件的制备方法，其中第该一硅前趋物供应步骤的该流动化阶段的一制程压力在大约400帕(Pa)到大约1200帕之间。

27.如权利要求23所述的半导体元件的制备方法，其中该第一硅前趋物供应步骤的该流动化阶段的稀释气体的流量在每分钟大约0.3标准到每分钟大约0.7标准升的范围内。

28.如权利要求23所述的半导体元件的制备方法，其中该第一硅前趋物供应步骤的该稳定化阶段的稀释气体是氮气。

29.如权利要求23所述的半导体元件的制备方法，其中该第一硅前趋物供应步骤的该稳定化阶段的稀释气体的流量在每分钟大约0.3标准升到每分钟大约0.7标准升的范围内。

30.如权利要求23所述的半导体元件的制备方法，其中该第一硅前趋物供应步骤的该稳定化阶段的制程温度在大约25℃到大约700℃之间。

31.如权利要求23所述的半导体元件的制备方法，其中该第一硅前趋物供应步骤的该稳定化阶段的制程压力在大约200帕到大约600帕之间。

32.如权利要求23所述的半导体元件的制备方法，其中该第一硅前趋物供应步骤的该吹驱和真空化阶段的稀释气体的流速在每分钟大约3标准升到每分钟大约7标准升的范围内。

33.如权利要求22所述的半导体元件的制备方法，其中该第一氮气前趋物供应步骤包括一稳定化阶段、一流动化阶段以及一吹驱和真空化阶段，该流动化阶段的该第一氮气前趋物的转移时间在大约0.40s到大约0.70s的范围内。

34.如权利要求23所述的半导体元件的制备方法，其中该第一氮气前趋物供应步骤的该流动化阶段的流速在每分钟大约0.5标准升到每分钟大约5标准升的范围内。

35.如权利要求23所述的半导体元件的制备方法，其中该第一氮气前趋物供应步骤的该流动化阶段的制程压力在大约40帕到大约100帕的范围内。

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