TWI855452B - 具有含釩間隔物的半導體元件及其製造方法 - Google Patents
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Abstract
本揭露提供一種半導體元件及其製備方法。該半導體元件包括一基板；一位元線結構，位於該基板上；複數個第一位元線間隔物，位於該位元線結構的側壁；複數個第二位元線間隔物，位於該些第一位元線間隔物上。該些第一位元線間隔物包括一個或多個種類的氧化釩。該些第二位元線間隔物包括氮化矽、氧化氮化矽、或氮氧化矽。
Description
本申請案主張美國第17/855,952號專利申請案之優先權(即優先權日為「2022年7月1日」)，其內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件及其製備方法。特別是關於一種具有含釩間隔物的半導體元件及其製造方法。
半導體元件已運用在各種電子應用上，像是個人電腦、手機、數位相機、以及其他的電子設備。半導體元件的尺寸不斷微縮化，以滿足對不斷增長的計算能力之需求。但是，在微縮化的製程期間會出現各種問題，而且這些問題不斷地增加。因此，在提高品質、產率、性能、和可靠性以及降低複雜度方面仍然存在挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不形成本揭露之先前技術，且上文之「先前技術」之任何說明均不應做為本案之任一部分。
本揭露的一方面提供一種半導體元件，包括一基板；一位
元線結構，位於該基板上；複數個第一位元線間隔物，位於該位元線結構的側壁；複數個第二位元線間隔物，位於該些第一位元線間隔物上。該些第一位元線間隔物包括一個或多個種類的氧化釩。該些第二位元線間隔物包括氮化矽、氧化氮化矽、或氮氧化矽。
本揭露的另一方面提供一種半導體元件，包括一基板，其包括一陣列區域和圍繞該陣列區域的一周圍區域；一位元線結構，位於該陣列區域上；一周圍閘極結構，位於該周圍區域上；位於該位元線結構的側壁的複數個第一位元線間隔物和位於該周圍閘極結構的側壁的複數個第一周圍閘極間隔物；以及位於該些第一位元線間隔物上的複數個第二位元線間隔物和位於該些第一周圍閘極間隔物上的複數個第二周圍閘極間隔物。該些第一位元線間隔物和該些第一周圍閘極間隔物包括一個或多個種類的氧化釩。該些第二位元線間隔物和該些第二周圍閘極間隔物包括氮化矽、氧化氮化矽、或氮氧化矽。
本揭露的另一方面提供一種半導體元件的製備方法，包括提供一基板，包括一陣列區域和圍繞該陣列區域的一周圍區域；形成一位元線結構於該陣列區域上並形成一周圍閘極結構於該周圍區域上；形成複數個第一位元線間隔物於該位元線結構的側壁並形成複數個第一周圍閘極間隔物於該周圍閘極結構的側壁；以及形成複數個第二位元線間隔物於該些第一位元線間隔物上並形成複數個第二周圍閘極間隔物於該些第一周圍閘極間隔物上。該些第一位元線間隔物和該些第一周圍閘極間隔物包括一個或多個種類的氧化釩。該些第二位元線間隔物和該些第二周圍閘極間隔物包括氮化矽、氧化氮化矽、或氮氧化矽。
由於本發明的半導體元件的設計，相鄰位元線結構之間的
寄生電容因採用複數個第一位元線含釩間隔物而可降低。其結果，可以改善半導體元件的性能。此外，位元線結構的層和周圍閘極結構的層可以同時形成，以降低製備半導體元件的複雜度和時間。其結果，可以降低半導體元件的製備成本。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。形成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可做為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
1:半導體元件
10:方法
101:基板
103:隔離層
105:層間介電質
200:位元線結構
200S:側壁
201:位元線底部絕緣層
203:位元線介電層
205:位元線較低導電層
207:位元線中間導電層
209:位元線較高導電層
211:位元線覆蓋層
213:位元線接觸
300:周圍閘極結構
300S:側壁
301:周圍閘極底部絕緣層
303:周圍閘極導電層
305:周圍閘極較低導電層
307:周圍閘極中間導電層
309:周圍閘極較高導電層
311:周圍閘極覆蓋層
400:字元線結構
401:字元線介電層
403:字元線導電層
405:字元線覆蓋層
501:第一襯層
601:第一位元線間隔物
603:第一周圍閘極間隔物
701:第二位元線間隔物
703:第二周圍閘極間隔物
811:雜質區域
821:第一絕緣材料
823:第二絕緣材料
831:第一導電材料
833:第二導電材料
835:第三導電材料
837:第四導電材料
841:第一間隔物材料
843:第二間隔物材料
851:第一罩幕層
853:第二罩幕層
A-A’:線
AA:主動區域
AD:陣列汲極區域
AR:陣列區域
AW:陣列井區
B-B’:線
CS:共源極區域
PA:周圍主動區域
PR:周圍區域
PI:周圍源/汲極區域
PW:周圍井區
S11:步驟
S13:步驟
S15:步驟
S17:步驟
S19:步驟
S21:步驟
S23:步驟
S25:步驟
T1:厚度
T2:厚度
TR:字元線溝槽
VL1:垂直水平
VL2:垂直水平
VL3:垂直水平
VL4:垂直水平
VL5:垂直水平
VL6:垂直水平
W1:寬度
W2:寬度
W3:寬度
X:方向
Y:方向
Z:方向
本揭露各方面可配合以下圖式及詳細說明閱讀以便了解。要強調的是，依照工業上的標準慣例，各個部件(feature)並未按照比例繪製。事實上，為了清楚之討論，可能任意的放大或縮小各個部件的尺寸。
圖1根據本揭露一實施例以流程圖的形式顯示製備一半導體元件的方法。
圖2根據本揭露一實施例以俯視示意圖顯示一中間半導體元件。
圖3為沿著圖2中的線A-A’和線B-B’所繪製的剖面示意圖。
圖4根據本揭露一實施例以俯視示意圖顯示一中間半導體元件。
圖5為沿著圖4中的線A-A’和線B-B’所繪製的剖面示意圖。
圖6根據本揭露一實施例以俯視示意圖顯示一中間半導體元件。
圖7為沿著圖6中的線A-A’和線B-B’所繪製的剖面示意圖。
圖8根據本揭露一實施例以俯視示意圖顯示一中間半導體元件。
圖9為沿著圖8中的線A-A’和線B-B’所繪製的剖面示意圖。
圖10根據本揭露一實施例以俯視示意圖顯示一中間半導體元件。
圖11到圖14為沿著圖10中的線A-A’和線B-B’所繪製的剖面示意圖，根據本揭露一實施例顯示製備半導體元件的一部分流程。
圖15根據本揭露一實施例以俯視示意圖顯示一中間半導體元件。
圖16到圖21為沿著圖15中的線A-A’和線B-B’所繪製的剖面示意圖，根據本揭露一實施例顯示製備半導體元件的一部分流程。
圖22根據本揭露一實施例以俯視示意圖顯示一中間半導體元件。
圖23到圖29為沿著圖22中的線A-A’和線B-B’所繪製的剖面示意圖，根據本揭露一實施例顯示製備半導體元件的一部分流程。
以下揭示提供許多不同的實施例或是例子來實行本揭露實施例之不同部件。以下描述具體的元件及其排列的例子以簡化本揭露實施例。當然這些僅是例子且不該以此限定本揭露實施例的範圍。例如，在描述中提及第一個部件形成於第二個部件“之上”或“上”時，其可能包括第一個部件與第二個部件直接接觸的實施例，也可能包括兩者之間有其他部件形成而沒有直接接觸的實施例。此外，本揭露可能在不同實施例中重複參照符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間的關係。
此外，本文用到與空間相關的用詞，例如：“在...下方”、“下方”、“較低的”、“之上”、“較高的”、及其類似的用詞
係為了便於描述圖式中所示的一個元件或部件與另一個元件或部件之間的關係。這些空間關係詞係用以涵蓋圖式所描繪的方位之外的使用中或操作中的元件之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則其中使用的空間相關形容詞也可相同地照著解釋。
應理解的是，當一個元件或層被稱為“連接到”或“耦合到”另一個元件或層時，它可以是直接連接或耦合到另一個元件或層，或者可能存在中間元件或層。
應理解的是，儘管本文可以使用第一、第二等用詞來描述各種元件，但是這些元件不應受到這些用詞的限制。除非另有說明，否則這些用詞僅用於區分一個元件與另一個元件。因此，例如，在不脫離本揭露的教示的情況下，以下討論的第一元件、第一組件或第一部分可以被稱為第二元件、第二組件或第二部分。
除非上下文另外指出，否則本文在提及方位、佈局、位置、形狀、尺寸、數量或其他量度時所使用像是“相同”、“相等”、“平面”或“共平面”的用詞不一定表示完全相同的方位、佈局、位置、形狀、尺寸、數量或其他量度，而是旨在涵蓋在例如由於製造製程而產生的在可接受變化範圍內幾乎相同的方位、佈局、位置、形狀、尺寸、數量或其他量度。本文中可以使用用詞“實質上(substantially)”來反映此含義。舉例而言，被描述為“實質上相同”、“實質上相等”或“實質上平面”的項目可以正好相同、相等或平面，或者在例如由於製造製程而產生的在可接受變化範圍內可相同、相等或平面。
在本揭露中，半導體元件通常是指可以透過利用半導體特性而起作用的元件，且電光元件、發光顯示元件、半導體電路、和電子元
件都包括在半導體元件的類別中。
應注意的是，在本揭露的描述中，上方(above)或上(up)對應於方向Z的箭頭方向，下方(below)或下(down)對應於相反於方向Z的箭頭方向。
應注意的是，用詞“形成(forming)”、“形成(formed)”、和“形成(form)”可以表示並且包括創造、構建(building)、圖案化、植入、或沉積元件、摻雜物、或材料的任何方法。形成方法的示例可以包括但不限於原子層沉積(atomic layer deposition)、化學氣相沉積(chemical vapor deposition)、物理氣相沉積(physical vapor deposition)、濺鍍(sputtering)、共濺鍍(co-sputtering)、旋塗(spin coating)、擴散、沉積、生長、植入(implantation)、微影(photolithography)、乾蝕刻、和濕蝕刻。
應注意的是，在本揭露的描述中，本文所提到的功能或步驟可以依不同於圖式中所示的順序發生。例如，根據所涉及的功能或步驟，連續顯示的兩個圖式實際上可以實際上同時進行或者有時可以依相反的順序進行。
圖1根據本揭露一實施例以流程圖的形式顯示製備一半導體元件的方法10。圖2根據本揭露一實施例以俯視示意圖顯示一中間半導體元件。圖3為沿著圖2中的線A-A’和線B-B’所繪製的剖面示意圖。圖4根據本揭露一實施例以俯視示意圖顯示一中間半導體元件。圖5為沿著圖4中的線A-A’和線B-B’所繪製的剖面示意圖。
參照圖1到圖5，在步驟S11中，可以提供一基板101，可以形成一隔離層103於基板101中以定義複數個陣列主動區域AA和複數個周
圍主動區域PA，可以形成複數個陣列井區AW於該些陣列主動區域AA中，且可以形成複數個周圍井區PW於該些周圍主動區域PA中。
參照圖2和圖3，基板101可以包括一陣列區域AR和一周圍區域PR。在俯視圖中，周圍區域PR可以圍繞陣列區域AR。在一些實施例中，基板101可以包括由至少一種半導體材料構成的塊狀半導體基板。塊狀半導體基板可以包括元素半導體，像是矽或鍺；化合物半導體，像是矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、或其他第III-V族化合物半導體或第II-VI族化合物半導體；或前述之組合
應注意的是，陣列區域AR可以包括基板101的一部分和基板101的該部分上方的空間。將元件描述為設置於陣列區域AR上是指該元件設置於基板101的該部分的頂表面上。將元件描述為設置於陣列區域AR中是指該元件設置於基板101的該部分中；然而，元件的頂表面可以與基板101的該部分的頂表面齊平。將元件描述為設置於陣列區域AR上方意味著元件設置於基板101的該部分的頂表面上方。因此，周圍區域PR可以包括基板101的另一部分和基板101的該另一部分上方的空間。
在一些實施例中，基板101可以包括絕緣體上半導體結構(semiconductor-on-insulator structure)，其從底部到頂部包括處理基板、絕緣體層、和最頂部的半導體材料層。處理基板和最頂部的半導體材料層可以包括與上述塊狀半導體基板相同的材料。絕緣體層可以是結晶或非結晶介電材料，像是氧化物及/或氮化物。例如，絕緣體層可以是介電氧化物，像是氧化矽。又例如，絕緣體層可以是介電氮化物，像是氮化矽或氮化硼。再例如，絕緣體層可以包括介電氧化物和介電氮化物的堆疊，像是以任何順序堆疊的氧化矽和氮化矽或氮化硼。絕緣體層的厚度可以介
於大約10nm和大約200nm之間。絕緣體層可以消除基板101中相鄰元件之間的漏電流並減少與源/汲極相關的寄生電容。
應注意的是，修飾本揭露所採用的成分、組分、或反應物之用量的用詞“大約”是指例如透過用於製備濃縮液或溶液的典型測量和液體處理程序可能產生的數量變化。此外，可能由於測量程序的疏忽錯誤、製造組合物或實施方法所使用成分的製造、來源或純度上的差異而產生變化。一方面，用詞“大約”是指在報告數值的10%以內。另一方面，用詞“大約”是指在報告數值的5%以內。又，另一方面，用詞“大約”是指在報告數值的10、9、8、7、6、5、4、3、2、或1%之內。
參照圖2和圖3，可以進行一系列沉積製程以沉積一襯墊氧化物層(為清楚起見未顯示)和一襯墊氮化物層(為清楚起見未顯示)於基板101上。可以進行微影製程以定義隔離層103的位置。在微影製程之後，可以進行蝕刻製程，像是非等向性乾蝕刻製程，以形成穿過襯墊氧化物層、襯墊氮化物層、和基板101的溝槽。可以將絕緣材料像是氧化矽、氮化矽、氮氧化矽、或氧化氮化矽沉積到溝槽中，並且可以隨後進行像是化學機械研磨的平坦化製程以移除多餘的填充材料直到暴露出基板101的頂表面，從而形成隔離層103。隔離層103的頂表面與基板101的頂表面可以實質上共平面。隔離層103可以定義陣列區域AR中的該些陣列主動區域AA和周圍區域PR中的該些周圍主動區域PA。在一些實施例中，該些陣列主動區域AA可以沿著相對於方向X和方向Y傾斜的方向延伸。在一些實施例中，該些周圍主動區域PA中的一些可以沿著平行於方向X的方向延伸。在一些實施例中，該些周圍主動區域PA中的一些可以沿著平行於方向Y的方向延伸。
應注意的是，在本揭露的描述中，元件(或部件)位於沿著方向Z之最高垂直水平(vertical level)的表面被稱為該元件(或部件)的頂表面。元件(或部件)位於沿著方向Z之最低垂直水平的表面被稱為元件(或部件)的底表面。
應注意的是，在本揭露的描述中，氮氧化矽是指包含矽、氮和氧並且其中氧的比例大於氮的比例的物質。氧化氮化矽是指含有矽、氧和氮並且其中氮的比例大於氧的比例的物質。
為了描述的簡潔、清楚和方便，僅描述一個陣列主動區域AA中的元件。所有其他陣列主動區域AA可以具有相同的元件並且可以具有相同的配置。因此，為了描述的簡潔、清楚和方便，僅描述了一個周圍主動區域PA。
參照圖4和圖5，可以形成一陣列井區AW於陣列主動區域AA中並且可以形成一周圍井區PW於周圍主動區域PA中。陣列井區AW和周圍井區PW的製作技術可以包括使用例如p-型摻雜劑的植入製程。陣列井區AW和周圍井區PW可以具有第一電氣類型(例如，p-型)。用詞“p-型摻雜劑”指的是當添加到本質(intrinsic)半導體材料時會產生價電子缺陷的雜質。在含矽半導體材料中，p-型摻雜劑的例子包括但不限於硼、鋁、鎵、及/或銦。
圖6根據本揭露一實施例以俯視示意圖顯示一中間半導體元件。圖7為沿著圖6中的線A-A’和線B-B’所繪製的剖面示意圖。圖8根據本揭露一實施例以俯視示意圖顯示一中間半導體元件。圖9為沿著圖8中的線A-A’和線B-B’所繪製的剖面示意圖。圖10根據本揭露一實施例以俯視示意圖顯示一中間半導體元件。圖11到圖14為沿著圖10中的線A-A’和線B-
B’所繪製的剖面示意圖，根據本揭露一實施例顯示製備半導體元件1的一部分流程。
參照圖1和圖6到圖11，在步驟S13中，可以形成複數個周圍源/汲極區域PI於該些周圍主動區域PA中，可以形成複數個字元線結構400於該些陣列井區AW中，並且可以形成複數個共源極區域CS和複數個陣列汲極區域AD於該些陣列主動區域AA中。
參照圖6和圖7，可以分別對應地形成該些周圍源/汲極區域PI於該些周圍主動區域PA中。該些周圍源/汲極區域PI的製作技術可以包括以一罩幕層(未顯示)覆蓋周圍主動區域PA的中間部分的植入製程。植入製程可以採用例如n-型摻雜劑。可以將n-型摻雜劑添加到一本質半導體以將自由電子貢獻給本質半導體。在含矽基板中，n-型摻雜劑，亦即雜質，的例子包括但不限於銻、砷、和磷。該些周圍源/汲極區域PI可以具有與第一電氣類型相反的第二電氣類型(例如，n-型)。在一些實施例中，該些周圍源/汲極區域PI的摻雜劑濃度可以介於大約1E19原子/cm^3和大約1E21原子/cm^3之間；儘管本揭露也可以使用小於或大於上述範圍的其他摻雜劑濃度。
參照圖6和圖7，可以在形成該些周圍源/汲極區域PI的形成期間同時形成該些雜質區域811於該些陣列主動區域AA中。該些雜質區域811可以具有第二電氣類型。在一些實施例中，該些雜質區域811的摻雜劑濃度可以介於大約1E19原子/cm^3和大約1E21原子/cm^3之間；儘管本揭露也可以使用小於或大於上述範圍的其他摻雜劑濃度。
在一些實施例中，可以進行一退火製程以活化該些周圍源/汲極區域PI和該些雜質區域811。退火製程可以具有介於大約800℃和大
約1250℃之間的製程溫度。退火製程可以具有介於大約1毫秒和大約500毫秒之間的製程持續時間。退火製程可以是例如快速熱退火、雷射尖峰退火、或閃光燈退火。
參照圖8和圖9，可以形成複數個字元線溝槽TR於陣列區域AR中以定義該些字元線結構400的位置。該些字元線溝槽TR的製作技術可以包括微影製程和隨後的蝕刻製程。在一些實施例中，該些字元線溝槽TR可以具有線形並且在俯視圖中沿著方向X延伸並橫向穿過該些陣列主動區域AA。例如，每一個陣列主動區域AA可以與兩個字元線溝槽TR相交。該些雜質區域811中的每一個可以被兩個字元線溝槽TR分成兩個陣列汲極區域AD和一個共源極區域CS。可以分別形成兩個陣列汲極區域AD於兩個字元線溝槽TR和隔離層103之間。可以形成共源極區域CS於兩個字元線溝槽TR之間。該些陣列汲極區域AD和該些共源極區域CS的電氣類型和摻雜劑濃度與該些雜質區域811的電氣類型和摻雜劑濃度相同。
參照圖10和圖11，可以分別對應地形成該些字元線結構400(例如，兩個字元線結構400)於兩個字元線溝槽TR中。為了描述的簡潔、清楚和方便，僅描述一個字元線結構400。字元線結構400可以包括字元線介電層401、字元線導電層403、和字元線覆蓋層405。
參照圖10和圖11，可以共形地形成字元線介電層401於字元線溝槽TR的表面上。字元線介電層401可以具有U形剖面輪廓。也就是說，字元線介電層401可以向內形成於陣列主動區域AA中。在一些實施例中，字元線介電層401的製作技術可以包括熱氧化製程。例如，字元線介電層401的製作技術可以包括氧化字元線溝槽TR的表面。在一些實施例中，字元線介電層401的製作技術可以包括沉積製程，像是化學氣相沉積
或原子層沉積。字元線介電層401可以包括高介電常數(high-k)材料、氧化物、氮化物、氮氧化物、或前述之組合。在一些實施例中，在沉積內襯多晶矽層(為清楚起見未顯示)之後，可以透過自由基氧化內襯多晶矽層來形成字元線介電層401。在一些實施例中，在形成內襯氮化矽層(為清楚起見未顯示)之後，可以透過自由基氧化內襯氮化矽層來形成字元線介電層401。
在一些實施例中，高介電常數材料可以包括含鉿材料。含鉿材料可以是例如氧化鉿、氧化矽鉿、氮氧化矽鉿、或前述之組合。在一些實施例中，高介電常數材料可以是例如氧化鑭、氧化鋁鑭、氧化鋯、氧化矽鋯、氮氧化矽鋯、氧化鋁、或前述之組合。可以選擇性地使用其他高介電常數材料作為高介電常數材料。
參照圖10和圖11，可以形成字元線導電層403於字元線介電層401上。在一些實施例中，為了形成字元線導電層403，可以形成導電層(為了清楚未顯示)以填充字元線溝槽TR，隨後可以進行凹陷製程。凹陷製程可以作為回蝕製程進行或者作為平坦化製程和回蝕製程依序地進行。字元線導電層403可以具有部分填充字元線溝槽TR的凹陷形狀。也就是說，字元線導電層403的頂表面的垂直水平VL1可以低於基板101的頂表面。
在一些實施例中，字元線導電層403可以包括金屬、金屬氮化物、或前述之組合。例如，字元線導電層403可以包括氮化鈦、鎢、或氮化鈦/鎢。在共形地形成氮化鈦之後，氮化鈦/鎢可以具有其中使用鎢部分地填充字元線溝槽TR的結構。氮化鈦或鎢可以單獨地用於字元線導電層403。在一些實施例中，字元線導電層403可以包括例如導電材料，像
是多晶矽、多晶矽鍺、或前述之組合。在一些實施例中，字元線導電層403可以摻雜有像是磷、砷、銻、或硼的摻雜劑。在一些實施例中，字元線導電層403可以包括例如鎢、鋁、鈦、銅、其類似材料、或前述之組合。
參照圖10和圖11，可以透過例如化學氣相沉積來沉積介電材料(未顯示)以完全填充字元線溝槽TR並覆蓋基板101的頂表面。可以進行像是化學機械研磨的平坦化製程，為後續處理步驟提供實質上平坦的表面並形成字元線覆蓋層405。在一些實施例中，字元線覆蓋層405可以包括例如氧化矽、氮化矽、或其他可應用的介電材料。
圖15根據本揭露一實施例以俯視示意圖顯示一中間半導體元件。圖16到圖21為沿著圖15中的線A-A’和線B-B’所繪製的剖面示意圖，根據本揭露一實施例顯示製備半導體元件1的一部分流程。
參照圖1、圖12、和圖13，在步驟S15中，可以形成一層第一絕緣材料821和一層第一導電材料831於基板101上，並且可以移除形成於陣列區域AR上的該層第一導電材料831。
參照圖12，可以形成一層第一絕緣材料821於陣列區域AR和周圍區域PR上。在一些實施例中，第一絕緣材料821可以是例如氧化矽或高介電常數材料。在一些實施例中，該層第一絕緣材料821的製作技術可以包括例如化學氣相沉積、原子層沉積、或其他可應用的沉積製程。
在一些實施例中，高介電常數材料可以包括含鉿材料。含鉿材料可以是例如氧化鉿、氧化矽鉿、氮氧化矽鉿、或前述之組合。在一些實施例中，高介電常數材料可以是例如氧化鑭、氧化鋁鑭、氧化鋯、氧化矽鋯、氮氧化矽鋯、氧化鋁、或前述之組合。可以選擇性地使用其他高
介電常數材料作為高介電常數材料。
參照圖12，可以形成該層第一導電材料831於該層第一絕緣材料821上。在俯視圖中，該層第一導電材料831可以完全覆蓋陣列區域AR和周圍區域PR。在一些實施例中，第一導電材料831可以是例如多晶矽、多晶鍺、多晶矽鍺、摻雜多晶矽、摻雜多晶鍺、摻雜多晶矽鍺、或前述之組合。在一些實施例中，用於第一導電材料831的摻雜劑可以包括硼、鋁、鎵、銦、銻、砷、或磷。
參照圖12，第一罩幕層851可以形成於該層第一導電材料831上並覆蓋周圍區域PR。在一些實施例中，第一罩幕層851可以是一光阻層。
參照圖13，可以使用第一罩幕層851作為罩幕來進行第一蝕刻製程，以移除形成於陣列區域AR上的該層第一導電材料831。在一些實施例中，在第一蝕刻製程期間，第一導電材料831與第一罩幕層851的蝕刻速率比可以介於大約100：1和大約1.05：1之間、介於大約15：1和大約2：1之間、或介於大約10：1和大約2：1之間。在一些實施例中，在第一蝕刻製程期間，第一導電材料831與第一絕緣材料821的蝕刻速率比可以介於大約100：1和大約1.05：1之間、介於大約15：1和大約2：1之間、或介於大約10：1和大約2：1之間。
參照圖1和圖14到圖18，在步驟S17中，可以形成一層第二絕緣材料823於基板101上方，可以形成複數個位元線接觸213於陣列區域AR上，可以移除形成於周圍區域PR上的該層第二絕緣材料823。
如圖14所示，可以形成該層第二絕緣材料823於該層第一絕緣材料821和該層第一導電材料831上。在現階段，在俯視圖中，該層第
二絕緣材料823可以覆蓋陣列區域AR及其周圍區域PR。在一些實施例中，第二絕緣材料823可以是例如氧化矽、氮化矽、氮氧化矽、氧化氮化矽、高介電常數材料、或前述之組合。
在一些實施例中，高介電常數材料可以包括含鉿材料。含鉿材料可以是例如氧化鉿、氧化矽鉿、氮氧化矽鉿、或前述之組合。在一些實施例中，高介電常數材料可以是例如氧化鑭、氧化鋁鑭、氧化鋯、氧化矽鋯、氮氧化矽鋯、氧化鋁、或前述之組合。可以選擇性地使用其他高介電常數材料作為高介電常數材料。
參照圖15和圖16，可以沿著該層第二絕緣材料823和該層第一絕緣材料821形成複數個位元線接觸213，以接觸該些共源極區域CS。在一些實施例中，該些位元線接觸213可以包括例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如，氮化鈦)、過渡金屬鋁化物、或前述之組合。
參照圖17，第二罩幕層853可以形成於該層第二絕緣材料823上並覆蓋陣列區域AR。在一些實施例中，第二罩幕層853可以是一光阻層。
參照圖18，可以使用第二罩幕層853作為罩幕來進行第二蝕刻製程，以移除形成於周圍區域PR上的該層第二絕緣材料823。在一些實施例中，在第二蝕刻製程期間，第二絕緣材料823與第二罩幕層853的蝕刻速率比可以介於大約100：1和大約1.05：1之間、介於大約15：1和大約2：1之間、或介於大約10：1和大約2：1之間。在一些實施例中，在第二蝕刻製程期間，第二絕緣材料823與第一導電材料831的蝕刻速率比可以介於大約100：1和大約1.05：1之間、介於大約15：1和大約2：1之間、或介於大約
10：1和大約2：1之間。
參照圖1和圖19到圖21，在步驟S19中，可以形成一層第二導電材料833於基板101之上，可以形成一層第三導電材料835於該層第二導電材料833上，並且可以形成一層第四導電材料837於該層第三導電材料835上，可以形成複數個位元線覆蓋層211於陣列區域AR之上，並且可以形成複數個周圍閘極覆蓋層311於周圍區域PR之上。
如圖19所示，可以形成該層第二導電材料833於該層第二絕緣材料823上和該層第一導電材料831上。在現階段，在俯視圖中，該層第二導電材料833可以覆蓋陣列區域AR和周圍區域PR。在一些實施例中，第二導電材料833可以是例如多晶矽、多晶鍺、多晶矽鍺、摻雜多晶矽、摻雜多晶鍺、摻雜多晶矽鍺、或前述之組合。在一些實施例中，用於第二導電材料833的摻雜劑可以包括硼、鋁、鎵、銦、銻、砷、或磷。
參照圖20，該層第三導電材料835可以形成於該層第二導電材料833上並且在俯視圖中可以覆蓋陣列區域AR和周圍區域PR。在一些實施例中，第三導電材料835可以是例如矽化鈦、矽化鎳、矽化鎳鉑、矽化鉭、或矽化鈷。在一些實施例中，該層第三導電材料835的厚度可以介於大約2nm和大約20nm之間。
參照圖20，該層第四導電材料837可以形成於該層第三導電材料835上並且在俯視圖中可以覆蓋陣列區域AR和周圍區域PR。在一些實施例中，第四導電材料837可以是例如鈦、鎳、鉑、鉭、鈷、銀、銅、鋁、其他可應用的導電材料、或前述之組合。
為了描述的簡潔、清楚和方便，僅描述和顯示出一個位元線覆蓋層211和一個周圍閘極覆蓋層311。
參照圖21，可以形成位元線覆蓋層211於該層第四導電材料837上和陣列區域AR上方。可以形成周圍閘極覆蓋層311於該層第四導電材料837上和周圍區域PR上方。在俯視圖(未顯示)中，位元線覆蓋層211和周圍閘極覆蓋層311可以沿著垂直於該些字元線結構400的方向延伸。在一些實施例中，位元線覆蓋層211和周圍閘極覆蓋層311可以包括例如氧化矽、氮化矽、氧化氮化矽、氮氧化矽、或其他可應用的絕緣材料。在一些實施例中，位元線覆蓋層211的寬度W1可以大於位元線接觸213的寬度W2。在一些實施例中，位元線覆蓋層211的寬度W1和周圍閘極覆蓋層311的寬度W3可以實質上相同。在一些實施例中，位元線覆蓋層211的寬度W1和周圍閘極覆蓋層311的寬度W3可以不同。例如，周圍閘極覆蓋層311的寬度W3可以大於位元線覆蓋層211的寬度W1。
圖22根據本揭露一實施例以俯視示意圖顯示一中間半導體元件。圖23到圖29為沿著圖22中的線A-A’和線B-B’所繪製的剖面示意圖，根據本揭露一實施例顯示製備半導體元件1的一部分流程。
參照圖1、圖22和圖23，在步驟S21，可以進行蝕刻製程以形成該些位元線結構200於陣列區域AR上方並形成該些周圍閘極結構300於周圍區域PR上方。
為了描述的簡潔、清楚和方便，僅描述一個位元線結構200和一個周圍閘極結構300。
參照圖22和圖23，可以使用位元線覆蓋層211和周圍閘極覆蓋層311作為罩幕來進行蝕刻製程，以移除該層第一絕緣材料821的一部分、該層第二絕緣材料823的一部分、該層第一導電材料831的一部分、該層第二導電材料833的一部分、該層第三導電材料835的一部分、以及
該層第四導電材料837的一部分。
在蝕刻製程之後，剩餘的第一絕緣材料821可以變成陣列區域AR上的一位元線底部絕緣層201和周圍區域PR上的一周圍閘極底部絕緣層301。剩餘的第二絕緣材料823可以變成位元線底部絕緣層201上的一位元線介電層203。剩餘的第一導電材料831可以變成周圍閘極底部絕緣層301上的一周圍閘極導電層303。剩餘的第二導電材料833可以變成位元線介電層203上的一位元線較低導電層205和周圍閘極導電層303上的一周圍閘極較低導電層305。剩餘的第三導電材料835可以變成位元線較低導電層205上的一位元線中間導電層207和周圍閘極較低導電層305上的一周圍閘極中間導電層307。剩餘的第四導電材料837可以變成位元線中間導電層207上的一位元線較高導電層209和周圍閘極中間導電層307上的一周圍閘極較高導電層309。
參照圖22和圖23，位元線底部絕緣層201、位元線介電層203、位元線較低導電層205、位元線中間導電層207、位元線較高導電層209、和位元線覆蓋層211一起構成位元線結構200於陣列區域AR上。位元線接觸213可以沿著位元線介電層203和位元線底部絕緣層201設置以電性連接位元線較低導電層205和共源極區域CS。在俯視圖中，位元線結構200可以沿著垂直於字元線結構400的方向延伸。
參照圖22和圖23，周圍閘極底部絕緣層301、周圍閘極導電層303、周圍閘極較低導電層305、周圍閘極中間導電層307、周圍閘極較高導電層309、和周圍閘極覆蓋層311一起構成周圍閘極結構300於周圍區域PR上。該些周圍源/汲極區域PI可以設置於周圍井區PW中且鄰近周圍閘極底部絕緣層301的兩側。在一些實施例中，在俯視圖中，周圍閘極結
構300可以沿著平行於位元線結構200的方向延伸。在一些實施例中，周圍閘極結構300可以沿著平行於字元線結構400的方向延伸。
參照圖22和圖23，在一些實施例中，位元線介電層203的頂表面和周圍閘極導電層303的頂表面可以處於相同的垂直水平VL2。位元線較低導電層205的頂表面和周圍閘極較低導電層305的頂表面可以處於相同的垂直水平VL3。位元線中間導電層207的頂表面和周圍閘極中間導電層307的頂表面可以處於相同的垂直水平VL4。位元線較高導電層209的頂表面和周圍閘極高導電層309的頂表面可以處於相同的垂直水平VL5。位元線覆蓋層211的頂表面和周圍閘極覆蓋層311的頂表面可以處於相同的垂直水平VL6。
參照圖1和圖24到圖26，在步驟S23中，可以共形地形成一第一襯層501以覆蓋該些位元線結構200和該些周圍閘極結構300，可以形成複數個第一位元線間隔物601於該第一襯層501的側壁上，並且可以形成複數個第一周圍閘極間隔物603於該第一襯層501的側壁上。
參照圖24，第一襯層501的製作技術可以包括例如原子層沉積、化學氣相沉積、或其他可應用的沉積製程。在一些實施例中，第一襯層501可以包括例如氮化矽、氧化氮化矽、氮氧化矽、或其他可應用的介電材料。
參照圖25，可以共形地形成一層第一間隔物材料841於第一襯層501上。在一些實施例中，第一間隔物材料841可以包括釩和低介電常數(low-k)材料。例如，第一間隔物材料841可以包括一個或多個種類的氧化釩。氧化釩的種類是根據VOx，其中x介於大約1和大約3之間。在一些實施例中，第一間隔物材料841的介電常數可以介於大約1和大約3之
間。
在一些實施例中，該層第一間隔物材料841的製作技術可以包括例如化學氣相沉積、電漿增強化學氣相沉積、原子層沉積、或電漿增強原子層沉積。原子層沉積過程在理論上是自我限制的(self-limiting)，一直持續到基板表面上所有可用的活性位點都已反應為止。原子層沉積製程可以透過時域(time-domain)或空間原子層沉積來進行。
在時域製程中，基板(例如，第一襯層501)在任何給定時間暴露於單一反應氣體。在一示例時域製程中，處理腔室可以用金屬前驅物填充一段時間以允許金屬前驅物與基板上的可用位點充分反應。然後，可以在使第二反應氣體流入處理腔室並允許第二反應氣體與基板表面或基板表面上的材料完全反應之前清除處理腔室中的前驅物。時域製程透過確保在任何給定時間只有一種反應氣體存在於處理腔室中來最小化反應氣體的混合。在任何反應性氣體暴露的開始，反應性物質的濃度從零到最終預定壓力會有一段延遲。類似地，從處理腔室清除所有反應性物質也會有延遲。
在空間原子層沉積中，基板在單一處理腔室內的不同處理區域之間移動。每一個單獨的製程區域透過氣幕與相鄰的製程區域隔開。氣幕有助於避免反應氣體混合，以最小化任何氣相反應。基板的移動通過不同處理區域，允許基板依序地暴露於不同的反應氣體，同時避免氣相反應。
在一些實施例中，釩的前驅物可以是任何釩-有機金屬化合物。合適的釩前驅物包括但不限於三異丙氧基氧化釩(vanadium oxytri-isopropoxide)、氧化三乙氧基釩(vanadium oxytriethoxide)、乙醯丙酮
氧釩(vanadium acetylacetonate)、三氧氯化釩(vanadium oxytrichloride)、氯化釩(III)、氯化釩(IV)、和其類似物。釩前驅物可以透過像是氬氣、氦氣、或氫氣的載體氣體來輸送。在一些實施例中，反應物可以包括氧源、氮源、碳源、氫源、硼源、矽源、或前述之組合。
在一些實施例中，該層第一間隔物材料841可以被摻雜。該層第一間隔物材料841可以包括摻雜劑，其量的範圍為該層的0至50原子%。摻雜劑包括但不限於碳、氮、矽、硼、和氟。
參照圖26，可以進行第一間隔物蝕刻製程以移除該層第一間隔物材料841的一部分。剩餘的第一間隔物材料841可以指覆蓋位元線結構200的側壁200S的該些第一位元線間隔物601和覆蓋周圍閘極結構300的側壁300S的該些第一周圍閘極間隔物603。第一間隔物蝕刻製程可以是例如非等向性刻蝕製程，像是反應離子刻蝕。
參照圖1和圖27到圖29，在步驟S25中，可以形成複數個第二位元線間隔物701於該些第一位元線間隔物601上，並且可以形成複數個第二周圍閘極間隔物703於該些第一周圍閘極間隔物603上。
參照圖27，可以共形地形成該層第二間隔物材料843於基板101之上。在一些實施例中，該層第二間隔物材料843的製作技術可以包括例如原子層沉積、化學氣相沉積、或其他可應用的沉積製程。在一些實施例中，第二間隔物材料843可以是例如氧化矽、氮化矽、氮氧化矽、氧化氮化矽、或其他可應用的絕緣材料。
參照圖28，可以進行第二間隔物蝕刻製程以移除該層第二間隔物材料843的一部分。剩餘的第二間隔物材料843可以指覆蓋該些第一位元線間隔物601的該些第二位元線間隔物701和覆蓋該些第一周圍閘
極間隔物603的該些第二周圍閘極間隔物703。第二間隔物刻蝕製程可以是例如非等向性刻蝕製程，像是反應離子刻蝕。
在一些實施例中，該些第一位元線間隔物601的厚度T1和該些第二位元線間隔物701的厚度T2可以實質上相同。在一些實施例中，該些第一位元線間隔物601的厚度T1和該些第二位元線間隔物701的厚度T2可以不同。例如，該些第一位元線間隔物601的厚度T1可以大於或小於該些第二位元線間隔物701的厚度T2。
參照圖29，可以形成一層間介電質105於基板101之上以覆蓋位元線結構200和周圍閘極結構300。可以進行像是化學機械研磨的平坦化製程以移除多餘的材料並為後續處理步驟提供實質上平坦的表面。層間介電質105可以包括例如氧化矽、未經摻雜的矽酸鹽玻璃、氟矽酸鹽玻璃、硼磷矽酸鹽玻璃、旋塗低介電常數介電層、化學氣相沉積低介電常數介電層、或前述之組合。在一些實施例中，層間介電質105可以包括像是旋塗玻璃的自平坦化材料或像是SiLKTM的旋塗低介電常數介電材料。在一些實施例中，層間介電質105的製作技術可以包括沉積製程，包括例如化學氣相沉積、電漿增強化學氣相沉積、蒸發、或旋塗塗佈。
本揭露的一方面提供一種半導體元件，包括一基板；一位元線結構，位於該基板上；複數個第一位元線間隔物，位於該位元線結構的側壁；複數個第二位元線間隔物，位於該些第一位元線間隔物上。該些第一位元線間隔物包括一個或多個種類的氧化釩。該些第二位元線間隔物包括氮化矽、氧化氮化矽、或氮氧化矽。
本揭露的另一方面提供一種半導體元件，包括一基板，其包括一陣列區域和圍繞該陣列區域的一周圍區域；一位元線結構，位於該
陣列區域上；一周圍閘極結構，位於該周圍區域上；位於該位元線結構的側壁的複數個第一位元線間隔物和位於該周圍閘極結構的側壁的複數個第一周圍閘極間隔物；以及位於該些第一位元線間隔物上的複數個第二位元線間隔物和位於該些第一周圍閘極間隔物上的複數個第二周圍閘極間隔物。該些第一位元線間隔物和該些第一周圍閘極間隔物包括一個或多個種類的氧化釩。該些第二位元線間隔物和該些第二周圍閘極間隔物包括氮化矽、氧化氮化矽、或氮氧化矽。
本揭露的另一方面提供一種半導體元件的製備方法，包括提供一基板，包括一陣列區域和圍繞該陣列區域的一周圍區域；形成一位元線結構於該陣列區域上並形成一周圍閘極結構於該周圍區域上；形成複數個第一位元線間隔物於該位元線結構的側壁並形成複數個第一周圍閘極間隔物於該周圍閘極結構的側壁；以及形成複數個第二位元線間隔物於該些第一位元線間隔物上並形成複數個第二周圍閘極間隔物於該些第一周圍閘極間隔物上。該些第一位元線間隔物和該些第一周圍閘極間隔物包括一個或多個種類的氧化釩。該些第二位元線間隔物和該些第二周圍閘極間隔物包括氮化矽、氧化氮化矽、或氮氧化矽。
由於本發明的半導體元件的設計，相鄰位元線結構200之間的寄生電容因採用複數個含釩的第一位元線間隔物601而可降低。其結果，可以改善半導體元件1的性能。此外，位元線結構200的層和周圍閘極結構300的層可以同時形成，以降低製備半導體元件1的複雜度和時間。其結果，可以降低半導體元件1的製備成本。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例
如，可用不同的方法實施上述的許多製程，並且以其他製程前述之組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
1:半導體元件
101:基板
103:隔離層
105:層間介電質
200:位元線結構
201:位元線底部絕緣層
203:位元線介電層
205:位元線較低導電層
207:位元線中間導電層
209:位元線較高導電層
211:位元線覆蓋層
213:位元線接觸
300:周圍閘極結構
301:周圍閘極底部絕緣層
303:周圍閘極導電層
305:周圍閘極較低導電層
307:周圍閘極中間導電層
309:周圍閘極較高導電層
311:周圍閘極覆蓋層
501:第一襯層
601:第一位元線間隔物
603:第一周圍閘極間隔物
701:第二位元線間隔物
703:第二周圍閘極間隔物
A-A’:線
AA:主動區域
AR:陣列區域
AW:陣列井區
B-B’:線
CS:共源極區域
PA:周圍主動區域
PR:周圍區域
PI:周圍源/汲極區域
PW:周圍井區
Z:方向
Claims (20)
- 一種半導體元件，包括：一基板；一位元線結構，位於該基板上；複數個第一位元線間隔物，位於該位元線結構的側壁；複數個第二位元線間隔物，位於該些第一位元線間隔物上；其中該些第一位元線間隔物包括一個或多個種類的氧化釩；其中該些第二位元線間隔物包括氮化矽、氧化氮化矽、或氮氧化矽。
- 如請求項1所述之半導體元件，其中氧化釩的該些種類是根據VOx，其中x介於大約1和大約3之間。
- 如請求項1所述之半導體元件，其中該些第一位元線間隔物的一介電常數介於大約1和大約3之間。
- 如請求項1所述之半導體元件，其中該些第一位元線間隔物包括摻雜劑，其包括碳、氮、矽、硼、或氟。
- 如請求項1所述之半導體元件，其中該位元線結構包括：一位元線底部絕緣層，位於該基板且包括氧化矽；一位元線介電層，位於該位元線底部絕緣層上且包括一高介電常數 材料；一位元線較高導電層，位於該位元線介電層上且包括鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物、金屬氮化物、過渡金屬鋁化物、或前述之組合；以及一位元線覆蓋層，位於該位元線較高導電層上且包括氮化矽。
- 如請求項5所述之半導體元件，更包括：一第一襯層，位於該位元線結構和該些第一位元線間隔物之間；其中該第一襯層包括氮化矽、氧化氮化矽、或氮氧化矽；一位元線較低導電層，位於該位元線介電層和該位元線較高導電層之間；其中該位元線較低導電層包括多晶矽；以及一位元線中間導電層，位於該位元線較高導電層和該位元線較低導電層之間；其中該位元線中間導電層包括矽化鈦、矽化鎳、矽化鎳鉑、矽化鉭、或矽化鈷。
- 一種半導體元件，包括：一基板，包括一陣列區域和圍繞該陣列區域的一周圍區域；一位元線結構，位於該陣列區域上；一周圍閘極結構，位於該周圍區域上；位於該位元線結構的側壁的複數個第一位元線間隔物和位於該周圍閘極結構的側壁的複數個第一周圍閘極間隔物；以及位於該些第一位元線間隔物上的複數個第二位元線間隔物和位於該些第一周圍閘極間隔物上的複數個第二周圍閘極間隔物； 其中該些第一位元線間隔物和該些第一周圍閘極間隔物包括一個或多個種類的氧化釩；其中該些第二位元線間隔物和該些第二周圍閘極間隔物包括氮化矽、氧化氮化矽、或氮氧化矽。
- 如請求項7所述之半導體元件，其中該位元線結構包括：一位元線底部絕緣層，位於該陣列區域上且包括氧化矽；一位元線介電層，位於該位元線底部絕緣層上且包括一高介電常數材料；一位元線較高導電層，位於該位元線介電層且包括鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物、金屬氮化物、過渡金屬鋁化物、或前述之組合；以及一位元線覆蓋層，位於該位元線較高導電層且包括氮化矽。
- 如請求項8所述之半導體元件，其中該周圍閘極結構包括：一周圍閘極底部絕緣層，位於該周圍區域上且包括氧化矽；一周圍閘極導電層，位於該周圍閘極底部絕緣層上且包括多晶矽；一周圍閘極較高導電層，位於該周圍閘極導電層上且包括鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物、金屬氮化物、過渡金屬鋁化物、或前述之組合；以及一周圍閘極覆蓋層，位於該周圍閘極較高導電層上且包括氮化矽。
- 如請求項9所述之半導體元件，其中該位元線介電層和該周圍閘極導 電層位於一相同的垂直水平。
- 如請求項10所述之半導體元件，其中氧化釩的該些種類是根據VOx，其中x介於大約1和大約3之間。
- 如請求項10所述之半導體元件，其中該些第一位元線間隔物的一介電常數介於大約1和大約3之間。
- 如請求項10所述之半導體元件，其中該些第一位元線間隔物包括摻雜劑，其包括碳、氮、矽、硼、或氟。
- 如請求項10所述之半導體元件，更包括：一第一襯層，位於該位元線結構和該些第一位元線間隔物之間且位於該周圍閘極結構和該些第一周圍閘極間隔物之間；其中該第一襯層包括氮化矽、氧化氮化矽、或氮氧化矽；一位元線中間導電層，位於該位元線較高導電層和該位元線較低導電層之間；其中該位元線中間導電層包括矽化鈦、矽化鎳、矽化鎳鉑、矽化鉭、或矽化鈷；一位元線接觸，沿著該位元線介電層和該位元線底部絕緣層定位且接觸該位元線較低導電層和該陣列區域；以及一共源極區域，位於該陣列區域中和該位元線接觸之下。
- 一種半導體元件的製備方法，包括： 提供一基板，包括一陣列區域和圍繞該陣列區域的一周圍區域；形成一位元線結構於該陣列區域上並形成一周圍閘極結構於該周圍區域上；形成複數個第一位元線間隔物於該位元線結構的側壁並形成複數個第一周圍閘極間隔物於該周圍閘極結構的側壁；以及形成複數個第二位元線間隔物於該些第一位元線間隔物上並形成複數個第二周圍閘極間隔物於該些第一周圍閘極間隔物上；其中該些第一位元線間隔物和該些第一周圍閘極間隔物包括一個或多個種類的氧化釩；其中該些第二位元線間隔物和該些第二周圍閘極間隔物包括氮化矽、氧化氮化矽、或氮氧化矽。
- 如請求項15所述之半導體元件的製備方法，其中該位元線結構包括：一位元線底部絕緣層，位於該陣列區域上且包括氧化矽；一位元線介電層，位於該位元線底部絕緣層上且包括一高介電常數材料；一位元線較高導電層，位於該位元線介電層且包括鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物、金屬氮化物、過渡金屬鋁化物、或前述之組合；以及一位元線覆蓋層，位於該位元線較高導電層上且包括氮化矽。
- 如請求項16所述之半導體元件的製備方法，其中該周圍閘極結構包 括：一周圍閘極底部絕緣層，位於該周圍區域上且包括氧化矽；一周圍閘極導電層，位於該周圍閘極底部絕緣層上且包括多晶矽；一周圍閘極較高導電層，位於該周圍閘極導電層上且包括鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物、金屬氮化物、過渡金屬鋁化物、或前述之組合；以及一周圍閘極覆蓋層，位於該周圍閘極較高導電層上且包括氮化矽。
- 如請求項17所述之半導體元件的製備方法，其中該位元線介電層和該周圍閘極導電層形成於一相同垂直水平。
- 如請求項18所述之半導體元件的製備方法，其中氧化釩的該些種類是根據VOx，其中x介於大約1和大約3之間；該些第一位元線間隔物的一介電常數介於大約1和大約3之間；該些第一位元線間隔物包括摻雜劑包括碳、氮、矽、硼、或氟。
- 如請求項18所述之半導體元件的製備方法，更包括：形成一第一襯層於該位元線結構和該些第一位元線間隔物之間且位於該周圍閘極結構和該些第一周圍閘極間隔物之間；其中該第一襯層包括氮化矽、氧化氮化矽、或氮氧化矽；形成一位元線中間導電層於該位元線較高導電層和該位元線較低導電層之間；其中該位元線中間導電層包括矽化鈦、矽化鎳、矽化鎳鉑、矽化 鉭、或矽化鈷；以及沿著該位元線介電層和該位元線底部絕緣層形成一位元線接觸。
Applications Claiming Priority (2)
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| US20220173108A1 (en) | 2020-12-01 | 2022-06-02 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
Patent Citations (1)
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| US20220173108A1 (en) | 2020-12-01 | 2022-06-02 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
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