TWI798857B - 具有錐形輪廓接觸點的半導體元件及其製備方法 - Google Patents

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Abstract

本揭露提供一種具有錐形輪廓接觸點的半導體元件及其製備方法。該半導體元件具有一基底，包括一第一區與一第二區；一第一閘極結構，設置在該第一區上；以及一第二閘極結構，設置在該第二區上；一第一接觸點，包括一第一下部以及一第二上部，該第一下部設置在該第一閘極結構的一上表面上，該第一上部設置在該第一下部上；以及一第二接觸點，包括一第二下部以及一第二上部，該第二下部設置在該第二閘極結構的一上表面上以及在該第二閘極結構的一側壁上，該第二上部設置在該第二下部上。該第一下部的各側壁呈錐形，且該第二下部的各側壁大致呈垂直。

Description

具有錐形輪廓接觸點的半導體元件及其製備方法
本申請案主張2021年5月26日申請之美國正式申請案第17/331,144號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露關於一種半導體元件及其製備方法。特別是有關於一種具有錐形輪廓接觸點的半導體元件以及其製備方法。
半導體元件使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。半導體元件的尺寸逐漸地變小，以符合計算能力所逐漸增加的需求。然而，在尺寸變小的製程期間，增加不同的問題，且如此的問題在數量與複雜度上持續增加。因此，仍然持續著在達到改善品質、良率、效能與可靠度以及降低複雜度方面的挑戰。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件，包括一基底，包 括一第一區以及一第二區；一第一閘極結構，設置在該基底的該第一區上；以及一第二閘極結構，設置在該基底的該第二區上；一第一接觸點，包括一第一下部，設置在該第一閘極結構的一上表面上；以及一第一上部，設置在該第一下部上；以及一第二接觸點，包括一第二下部，設置在該第二閘極結構的一上表面上以及在該第二閘極結構的一側壁上；以及一第二上部，設置在該第二下部上。該第一下部的各側壁呈錐形，而該第二下部的各側壁大致呈垂直。
在一些實施例中，該半導體元件還包括一第一介電層，設置在該基底的該第一區上。該第一閘極結構與該第一下部設置在該第一介電層中。該第一介電層包含多種原子，該等原子包括磷、砷、銻或硼。
在一些實施例中，該半導體元件還包括一第二介電層，設置在該第一介電層上。該第一上部沿著該第二介電層設置。該第二介電層包含多種原子，該等原子包括磷、砷、銻或硼。該第二介電層之該等原子的一濃度大於該第一介電層之該等原子的一濃度。
在一些實施例中，該半導體元件還包括一第三介電層，設置在該第二介電層上。該第三介電層包含多種原子，該等原子包括磷、砷、銻或硼。
在一些實施例中，該半導體元件還包括一第四介電層，設置在該第三介電層上。該第四介電層包含多種原子，該等原子包括磷、砷、銻或硼。該第四介電層之該等原子的一濃度大於該第三介電層之該等原子的一濃度。
在一些實施例中，該第一介電層與該第二介電層包含相同類型的原子。
在一些實施例中，該第三介電層與該第四介電層包含相同類型的原子。
在一些實施例中，該半導體元件還包括一罩蓋層，覆蓋該第一閘極結構與該第二閘極結構。該第一下部沿著該罩蓋層設置並接觸該第一閘極結構的該上表面。該第二下部沿著該罩蓋層設置並接觸該第二閘極結構的該上表面。
在一些實施例中，該半導體元件還包括一第一介電層，設置在該基底的該第二區上。該第二閘極結構與該第二下部設置在該第一介電層中。
在一些實施例中，該半導體元件還包括一第三介電層，設置在該第一介電層上。該第三介電層包含多種原子，該等原子包括磷、砷、銻或硼。
在一些實施例中，該第一上部的各側壁與該第二上部的各側壁大致呈垂直。
在一些實施例中，該半導體元件還包括複數個閘極間隙子，設置在該第一閘極結構的各側壁上。
在一些實施例中，該第一閘極結構包括一閘極隔離層，設置在該基底的該第一區上；以及一下閘極導電層，設置在該閘極隔離層上。該第一下部接觸該下閘極導電層。
在一些實施例中，該半導體元件還包括一歐姆接觸層，設置在該下閘極導電層與該第一下部之間。該歐姆接觸層包含矽化鈦、矽化鎳、矽化鎳鉑、矽化鉭或矽化鈷。
在一些實施例中，該第二介電層的一厚度小於該第一介電 層的一厚度。
在一些實施例中，該第三介電層的一厚度大於該第二介電層的一厚度。
在一些實施例中，該第四介電層的一厚度大於該第二介電層的一厚度。
在一些實施例中，該基底之該第一區的一元件密度大於該基底之該第二區的一元件密度。
本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一基底，該基底包括一第一區以及一第二區；形成一第一閘極結構在該基底的該第一區上以及形成一第二閘極結構在該基底的該第二區上；形成一第一介電層在該基底上以覆蓋該第一閘極結構；形成一第二介電層在該第一介電層上以及在該基底的該第一區上方；形成一第一接觸點，包括一第一下部，沿著該第一介電層設置並接觸該第一閘極結構的一上表面；以及一第一上部，沿著該第二介電層設置以及在該第一下部上；以及形成一第二接觸點，包括一第二下部，接觸該第二閘極結構的一上表面以及該第二閘極結構的一側壁；以及一第二上部，設置在該第二下部上。該第一介電層包括多種原子，該等原子包含磷、砷、銻或硼。該第一下部的各側壁呈錐形，而該第二下部的各側壁大致呈垂直。
在一些實施例中，該半導體元件的製備方法還包括下列步驟：形成一第三介電層在該第二介電層上；以及形成一第四介電層在該第三介電層上。該第三介電層包含多種原子，該等原子包含磷、砷、銻或硼。該第四介電層包括多種原子，該等原子包含磷、砷、銻或硼。
由於本揭露該半導體元件的設計，由具有不同原子濃度及 堆疊結構之多個介電層所製造的多個接觸點之錐形輪廓，可減少在第一區(例如該緊密區(tight region))處的相鄰元件之間的漏電流。因此，可改善半導體元件的效能。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
10:製備方法
1A:半導體元件
101:基底
101-1:處置層
101-3:埋入隔離層
101-5:上半導體層
103l:井層
103t:井層
105l:雜質層
105t:雜質層
109l:歐姆接觸層
109t:歐姆接觸層
111:罩蓋層
200l:閘極結構
200t:閘極結構
201l:閘極隔離層
201t:閘極隔離層
203l:下閘極導電層
203t:下閘極導電層
209l:閘極間隙子
209t:閘極間隙子
211l:上閘極導電層
211t:上閘極導電層
301:第一介電層
303:第二介電層
305:第三介電層
307:第四介電層
401:第一接觸點
401-1:第一下部
401-3:第一上部
403:第二接觸點
403-1:第二下部
403-3:第二上部
405:第三接觸點
407:第四接觸點
501:墊氧化物層
503:墊氮化物層
505:第一遮罩層
507:第一隔離材料
509:第一導電材料
511:第二遮罩層
513-1:接觸點開孔
513-3:接觸點開孔
513-5:接觸點開孔
513-7:接觸點開孔
IL:絕緣層
R1:第一區
R2:第二區
S11:步驟
S13:步驟
S15:步驟
S17:步驟
S19:步驟
T1:厚度
T2:厚度
T3:厚度
T4:厚度
Z:方向
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號指相同的元件。
圖1是流程示意圖，例示本揭露一實施例之半導體元件的製備方法。
圖2是頂視示意圖，例示本揭露一實施例的中間半導體元件。
圖3是剖視示意圖，例示分別沿圖2的剖線A-A’及B-B’的結構。
圖4是頂視示意圖，例示本揭露一實施例的中間半導體元件。
圖5是剖視示意圖，例示分別沿圖4的剖線A-A’及B-B’的結構。
圖6是頂視示意圖，例示本揭露一實施例的中間半導體元件。
圖7是剖視示意圖，例示分別沿圖6的剖線A-A’、B-B’、C-C’及D-D’的結構。
圖8是頂視示意圖，例示本揭露一實施例的中間半導體元件。
圖9是剖視示意圖，例示分別沿圖8的剖線A-A’、B-B’、C-C’及D-D’ 的結構。
圖10是頂視示意圖，例示本揭露一實施例的中間半導體元件。
圖11是剖視示意圖，例示分別沿圖10的剖線A-A’、B-B’、C-C’及D-D’的結構。
圖12到圖15是剖視示意圖，例示本揭露一實施例製備半導體元件的一部分流程。
圖16是頂視示意圖，例示本揭露一實施例的中間半導體元件。
圖17是剖視示意圖，例示分別沿圖16的剖線A-A’、B-B’、C-C’及D-D’的結構。
圖18是剖視示意圖，例示本揭露一實施例的半導體元件。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取 向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
應當理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大 致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，為精確地相同的、相等的，或是平坦的，或者是其可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異可因為製造流程而發生。
在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，均包括在半導體元件的範疇中。
應當理解，在本揭露的描述中，上方(above)(或之上(up))對應Z方向箭頭的該方向，而下方(below)(或之下(down))對應Z方向箭頭的相對方向。
應當理解，「正在形成(forming)」、「已經形成(formed)」以及「形成(form)」的術語，可表示並包括任何產生(creating)、構建(building)、圖案化(patterning)、植入(implanting)或沉積(depositing)一元件(element)、一摻雜物(dopant)或一材料的方法。形成方法的例子可包括原子層沉積(atomic layer deposition)、化學氣相沉積(chemical vapor deposition)、物理氣相沉積(physical vapor deposition)、噴濺(sputtering)、旋轉塗佈(spin coating)、擴散(diffusing)、沉積(depositing)、生長(growing)、植入(implantation)、微影(photolithography)、乾蝕刻以及濕蝕刻，但並不以此為限。
應當理解，在本揭露的描述中，文中所提到的功能或步驟可發生不同於各圖式中之順序。舉例來說，連續顯示的兩個圖式實際上可 以大致同時執行，或者是有時可以相反順序執行，其取決於所包含的功能或步驟。
圖1是流程示意圖，例示本揭露一實施例之半導體元件1A的製備方法10。圖2是頂視示意圖，例示本揭露一實施例的中間半導體元件。圖3是剖視示意圖，例示分別沿圖2的剖線A-A’及B-B’的結構。圖4是頂視示意圖，例示本揭露一實施例的中間半導體元件。圖5是剖視示意圖，例示分別沿圖4的剖線A-A’及B-B’的結構。
請參考圖1到圖5，在步驟S11，可提供一基底101，基底101具有一第一區R1以及一第二區R2，且一絕緣層IL可形成在基底101上，以及複數個井層103t、103l可形成在基底101上。
請參考圖2及圖3，基底101可為一晶圓或一晶粒，且基底101可包括第一區R1及第二區R2。在一些實施例中，第一區R1與第二區R2可相互鄰接。在一些實施例中，第一區R1與第二區R2均可設置在該晶圓的中心區處。在一些實施例中，第一區R1與第二區R2均可設置在該晶圓的周圍區處。在一些實施例中，第一區R1可設置在該晶圓的中心區處，而第二區R2可設置在該晶圓的周圍區，依此類推。
應當理解，在本揭露的描述中，第一區R1可包括基底101的一部分以及在基底101之該部分上方與下方的多個空間。描述一元件設置在第一區R1上意指該元件設置在基底101之該部分的一上表面上。描述一元件設置在第一區R1中則意指該元件設置在基底101之該部分中；然而，該元件的一上表面可齊平於基底101之該部分的該上表面。描述一元件設置在第一區R1上方意指該元件設置在基底101之該部分的上表面上方。據此，第二區R2可包括基底101的其他部分以及在基底101之該其他 部分上方或下方的多個空間。
請參考圖2及圖3，基底101可為一絕緣體上覆矽(SOI)基底。SOI基底可包括一處置層(handle layer)101-1、一埋入隔離層101-3以及一上半導體層101-5。上半導體層101-5的一些部分將依序處理進入到如圖4及圖5所示的複數個井層103t、103l中。
在一些實施例中，處置層101-1可由至少一半導體材料所組成，舉例來說，半導體材料為一元素半導體或一化合物半導體，該元素半導體例如矽或鍺，該化合物半導體例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、或其他III-V族化合物半導體或II-VI族化合物半導體。當處置層101-1由至少一半導體材料所組成時，提供處置層101-1的該至少一半導體材料可為單晶、多晶或非晶。在一例子中，處置層101-1由單晶矽或一單晶矽鍺合金所組成。
在一些實施例中，埋入隔離層101-3可為一結晶或非結晶介電材料，例如一氧化物及/或氮化物。在一例子中，埋入隔離層101-3可為一介電氧化物，舉例來說，例如二氧化矽。在另一例子中，埋入隔離層101-3可為一介電氮化物，舉例來說，例如氮化矽或氮化硼。在再另一例子中，埋入隔離層101-3可包括一介電氧化物以及一介電氮化物的一堆疊。在一些實施例中，以任何順序之二氧化矽與氮化矽的一堆疊可當成埋入隔離層101-3。埋入隔離層101-3可具有一厚度，介於10nm到200nm之間，雖然更小於或更大於前述厚度範圍的其他厚度亦可當作埋入隔離層101-3的厚度。
上半導體層101-5可包括至少一半導體材料，舉例來說，半導體材料為一元素半導體或一化合物半導體，該元素半導體例如矽或 鍺，該化合物半導體例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、或其他III-V族化合物半導體或II-VI族化合物半導體。提供上半導體層101-5的半導體材料可為一釋放半導體材料(relaxed semiconductor)或一應變半導體材料(strained semiconductor material)。在一實施例中，提供上半導體層101-5的半導體材料可包含相同於處置層101-1的半導體材料。在一例子中，矽可當成處置層101-1與上半導體層101-5的半導體材料。在另一例子中，上半導體層101-5可包含一半導體材料，該半導體材料不同於提供處置層101-1之半導體材料。在一例子中，處置層101-1可由矽所組成，同時上半導體層101-5可由一矽鍺合金所組成。
上半導體層101-5可具有一厚度，介於10nm到100nm之間，雖然更小於或更大於前述厚度範圍的其他厚度以可當作上半導體層101-5的厚度。
在一些實施例中，基底101可為一塊狀(bulk)半導體基底。舉例來說，該塊狀半導體可包含一元素半導體、一化合物半導體，該元素半導體例如矽或鍺，該化合物半導體例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、或其他III-V族化合物半導體或II-VI族化合物半導體。
請參考圖2及圖3，可執行一系列的沉積製程以沉積一墊氧化物層501在上半導體層101-5上，以及沉積一墊氮化物層503在墊氧化物層501上。舉例來說，墊氧化物層501可包含氧化矽。墊氮化物層503可包含氮化矽。可執行一微影製程以形成一第一遮罩層505在墊氮化物層503上。第一遮罩層505可為一光阻層，並可界定出絕緣層IL的位置與圖案。
請參考圖4及圖5，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以移除未被第一遮罩層505所覆蓋的墊氧化物層501、墊氮化物層503以及上半導體層101-5，以便形成穿經墊氧化物層501、墊氮化物層503以及上半導體層101-5的多個溝槽。在蝕刻製程之後，可移除第一遮罩層505。一隔離材料可沉積進入該等溝槽中，並可依序執行一平坦化製程，例如化學機械研磨，以移除多餘材料，直到暴露餘留的上半導體層101-5為止。舉例來說，該隔離材料可為氧化矽、氮化矽、氮氧化矽、氧化氮化矽或是摻氟矽酸鹽(fluoride-doped silicate)。
應當理解，在本揭露中，氮氧化矽表示一物質(substance)，其包含矽、氮及氧，而其中氧的一比例大於氮的一比例。氧化氮化矽表示一物質，其包含矽、氧及氮，而其中氮的一比例大於氧的一比例。
請參考圖4及圖5，複數個井層103t、103l可藉由一植入製程而從餘留的上半導體層101-5轉變。植入製程的多個摻雜物可包括p型雜質(摻雜物)或n型雜質(摻雜物)。該等p型雜質可添加到一本質半導體，以產生多個價電子的缺陷。在一含矽基底中，例如雜質之p行摻雜物的例子包括鋁、鎵或銦，但並不以此為限。該等n型雜質可添加到一本質半導體，以貢獻多個自由電子給該本質半導體。在一含矽基底中，例如該等雜質之n型摻雜物的例子包括銻、砷及磷，但並不以此為限。在植入製程之後，複數個井層103t、103l可具有一電類型，例如n型或p型。在一些實施例中，複數個井層103t、103l可具有相同的電類型，但並不以此為限。
在一些實施例中，可執行一退火製程以活化(activate)複數個井層103t、103l。退火製程的溫度可介於大約800℃到大約1250℃之 間。退火製程可具有一製程期間，介於大約1毫秒到大約500毫秒之間。舉例來說，退火製程可為一快速熱退火、一雷射尖峰退火(laser spike anneal)或是一閃光燈退火(flash lamp anneal)。
應當理解，術語「大約(about)」修飾成分(ingredient)、部件的一數量(quantity)，或是本揭露的反應物(reactant)，其表示可發生的數值數量上的變異(variation)，舉例來說，其經由典型的測量以及液體處理程序(liquid handling procedures)，而該液體處理程序用於製造濃縮(concentrates)或溶液(solutions)。再者，變異的發生可源自於應用在製造組成成分(compositions)或實施該等方法或其類似方式在測量程序中的非故意錯誤(inadvertent error)、在製造中的差異(differences)、來源(source)、或成分的純度(purity)。在一方面，術語「大約(about)」意指報告數值的10%以內。在另一方面，術語「大約(about)」意指報告數值的5%以內。在再另一方面，術語「大約(about)」意指報告數值的10、9、8、7、6、5、4、3、2或1%以內。
圖6是頂視示意圖，例示本揭露一實施例的中間半導體元件。圖7是剖視示意圖，例示分別沿圖6的剖線A-A’、B-B’、C-C’及D-D’的結構。圖8是頂視示意圖，例示本揭露一實施例的中間半導體元件。圖9是剖視示意圖，例示分別沿圖8的剖線A-A’、B-B’、C-C’及D-D’的結構。
請參考圖1及圖6到圖9，在步驟S13，複數個閘極結構200t、200l可形成在複數個井層103t、103l與絕緣層IL上，而複數個雜質層105t、105l可形成在複數個井層103t、103l中。
請參考圖6及圖7，可形成一層第一隔離材料507以覆蓋絕 緣層IL與複數個井層103t、103l。該層第一隔離材料507的製作技術可包含一沉積製程，例如化學氣相沉積、電漿加強化學氣相沉積或類似方法。該層第一隔離材料507可具有一厚度，介於大約0.5nm到大約5.0nm之間。應當理解，取決於環境，可設定該層第一隔離材料507的厚度到一任意範圍。
在一些實施例中，舉例來說，第一隔離材料507可為氧化矽。在一些實施例中，舉例來說，第一隔離材料507可為一高介電常數的介電材料，例如金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯或其組合。
在一些實施例中，第一隔離材料507可為氧化鉿、氧化矽鉿、氮氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、氧化鑭鉿、氧化鑭、氧化鋯、氧化鈦、氧化鉭、氧化釔、氧化鈦鍶、氧化鈦鋇、氧化鋯鋇、氧化矽鑭、氧化矽鋁、氧化鋁、氮化矽、氮氧化矽、氧化碳化矽或其組合。在一些實施例中，該層第一隔離材料507可為一多層結構，舉例來說，其包括一層氧化矽以及另一層高介電常數的介電材料。
請參考圖6及圖7，一層第一導電材料509可形成在該層第一隔離材料507上。該層第一導電材料509的製作技術可包含一沉積製程，例如化學氣相沉積、電漿加強化學氣相沉積、噴濺或其他適合的技術。舉例來說，第一導電材料509可為多晶矽、多晶矽鍺或其組合。在一些實施例中，舉例來說，第一導電材料509可為銅、鎢、鋁或其他適合的導電金屬。一第二遮罩層511可形成在該層第一導電材料509上。舉例來說，第二遮罩層511可為一光阻層。第二遮罩層511可界定複數個閘極結 構200t、200l的位置與圖案。
請參考圖8及圖9，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以移除該層第一隔離材料507與該層第一導電材料509的一些部分。在蝕刻製程之後，該層第一隔離材料507與該層第一導電材料509的該等餘留部分可分別轉變成複數個閘極隔離層201t、201l以及複數個下閘極導電層203t、203l。
在一些實施例中，閘極隔離層201t可形成在井層103t上、在絕緣層IL上以及在基底101的第一區R1上方。下閘極導電層203t可形成在閘極隔離層201t上。閘極隔離層201t與下閘極導電層203t一起配置成閘極結構200t。閘極隔離層201l可形成在井層103l上、在絕緣層IL上以及在基底101的第二區R2上方。下閘極導電層203l可形成在閘極隔離層201l上。閘極隔離層201l與下閘極導電層203l一起配置成閘極結構200l。
在本揭露的描述中，第一區R1可具有一元件密度，大於第二區R2的一元件密度。從一頂視圖來看，該元件密度可為一數值，該數值由設置在第一區R1或第二區R2之元件(例如閘極結構200t、200l)的數量除以第一區R1或第二區R2的表面積所界定。從剖視圖來看，一較大的元件密度可意指在相鄰元件之間的一較小水平距離。換言之，第一區R1可當作一密集區，而第二區R2可當作一稀疏區。
請參考圖8及圖9，可使用複數個閘極結構200t、200l當作遮罩而執行一植入製程，以形成複數個雜質層105t與105l。複數個雜質層105t、105l可形成在鄰近複數個閘極結構200t、200l的兩側處以及在複數個井層103t、103l中。舉例來說，植入製程的摻雜物可為磷、砷、銻或硼。在一些實施例中，在複數個雜質層105t、105l內之該等摻雜物的濃度 可介於大約4×1020atoms/cm3到大約2×1021atoms/cm3之間。複數個雜質層105t、105l可具有一電類型，其不同於複數個井層103t、103l的電類型。該等雜質層105t及該等雜質區105l可具有不同電類型，但並不以此為限。
可執行一退火製程以活化複數個雜質層105t、105l。退火製程可具有一製程溫度，介於大約800℃到大約1250℃之間。退火製程可具有一製程期間，介於大約1毫秒到大約500毫秒之間。舉例來說，退火製程可為一快速熱退火、一雷射尖峰退火(laser spike anneal)或是一閃光燈退火(flash lamp anneal)。
圖10是頂視示意圖，例示本揭露一實施例的中間半導體元件。圖11是剖視示意圖，例示分別沿圖10的剖線A-A’、B-B’、C-C’及D-D’的結構。圖12到圖15是剖視示意圖，例示本揭露一實施例製備半導體元件1A的一部分流程。
請參考圖1及圖10到圖12，在步驟S15，複數個閘極間隙子209t、209l可形成在複數個閘極結構200t、200l的各側壁上，複數個歐姆接觸層109t、109l可形成在複數個雜質層105t、105l上，複數個上閘極導電層211t、211l可形成在複數個閘極結構200t、200l上，而形成一罩蓋層111以覆蓋複數個閘極間隙子209t、209l、複數個上閘極導電層211t、211l、複數個歐姆接觸層109t、109l以及絕緣層1L。
請參考圖10及圖11，一層隔離材料可形成在如圖9所描述的中間半導體元件上。舉例來說，該層隔離材料的製作技術可包含化學氣相沉積、電漿加強化學氣相沉積或類似方法。舉例來說，隔離材料可為氮化矽、氧化矽、氮氧化矽、氧化氮化矽或其組合。可執行一蝕刻製程，例 如一非等向性乾蝕刻製程，以移除該層隔離材料的一些部分，並同時形成複數個閘極間隙子209t、209l。
請參考圖10及圖11，一層導電層可形成在基底101上。舉例來說，導電材料可包含鈦、鎳、鉑、鉭或鈷。可依序執行一熱處理。在熱處理期間，該層導電材料的多個金屬原子可與複數個下閘極導電層203t、203l與複數個雜質層105t、105l的多個矽原子進行化學反應，以分別對應形成複數個上閘極導電層211t、211l以及複數個歐姆接觸層109t、109l。複數個歐姆接觸層109t、109l與複數個上閘極導電層211t、211l可包含矽化鈦、矽化鎳、矽化鎳鉑、矽化鉭或矽化鈷。熱處理可為一動態表面退火製程。在熱處理之後，可執行一清洗製程，以移除未反應的導電材料。清洗製程可使用蝕刻劑，例如過氧化氫(hydrogen peroxide)以及SC-1溶液。複數個歐姆接觸層109t、109l與複數個上閘極導電層211t、211l可具有一厚度，介於大約2nm到大約20nm之間，並可當成歐姆接觸以降低複數個雜質層105t、105l與複數個下閘極導電層203t、203l的接觸電阻。
請參考圖12，罩蓋層111可形成在如圖11所描述的中間半導體元件上，以覆蓋複數個閘極間隙子209t、209l、複數個上閘極導電層211t、211l、複數個歐姆接觸層109t、109l以及絕緣層IL。舉例來說，罩蓋層111的製作技術可包含化學氣相沉積、電漿加強化學氣相沉積或類似方法。舉例來說，罩蓋層111可包含氧化矽、氮化矽、氮氧化矽、氧化氮化矽、其他半導體氧化物、其他半導體氮化物或其組合。
請參考圖1及圖13到圖15，在步驟S17，一第一介電層301可形成在罩蓋層111上，一第二介電層303可形成在第一介電層301上以及在基底101的第一區R1上方，一第三介電層305可形成在第一介電層301以 及第二介電層303上。
請參考圖13，第一介電層301可形成在如圖12所描述的中間半導體元件上，以覆蓋罩蓋層111。可執行一平坦化製程，例如化學機械研磨，以移除多餘材料並提供一大致平坦表面給接下來的處理步驟。舉例來說，第一介電層301的製作技術可包含化學氣相沉積、電漿加強化學氣相沉積。在一些實施例中，第一介電層301可使用一矽酸鹽或一矽源、一些摻雜物源以及一臭氧源進行沉積。舉例來說，該等摻雜物源可為硼酸三乙酯(triethylborate)、磷酸三乙酯(triethylphosphate)、亞磷酸三乙酯(triethyphosphite)、磷酸三甲酯(trimethylphosphate)或亞磷酸三甲酯(trimethylphosphite)。舉例來說，矽酸鹽或矽源可為四甲氧基矽烷(tetramethylorthosilicate)。該等摻雜物源可導致多個雜質原子在第一介電層301中，該等雜質原子例如磷或硼。
在一些實施例中，形成在基底101之第一區R1以及第二區R2上方的第一介電層301均具有該等雜質原子。在一些實施例中，僅形成在基底101的第一區R1或第二區R2上方的第一介電層301具有該等雜質原子。在此情況下，形成在第一區R1上方的第一介電層301以及形成在第二區R2上方的第一介電層301可以多個遮罩層的輔助而分開形成。
請參考圖14，第二介電層303可形成在第一介電層301上。在一些實施例中，第二介電層303可具有一厚度T2，小於第一介電層301的一厚度T1。舉例來說，第二介電層303的製作技術可包含化學氣相沉積、電漿加強化學氣相沉積。在一些實施例中，第二介電層303可使用一矽酸鹽或一矽源、一些摻雜物源以及一臭氧源進行沉積。舉例來說，該等摻雜物源可為硼酸三乙酯(triethylborate)、磷酸三乙酯 (triethylphosphate)、亞磷酸三乙酯(triethyphosphite)、磷酸三甲酯(trimethylphosphate)或亞磷酸三甲酯(trimethylphosphite)。舉例來說，矽酸鹽或矽源可為四甲氧基矽烷(tetramethylorthosilicate)。該等摻雜物源可導致多個雜質原子在第二介電層303中，該等雜質原子例如磷或硼。在一些實施例中，第一介電層301的該等摻雜物源與第二介電層303的該等摻雜物源可為相同。因此，第一介電層301與第二介電層303可包含相同的多個雜質原子。在一些實施例中，第二介電層303之該等原子的濃度可大於第一介電層301之該等原子的濃度。
請參考圖15，可形成一遮罩層(圖未示)以覆蓋形成在基底101之第一區R1上方的第一介電層301。可暴露形成在基底101之第二區R2上方的第一介電層301。可執行一蝕刻製程，例如非等向性乾蝕刻製程，以移除形成在基底101之第二區R2上方的第一介電層301。在蝕刻製程之後，可暴露形成在基底101之第二區R2上方的第一介電層301，並可移除該遮罩層。
請參考圖15，可形成第三介電層305以覆蓋形成在基底101之第一區R1上方的第二介電層303以及形成在基底101之第二區R2上方的第一介電層301。可執行一平坦化製程，例如化學機械研磨，以移除多餘材料並提供一大致平坦表面給接下來的處理步驟。在一些實施例中，第三介電層305可具有一厚度T3，大於第二介電層3036的厚度T2。在一些實施例中，第三介電層305的厚度T3可大於或等於第一介電層301的厚度T1。
在一些實施例中，舉例來說，第三介電層305的製作技術可包含化學氣相沉積、電漿加強化學氣相沉積。在一些實施例中，第三介電層305可使用一矽酸鹽或一矽源、一些摻雜物源以及一臭氧源進行沉 積。舉例來說，該等摻雜物源可為硼酸三乙酯(triethylborate)、磷酸三乙酯(triethylphosphate)、亞磷酸三乙酯(triethyphosphite)、磷酸三甲酯(trimethylphosphate)或亞磷酸三甲酯(trimethylphosphite)。舉例來說，矽酸鹽或矽源可為四甲氧基矽烷(tetramethylorthosilicate)。該等摻雜物源可導致多個雜質原子在第二介電層303中，該等雜質原子例如磷或硼。在一些實施例中，第三介電層305的該等摻雜物源與第二介電層303的該等摻雜物源可為不同。因此，第三介電層305與第二介電層303可包含不同的多個雜質原子。
請參考圖15，第四介電層307可形成在第三介電層305上。在一些實施例中，第四介電層307可具有一厚度T4，大於或等於第三介電層305的厚度T3。第四介電層307的厚度T4可大於第二介電層303的厚度T2。舉例來說，第四介電層307的製作技術可包含化學氣相沉積、電漿加強化學氣相沉積。在一些實施例中，第四介電層307可使用一矽酸鹽或一矽源、一些摻雜物源以及一臭氧源進行沉積。舉例來說，該等摻雜物源可為硼酸三乙酯(triethylborate)、磷酸三乙酯(triethylphosphate)、亞磷酸三乙酯(triethyphosphite)、磷酸三甲酯(trimethylphosphate)或亞磷酸三甲酯(trimethylphosphite)。舉例來說，矽酸鹽或矽源可為四甲氧基矽烷(tetramethylorthosilicate)。該等摻雜物源可導致多個雜質原子在第四介電層307中，該等雜質原子例如磷或硼。在一些實施例中，第四介電層307的該等摻雜物源與第三介電層305的該等摻雜物源可為相同。因此，第四介電層307與第三介電層305可包含相同的多個雜質原子。在一些實施例中，第四介電層307之該等原子的濃度可大於第三介電層305之該等原子的濃度。
圖16是頂視示意圖，例示本揭露一實施例的中間半導體元件。圖17是剖視示意圖，例示分別沿圖16的剖線A-A’、B-B’、C-C’及D-D’的結構。圖18是剖視示意圖，例示本揭露一實施例的半導體元件1A。
請參考圖1及圖16到圖18，在步驟S19，一第一接觸點401以及一第二接觸點403可形成在複數個上閘極導電層211t、211l上，複數個第三接觸點405以及複數個第四接觸點407可形成在複數個歐姆接觸層109t、109l上。
請參考圖16及圖17，一遮罩層(圖未示)可形成在第四介電層307上，以界定第一接觸點401、第二接觸點403、複數個第三接觸點405以及複數個第四接觸點407的各位置以及各圖案。可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以形成複數個接觸點開孔513-1、513-3、513-5、513-7。
由於該等介電層之該等原子的濃度可影響在蝕刻製程期間的蝕刻行為(etching behavior)，以便確定接觸點開孔的輪廓。藉由使用該等介電層之該等原子的濃度以及在第一區R1與第二區R2處之介電層的不同堆疊架構，具有不同輪廓之該等接觸點開孔可形成在不同區中。一般而言，具有該等原子之低濃度的介電層可具有錐形側壁輪廓。舉又該等原子之高濃度的介電層可具有大致垂直側壁輪廓。
在一些實施例中，接觸點開孔513-1可設置在基底101的第一區R1上方。接觸點開孔513-1可沿著第四介電層307、第三介電層305、第二介電層303、第一介電層301以及罩蓋層111設置以暴露上閘極導電層211t。由第四介電層307、第三介電層305以及第二介電層303所組成之接觸點開孔513-1的各側壁可大致呈垂直。由第一介電層301以及罩蓋層111 所組成之接觸點開孔513-1的各側壁可呈錐形。
接觸點開孔513-3可設置在基底101的第二區R2上方。接觸點開孔513-3可沿著第四介電層307、第三介電層305、第一介電層301以及罩蓋層111設置以暴露上閘極導電層211l以及該等閘極間隙子209l的一部分。由第四介電層307、第三介電層305、第一介電層301以及罩蓋層111所組成之接觸點開孔513-3的各側壁可大致呈垂直。
為了簡潔、清楚以及便於描述，僅描述一個接觸點開孔513-5。接觸點開孔513-5可設置在基底101的第一區R1上方。接觸點開孔513-5可沿著第四介電層307、第三介電層305、第二介電層303、第一介電層301以及罩蓋層111而形成以暴露歐姆接觸層109t。由第四介電層307、第三介電層305以及第二介電層303所組成之接觸點開孔513-5的各側壁可大致呈垂直。由第一介電層301與罩蓋層111所組成之接觸點開蓊開孔513-5的各側壁可呈錐形。
為了簡潔、清楚以及便於描述，僅描述一個接觸點開孔513-7。接觸點開孔513-7可設置在基底101的第二區R2上方。接觸點開孔513-7可沿著第四介電層307、第三介電層305、第一介電層301以及罩蓋層111而形成以暴露歐姆接觸層109l。由第四介電層307、第三介電層305、第一介電層301以及罩蓋層111所組成之接觸點開孔513-7的各側壁可大致呈垂直。
請參考圖18，第一接觸點401、第二接觸點403、複數個第三接觸點405以及複數個第四接觸點407可分別對應形成在複數個接觸點開孔513-1、513-3、513-5、513-7中。舉例來說，第一接觸點401、第二接觸點403、複數個第三接觸點405以及複數個第四接觸點407的製作技術 可包含化學氣相沉積、電漿加強化學氣相沉積、物理氣相沉積、噴濺或其他適合的沉積方法。舉例來說，第一接觸點401、第二接觸點403、複數個第三接觸點405以及複數個第四接觸點407可包含銅、鎢、鋁、其他適合的導電材料或其組合。可執行一平坦化製程，例如化學機械研磨，以移除多餘材料並提供一大致平坦表面給接下來的處理步驟。第一接觸點401、第二接觸點403、複數個第三接觸點405以及複數個第四接觸點407的各輪廓可從複數個接觸點開孔513-1、513-3、513-5、513-7繼承。
在一些實施例中，第一接觸點401可設置在基底101的第一區R1上方，並可包括一第一下部401-1以及一第一上部401-3。第一下部401-1可形成在上閘極導電層211t上、在第一介電層301中以及沿著罩蓋層111形成。第一下部401-1的各側壁可呈錐形。第一上部104-3可形成在第一下部401-1上以及沿著第四介電層307、第三介電層305以及第二介電層303而形成。第一下部401-3的各側壁可大致呈垂直。
第二接觸點403可設置在基底101的第二區R2上方，並可包括一第二下部403-1以及一第二上部403-3。第二下部403-1可形成在上閘極導電層211l上，並可包括一延伸部，以覆蓋閘極間隙子209l的一部分。第二下部403-1可形成在第一介電層301中並沿著罩蓋層111而形成。
為了簡潔、清楚以及便於描述，僅描述一個第三接觸點405。第三接觸點405可設置在基底101的第一區R1上方以及在歐姆接觸層109t上。沿著第一介電層301與罩蓋層111形成之第三接觸點405的各側壁可呈錐形。沿著第四介電層307、第三介電層305以及第二介電層303之第三接觸點405的各側壁可大致呈垂直。
為了簡潔、清楚以及便於描述，僅描述一個第四接觸點 407。第四接觸點407可設置在基底101的第二區R2上方以及在歐姆接觸層109l上。沿著第一介電層301與罩蓋層111而形成之第四接觸點407的各側壁可大致呈垂直。沿著第四介電層307、第三介電層305以及第二介電層303之第四接觸點407的各側壁可大致呈垂直。
本揭露之一實施例提供一種半導體元件，包括一基底，包括一第一區以及一第二區；一第一閘極結構，設置在該基底的該第一區上；以及一第二閘極結構，設置在該基底的該第二區上；一第一接觸點，包括一第一下部，設置在該第一閘極結構的一上表面上；以及一第一上部，設置在該第一下部上；以及一第二接觸點，包括一第二下部，設置在該第二閘極結構的一上表面上以及在該第二閘極結構的一側壁上；以及一第二上部，設置在該第二下部上。該第一下部的各側壁呈錐形，而該第二下部的各側壁大致呈垂直。
本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一基底，該基底包括一第一區以及一第二區；形成一第一閘極結構在該基底的該第一區上以及形成一第二閘極結構在該基底的該第二區上；形成一第一介電層在該基底上以覆蓋該第一閘極結構；形成一第二介電層在該第一介電層上以及在該基底的該第一區上方；形成一第一接觸點，包括一第一下部，沿著該第一介電層設置並接觸該第一閘極結構的一上表面；以及一第一上部，沿著該第二介電層設置以及在該第一下部上；以及形成一第二接觸點，包括一第二下部，接觸該第二閘極結構的一上表面以及該第二閘極結構的一側壁；以及一第二上部，設置在該第二下部上。該第一介電層包括多種原子，該等原子包含磷、砷、銻或硼。該第一下部的各側壁呈錐形，而該第二下部的各側壁大致呈垂直。
由於本揭露該半導體元件的設計，由具有不同原子濃度及堆疊結構之多個介電層所製造的多個接觸點401、405之錐形輪廓，可減少在第一區R1(例如該緊密區(tight region))處的相鄰元件之間的漏電流。因此，可改善半導體元件1A的效能。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
1A:半導體元件
101:基底
101-1:處置層
101-3:埋入隔離層
103l:井層
103t:井層
105l:雜質層
105t:雜質層
109l:歐姆接觸層
109t:歐姆接觸層
111:罩蓋層
200l:閘極結構
200t:閘極結構
201l:閘極隔離層
201t:閘極隔離層
203l:下閘極導電層
203t:下閘極導電層
209l:閘極間隙子
209t:閘極間隙子
211l:上閘極導電層
211t:上閘極導電層
301:第一介電層
303:第二介電層
305:第三介電層
307:第四介電層
401:第一接觸點
401-1:第一下部
401-3:第一上部
403:第二接觸點
403-1:第二下部
403-3:第二上部
405:第三接觸點
407:第四接觸點
IL:絕緣層
R1:第一區
R2:第二區
T1:厚度
T2:厚度
T3:厚度
T4:厚度
Z:方向

Claims (19)

  1. 一種半導體元件，包括：一基底，包括一第一區以及一第二區；一第一閘極結構，設置在該基底的該第一區上；以及一第二閘極結構，設置在該基底的該第二區上；一第一接觸點，包括：一第一下部，設置在該第一閘極結構的一上表面上；以及一第一上部，設置在該第一下部上；以及一第二接觸點，包括：一第二下部，設置在該第二閘極結構的一上表面上以及在該第二閘極結構的一側壁上；以及一第二上部，設置在該第二下部上；複數個閘極間隙子，設置在該第一閘極結構的各側壁上；其中該第一下部的各側壁相對於該第一閘極結構呈錐形，而該第二下部的各側壁相對於該第二閘極結構大致呈垂直。
  2. 如請求項1所述之半導體元件，還包括一第一介電層，設置在該基底的該第一區上；其中該第一閘極結構與該第一下部設置在該第一介電層中；其中該第一介電層包含多種原子，該等原子包括磷、砷、銻或硼。
  3. 如請求項2所述之半導體元件，還包括一第二介電層，設置在該第一介電層上；其中該第一上部沿著該第二介電層設置；其中該第二介電層包 含多種原子，該等原子包括磷、砷、銻或硼；其中該第二介電層之該等原子的一濃度大於該第一介電層之該等原子的一濃度。
  4. 如請求項3所述之半導體元件，還包括一第三介電層，設置在該第二介電層上；其中該第三介電層包含多種原子，該等原子包括磷、砷、銻或硼。
  5. 如請求項4所述之半導體元件，還包括一第四介電層，設置在該第三介電層上；其中該第四介電層包含多種原子，該等原子包括磷、砷、銻或硼；其中該第四介電層之該等原子的一濃度大於該第三介電層之該等原子的一濃度。
  6. 如請求項3所述之半導體元件，其中該第一介電層與該第二介電層包含相同類型的原子。
  7. 如請求項5所述之半導體元件，其中該第三介電層與該第四介電層包含相同類型的原子。
  8. 如請求項1所述之半導體元件，還包括一罩蓋層，覆蓋該第一閘極結構與該第二閘極結構；其中該第一下部沿著該罩蓋層設置並接觸該第一閘極結構的該上表面；其中該第二下部沿著該罩蓋層設置並接觸該第二閘極結構的該上表面。
  9. 如請求項1所述之半導體元件，還包括一第一介電層，設置在該基底的該第二區上；其中該第二閘極結構與該第二下部設置在該第一介電層中。
  10. 如請求項9所述之半導體元件，還包括一第三介電層，設置在該第一介電層上；其中該第三介電層包含多種原子，該等原子包括磷、砷、銻或硼。
  11. 如請求項1所述之半導體元件，其中該第一上部的各側壁相對於該第一閘極結構大致呈垂直，該第二上部的各側壁相對於該第二閘極結構大致呈垂直。
  12. 如請求項1所述之半導體元件，其中該第一閘極結構包括：一閘極隔離層，設置在該基底的該第一區上；以及一下閘極導電層，設置在該閘極隔離層上；其中該第一下部接觸該下閘極導電層。
  13. 如請求項12所述之半導體元件，還包括一歐姆接觸層，設置在該下閘極導電層與該第一下部之間；其中該歐姆接觸層包含矽化鈦、矽化鎳、矽化鎳鉑、矽化鉭或矽化鈷。
  14. 如請求項3所述之半導體元件，其中該第二介電層的一厚度小於該第一介電層的一厚度。
  15. 如請求項4所述之半導體元件，其中該第三介電層的一厚度大於該第二介電層的一厚度。
  16. 如請求項5所述之半導體元件，其中該第四介電層的一厚度大於該第二介電層的一厚度。
  17. 如請求項1所述之半導體元件，其中該基底之該第一區的一元件密度大於該基底之該第二區的一元件密度。
  18. 一種半導體元件的製備方法，包括：提供一基底，該基底包括一第一區以及一第二區；形成一第一閘極結構在該基底的該第一區上以及形成一第二閘極結構在該基底的該第二區上；形成一第一介電層在該基底上以覆蓋該第一閘極結構，其中該第一介電層包括多種原子，該等原子包含磷、砷、銻或硼；形成一第二介電層在該第一介電層上以及在該基底的該第一區上方；形成一第一接觸點，包括：一第一下部，沿著該第一介電層設置並接觸該第一閘極結構的一上表面；以及一第一上部，沿著該第二介電層設置以及在該第一下部上；以及 形成一第二接觸點，包括：一第二下部，接觸該第二閘極結構的一上表面以及該第二閘極結構的一側壁；以及一第二上部，設置在該第二下部上；其中該第一下部的各側壁相對於該第一閘極結構呈錐形，而該第二下部的各側壁相對於該第二閘極結構大致呈垂直。
  19. 如請求項18所述之半導體元件的製備方法，還包括下列步驟：形成一第三介電層在該第二介電層上，其中該第三介電層包含多種原子，該等原子包含磷、砷、銻或硼；以及形成一第四介電層在該第三介電層上，其中該第四介電層包括多種原子，該等原子包含磷、砷、銻或硼。
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