TW201935534A - 半導體元件的製造方法 - Google Patents

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dielectric
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洪銘輝
郭瑞年
林延勳
林耕雍
楊博宇
萬獻文
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台灣積體電路製造股份有限公司
國立臺灣大學
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Abstract

一種半導體元件的製造方法包含：在半導體基材上形成第一高介電常數介電層；在第一高介電常數介電層上形成第二高介電常數介電層，其中第二高介電常數介電層包含與第一高介電常數介電層的材料不同的材料；退火第一高介電常數介電層以及第二高介電常數介電層，使得第一高介電常數介電層與第二高介電常數介電層相互擴散；以及在第二高介電常數介電層上形成閘電極。

Description

半導體元件的製造方法
本案係關於一種半導體元件及其製造方法。
積體電路(integrated circuit,IC)的製造已經藉由增加在半導體元件中形成的積體電路的密度來驅使。這藉由實現更激進設計規則以允許形成更大密度的積體電路裝置來達成。儘管如此，增加積體電路裝置(諸如電晶體)之密度亦增加具有減小之特徵大小的處理半導體元件的複雜性。
於一或多個實施方式中，一種半導體元件的製造方法包含：在半導體基材上形成第一高介電常數介電層；在第一高介電常數介電層上形成第二高介電常數介電層，其中第二高介電常數介電層包含與第一高介電常數介電層的材料不同的材料；退火第一高介電常數介電層以及第二高介電常數介電層，使得第一高介電常數介電層與第二高介電常 數介電層相互擴散；以及在第二高介電常數介電層上形成閘電極。
50‧‧‧多腔室處理系統
56‧‧‧晶圓搬運腔室
100、200、1100、1200‧‧‧半導體元件
102、202、302、701、801、1102、1202‧‧‧基材
110、110'、120、130、150、160、160'、160"、210、310、410、562、662、710、810、910、1110、1111、1210‧‧‧介電堆疊
111、311、710'‧‧‧閘極介電堆疊
112、112'、114、114'、116、116'、118、118'、121、122、123、124、125、126、131、132、133、134、135、136、141、142、143、144、145、146、151、152、153、154、155、161、162、163、164、165、166、171、172、173、912、914、916、918‧‧‧層
115、515、1115、1117、1215、1217‧‧‧遮罩層
180、380‧‧‧金屬層
181、281、381、481、564、705、805、905、1005、1181‧‧‧閘電極
182、382、582、1182、1282‧‧‧圖案化之光阻劑
190、290、390、540、542、724、1190、1290‧‧‧源極/汲極區域
191、391、491‧‧‧閘極結構
192、194、592、594、1192、1194、1292、1294‧‧‧源極/汲極接觸層
210'、410'、566、567、568、569、662'、712、714、716、810'、1112、1114、1116、1118、1210'‧‧‧介電層
211、411、811、1011‧‧‧閘極介電質
212、412、666、812、1212‧‧‧第一層
214、414、668、814、1214‧‧‧第二層
295、395、595、1195、1295‧‧‧源極/汲極接觸
300、400‧‧‧鰭式場效電晶體元件
306‧‧‧淺溝槽隔離
309‧‧‧半導體鰭
312、314、316、318‧‧‧高介電常數介電層
312'、314'、316'、318'‧‧‧圖案化層
500、600‧‧‧環繞式閘極元件
522‧‧‧絕緣層
524‧‧‧下層
526‧‧‧半導體層
528‧‧‧圖案化之主動區域遮罩
530‧‧‧墊氧化矽層
532‧‧‧氮化矽層
544、722‧‧‧通道區域
550、552‧‧‧接觸部位
560‧‧‧奈米桿結構
700‧‧‧頂部閘極拓撲絕緣體場效元件
720、820‧‧‧主動層
720'、820'、920、1020‧‧‧主動區域
740、840、940、1040‧‧‧金屬接觸
800‧‧‧頂部閘極拓撲絕緣體場效元件
900、1000‧‧‧背部閘極拓撲絕緣體場效元件
1180‧‧‧剩餘閘電極材料
1184、1284‧‧‧硬遮罩層
1280‧‧‧閘電極材料
CV1、CV2‧‧‧值
EV1、EV2、EV3‧‧‧增強值
LL1、LL2‧‧‧直線
P1‧‧‧原子層沉積製程
P2‧‧‧退火製程
P3‧‧‧佈植製程
P4‧‧‧退火製程
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本揭示的態樣。應注意，根據工業中的標準實務，各個特徵並非按比例繪製。事實上，出於論述清晰之目的，可任意增加或減小各個特徵之尺寸。
第1A圖、第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8圖及第9A圖係根據本揭示之一些實施方式的在各個製造階段處的半導體元件的橫截面圖。第1B圖係圖示用於第1A圖之示例性結構的介電常數隨著在兩個不同高介電常數介電層之間的厚度比變化的圖。第1C圖至第1I圖係根據本揭示之一些實施方式的在與第1A圖實質上相同的製造階段處的一些其他半導體元件的橫截面圖。第9B圖係沿著第9A圖中之線B-B的橫截面圖。第9C圖係第9A圖中的半導體元件的俯視圖。
第10圖、第11A圖及第12A圖係根據本揭示之一些實施方式的在各個製造階段處的半導體元件的橫截面圖。第11B圖係圖示用於第11A圖之示例性結構的介電常數隨著在兩個不同高介電常數介電層之間的厚度比變化的圖。第12B圖係沿著第12A圖中之線B-B的橫截面圖。第12C圖係第12A圖中的半導體元件200的俯視圖。
第13A圖至第13J圖係根據本揭示之一些實施方式的在各個製造階段處的半導體元件的橫截面圖。第13K圖係沿著第13J圖中之線K-K的橫截面圖。第13L圖係第13J圖中的半導體元件的俯視圖。
第14A圖至第14K圖係根據本揭示之一些實施方式的在各個製造階段處的半導體元件的橫截面圖。第14L圖係沿著第14K圖中之線L-L的橫截面圖。第14M圖係第14K圖中的半導體元件的俯視圖。
第15A圖至第15G圖係根據本揭示之一些實施方式的在各個製造階段處的鰭式場效電晶體(Fin Field-effect transistor,FinFET)元件的立體圖。
第16A圖至第16C圖係根據本揭示之一些實施方式的在各個製造階段處的鰭式場效電晶體元件的立體圖。
第17圖、第18圖、第19A圖、第20A圖、第21A圖、第22A圖、第23A圖及第24A圖以及第25圖至第27圖係根據本揭示之一些實施方式的分別在各個製造階段處的環繞式閘極(gate-all-around,GAA)元件的立體圖及橫截面圖。第19B圖、第20B圖、第21B圖、第22B圖、第23B圖及第24B圖係分別沿著第19A圖、第20A圖、第21A圖、第22A圖、第23A圖及第24A圖中之線B’-B’的橫截面圖。第24C圖係沿著第24A圖中之線C’-C’的橫截面圖。第24D圖係第24A圖中的環繞式閘極元件的俯視圖。
第28A圖至第28C圖係根據本揭示之一些實施方式的在各個製造階段處的環繞式閘極元件的橫截面圖。
第29A圖、第29B圖及第29C圖係根據本揭示之一些實施方式的在各個製造階段處的頂部閘極拓撲絕緣體(Topological insulator,TI)場效元件的立體圖。第29D圖係沿著第29C圖中之線D’-D’的橫截面圖。
第30A圖、第30B圖及第30C圖係根據本揭示之一些實施方式的在各個製造階段處的頂部閘極拓撲絕緣體場效元件的立體圖。
第31A圖係根據本揭示之一些實施方式的背部閘極拓撲絕緣體場效元件的俯視圖。第31B圖及第31C圖係根據本揭示之一些實施方式的背部閘極拓撲絕緣體場效元件的不同側視圖。
第32圖係根據本揭示之一些實施方式的背部閘極拓撲絕緣體場效元件的側視圖。
第33圖係根據本揭示之一些實施方式的示例性多腔室處理系統的示意性俯視圖。
以下揭示內容提供許多不同實施方式或實例，以便實施所提供標的之不同特徵。下文描述部件及排列之特定實例以簡化本揭示。當然，此等僅為實例且並不意欲為限制性。例如，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包含以直接接觸形成第一特徵及第二特徵的實施方式，且亦可包含在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施方 式。另外，本揭示可在各個實例中重複元件符號及/或字母。此重複係出於簡便性及清晰的目的且本身並不指示所論述之各個實施方式及/或配置之間的關係。
另外，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所示出之一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中裝置之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且由此可類似解讀本文所使用之空間相對性描述詞。
本揭示之實施方式提供了改良的高介電常數介電層，其可在各種元件類型的任一種中採用。例如，本揭示的實施方式可用於形成閘極堆疊，此等閘極堆疊適於在平面主體金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistors,MOSFET)、多閘極電晶體(平面或垂直，諸如鰭式場效電晶體元件、環繞式閘極(gate-all-around,GAA)元件、Ω閘極(Ω-閘極)元件或Pi閘極(π-閘極)元件)以及應變半導體元件、絕緣體覆矽(silicon-on-insulator,SOI)元件、部分耗盡絕緣體覆矽元件、全部耗盡絕緣體覆矽元件或類似者中使用。此外，可在形成P型及/或N型元件時採用本文揭示的實施方式。
第1A圖、第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8圖及第9A圖係根據本揭示之一些實施方式的在各個製造階段處的半導體元件100的橫截面圖。第1B圖係圖示用於第1A圖之示例性結構的介電常數隨著在兩個不同高介電常數介電層之間的厚度比變化的圖。第1C圖至第1I圖係根據本揭示之一些實施方式的在與第1A圖實質上相同的製造階段處的一些其他半導體元件的橫截面圖。第9B圖係沿著第9A圖中之線B-B的橫截面圖，並且第9C圖係第9A圖中的半導體元件100的俯視圖。
參考第1A圖。介電堆疊110在基材102上方形成。基材102可係主體矽基材。於一些實施方式中，基材102可包含：元素半導體，諸如呈結晶結構的矽(Si)或鍺(Ge)；化合物半導體，諸如碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)、及/或銻化銦(InSb)；合金半導體，諸如鍺矽(SiGe)、砷化銦鎵(InGaAs)；或其組合。於一些實施方式中，基材102具有(001)表面定向。例如，基材102係具有(001)表面定向的GaAs基材。可能的基材102亦包含絕緣體覆矽基材。絕緣體覆矽基材使用藉由佈植氧分離(SIMOX)、晶圓接合、及/或其他適宜方法來製造。一些示例性基材102亦包含絕緣體層。絕緣體層包含適宜材料，諸如氧化矽、藍寶石及/或其組合。示例性絕緣體層可係埋入之氧化物層(buried oxide layer,BOX)。絕緣體藉由一或多個適宜製程形成，此適宜製程諸如佈植(例如，SIMOX)、氧化、沉積及/或其他適宜製程。在一些示 例性半導體基材102中，絕緣體層係絕緣體覆矽基材的組分(例如，層狀結構)。
基材102亦可包含各種摻雜區域。摻雜區域可摻雜有：p型摻雜劑，諸如硼或BF2；n型摻雜劑，諸如磷或砷；或其組合。摻雜區域可直接在基材102上、在P阱結構中、在N阱結構中、在雙阱結構中及/或使用突起結構形成。基材102可進一步包含各種主動區域，諸如經配置為用於N型金屬氧化物半導體電晶體元件的區域以及經配置為用於P型金屬氧化物半導體電晶體元件的區域。
於一些實施方式中，介電堆疊110係多層結構。於一些實施方式中，介電堆疊110中的層係具有與氧化矽的介電常數(約3.9)相比較高的介電常數的高介電常數介電質。例如，於一些實施方式中，介電堆疊110的層中的至少一者係由金屬氧化物(諸如Al2O3、Ga2O3、In2O3或類似者)製成。於一些實施方式中，介電堆疊110的層中的至少一者係由過渡金屬氧化物(諸如HfO2、ZrO2、TiO2或類似者)製成。於一些實施方式中，介電堆疊110的層中的至少一者由稀土金屬氧化物(諸如Sc2O3、Y2O3、La2O3、Ce2O3、Pr2O3、Nd2O3、Pm2O3、Sm2O3、Eu2O3、Gd2O3、Tb2O3、Dy2O3、Ho2O3、Er2O3、Tm2O3 Yb2O3、Lu2O3或類似者)製成。於一些實施方式中，介電堆疊110的層中的至少一者係由具有式AxB2-xO3的混合氧化物製成，其中A可以係非稀土金屬或稀土金屬，B可以係與A不同的非稀土金屬或稀土金屬。
於一些實施方式中，介電堆疊110中的層的排列係週期的並且表達為：(L1/L2/.../LN)/(L1/L2/.../LN)/.../(L1/L2/.../LN)；其中L1、L2、…、LN分別表示介電堆疊110中的層，層L1、L2、…、LN中的至少兩層可由彼此不同的材料所製成的或可由相同的材料所製成的，N層的組合(L1/L2/.../LN)被稱為介電堆疊110的週期單元，並且N係整數(>1)且表示週期單元中層的數量。注意到，介電堆疊110中層的數量可取決於半導體元件100的實際設計而變化。
例如，用於先前提及的介電堆疊110的週期規則的參數可係N=2，L1=Y2O3，並且L2=Al2O3。在此種情況下，介電堆疊110係Y2O3層/Al2O3層/Y2O3層/Al2O3層/…/Y2O3層/Al2O3層的堆疊。將第1A圖視為示例性實施方式，介電堆疊110包含四層112、114、116及118。在此實施方式中，層112係由Y2O3製成，層114係由Al2O3製成，層116係由Y2O3製成，並且層118係由Al2O3製成。亦即，Al2O3層及緊鄰層Al2O3的Y2O3層係組合用作介電堆疊110的週期單元。在所描繪的實施方式中，在介電堆疊110中存在兩個週期單元，但本揭示不限於此。由於介電堆疊110中有一個以上的週期單元，Al2O3層及Y2O3層以交替方式排列。於一些實施方式中，層112、114、116及118的厚度實質上相同，但本揭示不限於此。於一些實施方式中，介電堆疊110中的最低層(例如，層112)係由Y2O3製成，使得介電堆疊110中的Al2O3層與基材102分離。在其中基材102 係具有(001)表面的GaAs基材之一些實施方式中，若Al2O3層直接在GaAs基材102的(001)表面上形成，則鋁可從Al2O3層擴散到GaAs基材102中。然而，在本實施方式中，因為介電堆疊110中的Al2O3層與基材102分離，可以緩解鋁擴散。換言之，無鋁高介電常數介電層112插入GaAs基材102與含鋁高介電常數介電層114之間，使得含鋁高介電常數介電層114可以與GaAs基材102分離。
於一些實施方式中，介電堆疊110使用一或多個原子層沉積(atomic layer deposition,ALD)製程P1形成。原子層沉積製程P1採用在製程中可以與表面反應或化學吸附在基材上以相繼累積沉積層的前驅物材料，每個沉積層具有約一原子層厚度的特徵。在適當選擇的製程條件下，化學吸附反應具有自我限制特徵，意味著在每個反應循環中沉積的前驅物材料量係固定的，並且將前驅物材料限於在表面上生長，並且由此可以由所應用的生長循環的次數來容易且精確地控制膜厚度。在第1A圖中，層112使用原子層沉積製程P1沉積並且因此具有基於原子層沉積製程P1的沉積循環的厚度。每個循環中的前驅物(及/或反應物)可以係相同或不同的。
原子層沉積製程P1可包含複數個反應循環以形成期望厚度的層112。因此，層112的厚度可以使用原子層沉積製程P1的循環次數來控制。於一些實施方式中，原子層沉積製程P1可包含三個循環以形成具有從約1Å至約5Å變化的厚度的層112。若層112的厚度大於約5Å，則介 電常數可能不會有顯著的改良，這將在下文關於第1B圖更詳細論述。若層112的厚度小於約1Å，則在基材102與後續形成之閘電極181(如第4圖所示)之間的隔離可能係不令人滿意的，因此導致增加閘極洩漏電流。
於一些實施方式中，用於形成層112的原子層沉積製程P1在從約250℃至約300℃的溫度範圍中、在從約4至約6托的壓力範圍中執行，並且利用Y(EtCp)3作為前驅物及H2O作為共反應物。於一些實施方式中，用於形成層112的原子層沉積製程P1在從約200℃至約400℃的溫度範圍中、在從約4至約6托的壓力範圍中執行，並且利用Y(Cp)3作為前驅物及H2O作為共反應物。於一些實施方式中，用於形成層112的原子層沉積製程P1在從約150℃至約300℃的溫度範圍中、在從約4至約6托的壓力範圍中執行，並且利用Y(iPr2amd)3作為前驅物及H2O作為共反應物。於一些實施方式中，用於形成層112的原子層沉積製程P1在從約250℃至約350℃的溫度範圍中、在從約4至約6托的壓力範圍中執行，並且利用Y(thd)3作為前驅物及H2O作為共反應物。若用於形成層112的原子層沉積製程P1的條件超出以上範圍，則層112的厚度可能在約1Å至約5Å的範圍之外，此繼而可能導致減小介電常數或增加閘極洩漏電流，如先前論述。於一些實施方式中，用於Y2O3的原子層沉積製程P1的前驅物可包含(iPrCp)2Y(iPr-amd)、Y(MeCp)3、Y(iPrCp)3或其組合。於一些實施方式中，用於Y2O3的原 子層沉積製程P1的共反應物可包含O2、O2電漿、O、H2O2、其他含氧化合物或其組合。
在沉積Y2O3層112之後，若層114由Al2O3製成，則層114可使用另一原子層沉積製程P1來沉積在層112上。於一些實施方式中，原子層沉積製程P1可包含三個循環以形成具有從約1Å至約5Å變化的厚度的層114。若層114的厚度大於約5Å，則可能不會顯著地改良介電常數，這將在下文關於第1B圖更詳細論述。若層112的厚度小於約1Å，則在基材102與後續形成之閘電極181(如第4圖所示)之間的隔離可能係不令人滿意的，因此導致增加閘極洩漏電流。
於一些實施方式中，層112及114在相同處理設備中原位沉積(亦即，在相同原子層沉積腔室中執行)。於一些實施方式中，層112及114在不同處理設備中異位形成(亦即，在不同原子層沉積腔室中執行)。例如，參見第33圖，示出了示例性多腔室處理系統50的示意性俯視圖。於一些實施方式中，如第33圖所示，系統50可以等效地稱為「群集工具」。系統50可大體包含裝載閘腔室52及54、晶圓搬運腔室56、及複數個處理腔室1-6。在各個實施方式中，裝載閘腔室52及54提供將基材傳送進出系統50。在各個實施方式中，系統50係在真空下，並且裝載閘腔室52及54可能「泵下」引入系統50中的基材(例如，藉由機械泵及/或渦輪分子泵)。於一些實施方式中，裝載閘腔室52及54可適於接收單個晶圓或複數個晶圓(例如，載入盒中)。舉例而言，裝 載閘腔室52及54可藉由閘閥與晶圓搬運腔室56分離，從而當排氣裝載閘腔室52及54中的一個或兩個時允許晶圓搬運腔室56保持在真空下。
在各個實施方式中，晶圓搬運腔室56裝備有自動機器人臂，其可沿著水平、垂直及/或旋轉軸中的任一個平滑地移動，以便在裝載閘腔室52及54與基材處理腔室1-6中的任一個之間傳送基材。每個處理腔室1-6可經配置為執行數個基材處理操作，諸如原子層沉積、化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)、磊晶、蝕刻、預處理/預浸泡、除氣、退火以及數個度量操作，諸如X-射線光電子光譜(X-ray Photoelectron Spectroscopy,XPS)分析、原子力顯微鏡(Atomic Force Microscope,AFM)分析及/或其他適宜處理或度量操作。在各個實施方式中，系統50可具有更多或更少的處理腔室。
於一些實施方式中，使用原子層沉積製程來原位形成層112、114、116及118中的至少兩個。舉例而言，形成層112的原子層沉積製程、形成層114的原子層沉積製程、形成層116的原子層沉積製程及形成層118的原子層沉積製程在相同處理腔室(例如，為原子層沉積處理腔室的處理腔室1-6中的一個)中執行。更詳細而言，在沉積層112之後並且在沉積層114之前，層112不暴露至處理腔室(例如，處理腔室1-6中的一個)外部的外部環境。類似地，在沉積層114之後並且在沉積層116之前，層114不暴露至處理腔室 (例如，處理腔室1-6中的一個)外部的外部環境，並且在沉積層116之後並且在沉積層118之前，層116不暴露至處理腔室(例如，處理腔室1-6中的一個)外部的外部環境。
於一些實施方式中，用於沉積層114的原子層沉積製程P1在從約150℃至約350℃的溫度範圍中、在從約8至約10托的壓力範圍中執行，並且利用TMA作為前驅物及H2O作為共反應物。於一些實施方式中，用於沉積層114的原子層沉積製程P1在從約25℃至約150℃的溫度範圍中、在從約8至約10托的壓力範圍中執行，並且利用TMA作為前驅物及O2作為共反應物。於一些實施方式中，用於沉積層114的原子層沉積製程P1在從約150℃至約300℃的溫度範圍中、在從約8至約10托的壓力範圍中執行，並且利用TMA作為前驅物及O3作為共反應物。若用於形成層114的原子層沉積製程P1的條件超出以上範圍，則層114的厚度可能在約1Å至約5Å的範圍之外，此繼而如先前論述可能導致減小介電常數或增加閘極洩漏電流。於一些實施方式中，用於Al2O3層的原子層沉積製程P1的前驅物可包含DMA、AlCl3、Al(OiPr)3或其組合。於一些實施方式中，用於Al2O3層的原子層沉積製程P1的共反應物可包含O2、O、H2O、其他含氧化合物或其組合。
在沉積層114之後，分別由Y2O3及Al2O3製成的層116及118在層114上按順序沉積，以便形成介電堆疊110。於一些實施方式中，層116及118藉由與層112及114實質上相同的方法形成，並且因此出於簡便性的緣故不再重 複描述。於一些實施方式中，介電堆疊110的層中的至少一者藉由使用氣相沉積方法來形成。於一些實施方式中，介電堆疊110的層中的至少一者使用沉積技術形成，此沉積技術諸如分子層沉積(molecular layer deposition,MLD)、化學氣相沉積、濺鍍、分子束磊晶(molecular beam epitaxy,MBE)、化學束磊晶(chemical beam epitaxy,CBE)或類似者。在其中基材102係砷化鎵之一些實施方式中，基材102可以在半導體晶圓(未圖示)上使用分子束磊晶製程來磊晶生長。於一些實施方式中，分子束磊晶製程及原子層沉積製程P1在不同處理腔室(例如，如第33圖所示的處理腔室1-6中的兩個)中執行。
參考第1B圖。第1B圖係圖示在魏加氏定律下介電常數隨Y2O3層與Al2O3層的厚度比變化的圖，其中此函數表示為直線LL1。Y2O3的介電常數係位於約14至約18的範圍中，而Al2O3的介電常數係位於約7至約10的範圍中。大體上，由Y2O3層及Al2O3層構成的介電堆疊的介電常數實質上滿足魏加氏定律(Vegard's law)並且因此係在約8.5與約16之間的直線LL1上。例如，多層介電堆疊之介電常數可係直線LL1上的值CV1。
然而，若介電堆疊的每層(例如，介電堆疊110的每層112、114、116、118)具有小於約5Å的厚度，則可以增強介電堆疊的極化性，這繼而將改良介電堆疊之介電常數。例如，若介電堆疊係由交替堆疊之Y2O3層及Al2O3層製成，並且每層具有小於約5Å的厚度，則介電堆疊之介電 常數可以增強到高於直線LL1上的對應值CV1的增強值EV1。
反之，若介電堆疊之Y2O3層或Al2O3層大於約5Å，則剛沉積的介電堆疊之介電常數可能不被顯著地增強或因此保持在直線LL1上。在此種情況下，介電堆疊之介電常數可以使用退火製程改良，這將關於第11A圖及第11B圖詳細論述。
於一些實施方式中，介電堆疊110可替換為第1C圖至第1H圖所示的介電堆疊中的一個。於一些實施方式中，如第1C圖所示，介電堆疊110’中的至少兩層具有不同材料。在第1C圖中，介電堆疊110’中的層112’、114’、116’及118’具有約5：3：3：6的厚度比。例如，層Y2O3/Al2O3/Y2O3/Al2O3的厚度實質上分別係約5nm/3nm/3nm/6nm，但本揭示不限於此。
於一些實施方式中，用於先前提及的介電堆疊120的週期規則的參數可係N=3，L1=Y2O3，L2=Al2O3，並且L3=HfO2。在此種情況下，介電堆疊120係Y2O3層/Al2O3層/HfO2層/Y2O3層/Al2O3層/HfO2層/…/Y2O3層/Al2O3層/HfO2層的堆疊。將第1D圖視為示例性實施方式，介電堆疊120包含六層121、122、123、124、125及126。在此實施方式中，層121係由Y2O3製成，層122係由Al2O3製成，層123係由HfO2製成，層124係由Y2O3製成，層125係由Al2O3製成，並且層126係由HfO2製成。亦即，相繼排列的Al2O3層、Y2O3層及HfO2層係組合用作介電堆 疊120的週期單元。在所描繪的實施方式中，在介電堆疊120中存在兩個週期單元，但本揭示不限於此。於一些實施方式中，介電堆疊120可係(Y2O3層/Al2O3層/Y2O3層/HfO2層)及(Y2O3層/Al2O3層/Y2O3層/HfO2層)的堆疊，其中在如先前提及的週期規則中，L1=L3=Y2O。於一些實施方式中，層121、122、123、124、125及126的厚度實質上相同，但本揭示不限於此。於一些實施方式中，由Y2O3製成的介電堆疊120中的層的一者與基材102接觸，並且由Al2O3或HfO2製成的介電堆疊120中的層與基材102分離。
於一些實施方式中，如第1E圖所示，介電堆疊130中的層的排列係週期的並且表達為：(L1/L2/.../LN)*A(L’1/L’2/.../L’M)*B；其中L1、L2、...、LN分別表示介電堆疊140中的第一週期分層結構的層，層L1、L2、...、LN係由彼此不同的材料製成，N層的組合(L1/L2/.../LN)被稱為第一週期分層結構的第一週期單元，L’1、L’2、...、LM’分別表示介電堆疊140中的第二週期分層結構的層，層L’1、L’2、...、LM’係由彼此不同的材料製成，M層的組合(L’1、L’2、...、LM’)被稱為第二週期分層結構的第二週期單元，N係整數(>1)並且表示第一週期單元中的層數量，M係整數(>1)並且表示第二週期單元中的層數量；A係整數(>1)，表示第一週期單元的重複次數；以及B係整數(>1)，表示第二週期單元的重複次數。
例如，用於先前提及的介電堆疊130的週期規則的參數可係N=3，A=2，M=2，B=3，L1=Y2O3， L2=Al2O3，L3=HfO2，L’1=La2O3，L’2=ZrO2。在此種情況下，介電堆疊130包含層131、132、133、134、135、136、141、142、143、144、145及146，並且被分為彼此相鄰的兩種類型的週期分層結構，亦即，第一及第二週期分層結構。第一週期分層結構包含層131、132、133、134、135及136，並且具有由相繼排列的Y2O3層、Al2O3層及HfO2層構成的第一週期單元。在所描繪的實施方式中，在第一週期分層結構中存在兩個第一週期單元，但本揭示不限於此。因此，第一週期分層結構可係Y2O3層/Al2O3層/HfO2層/Y2O3層/Al2O3層/HfO2層的堆疊。第二週期分層結構包含層141、142、143、144、145及146，並且具有由相鄰La2O3層及ZrO2層構成的第二週期單元。在第二週期分層結構中的第二週期單元的重複次數係三，但本揭示不限於此。因此，第二週期分層結構可係La2O3/ZrO2/La2O3/ZrO2/La2O3/ZrO2的堆疊。隨後，介電堆疊130係Y2O3層(層131)/Al2O3層(層132)/HfO2層(層133)/Y2O3層(層134)/Al2O3層(層135)/HfO2層(層136)/La2O3層(層141)/ZrO2層(層142)/La2O3層(層143)/ZrO2層(層144)/La2O3層(層145)/ZrO2層(層146)的堆疊。
於一些實施方式中，如第1F圖所示，介電堆疊150中的層的排列係非週期分層結構，並且表達為：L”1/L”2/.../L”K；其中L”1、L”2、...、L”K表示介電堆疊150的層，層L”1、L”2、...、L”K係由彼此不同的材 料製成，並且K係整數並表示非週期分層結構中層的數量。將第1F圖視為示例性實施方式，用於先前提及的介電堆疊150的週期規則的參數可係K=5，L”1=Y2O3，L”2=Al2O3，L”3=HfO2，L”4=La2O3，L”5=ZrO2。介電堆疊150包含層151、152、153、154及155並且係Y2O3層(層151)/Al2O3層(層152)/HfO2層(層153)/La2O3層(層154)/ZrO2層(層155)的堆疊。
於一些實施方式中，如第1G圖所示，介電堆疊160中的層的排列係具有至少一個週期分層部分及至少一個非週期分層部分的分層結構，並且表達為：(Lp/Lnp)；(Lnp/Lp)；(Lp/Lnp/Lp/Lnp/.../Lp或Lnp)；以及(Lnp/Lp/Lnp/Lp/.../Lp或Lnp)；其中Lp表示介電堆疊160中的週期分層部分，諸如第1A圖、第1B圖、第1C圖及第1D圖所示；以及Lnp表示介電堆疊160中的非週期分層部分，諸如第1E圖所示。然而，週期分層部分及非週期分層部分的排列不限於此。於一些實施方式中，介電堆疊160可以係週期分層部分及非週期分層部分的任何組合。於一些實施方式中，介電堆疊160中的週期分層部分Lp係相同的。於一些實施方式中，介電堆疊160中的週期分層部分Lp中的至少兩個彼此不同。於一些實施方式中，介電堆疊160中的非週期分層部分Lnp係相同的。於一些實施方式中，介電堆疊160中的非週期分層部分Lnp中的至少兩個彼此不同。
將第1G圖視為示例性實施方式，用於先前提及的介電堆疊160的週期規則的參數可係Lp1=Y2O3/Al2O3/Y2O3/Al2O3，Lp2=HfO2/ZrO2/HfO2/ZrO2/HfO2/ZrO2，並且Lnp=La2O3/Lu2O3/Eu2O3。隨後，介電堆疊160可係 的堆疊。在此種情況下，介電堆疊160包含Y2O3層112、Al2O3層114、Y2O3層116、Y2O3層118、HfO2層161、ZrO2層162、HfO2層163、ZrO2層164、HfO2層165、ZrO2層166、La2O3層171、Lu2O3層172及Eu2O3層173，並且被分為第一週期分層部分Lp1及第二非週期分層部分Lp2以及第一非週期分層部分Lnp1。第一週期分層部分Lp1包含層112、114、116及118，並且具有由相鄰Y2O3層及Al2O3層構成的第一週期單元。第一週期分層部分Lp1中的第一週期單元的重複次數係二，但本揭示不限於此。第二週期分層部分Lp2包含層161、162、163、164、165及166並且具有由相鄰HfO2層及ZrO2層構成的第二週期單元。第二週期分層部分Lp2中的第二週期單元的重複次數係三，但本揭示不限於此。第一非週期分層部分Lnp1包含分別由La2O3、Lu2O3及Eu2O3製成的層171、172及173，但本揭示不限於此。於一些實施方式中，第一週期分層部分Lp1鄰近第二週期分層部分Lp2並且與基材102接觸。第一非週期分層部分 Lnp1與第一週期分層部分Lp1藉由第二週期分層部分Lp2間隔開。
於一些實施方式中，在第1H圖中，介電堆疊160’類似於第1G圖所示的介電堆疊160，差異在於第一週期分層部分Lp1及第二週期分層部分Lp2與第一非週期分層部分Lnp1在介電堆疊160’中的排列不同於在介電堆疊160 中的排列。如第1H圖所示，介電堆疊160’以諸如下列的方式來排列：於一些實施方式中，第一非週期分層部分Lnp1經設置在第一週期分層部分Lp1與第二週期分層部分Lp2之間。第一週期分層部分與第二週期分層部分藉由第一非週期分層部分Lnp1間隔開。
於一些實施方式中，在第1I圖中，介電堆疊160’’類似於第1G圖所示的介電堆疊160’，差異在於介電堆疊160’’進一步包含第二非週期分層部分Lnp2。如第1I圖所示，介電堆疊160’’係下列的堆疊
於一些實施方式中，介電堆疊160’’中的第二週期分層部分Lp2’具有由HfO2層及ZrO2層構成的第二週期單元。如第1G與所示，第二週期分層部分Lp2’中的第二週期單元重複了兩次而非三次，但本揭示不限於此。此外，第二 非週期分層部分Lnp2包含分別由Gd2O3及Lu2O3製成的層，但本揭示不限於此。
如第1I圖所示，週期分層部分及非週期分層部分以交替方式排列。換言之，第一週期分層部分Lp1經設置在第一非週期分層部分Lnp1與第二非週期分層部分Lnp2之間。第二非週期分層部分Lnp2經設置在第一週期分層部分Lp1與第二週期分層部分Lp2之間。介電堆疊160’’與基材102藉由第一非週期分層部分Lnp1接觸。
參考第2圖。在形成介電堆疊110(如第1A圖所示)之後，金屬層180在介電堆疊110上方形成並且與介電堆疊110的層118接觸。金屬層180係由下列製成：金屬，諸如Mo、Ru、Ti、Ta、W、Hf或其組合；金屬氮化物，諸如MoN、WN、TiN、TaN、TaAlN、TaSiN或其組合。形成金屬層180包含例如CVD、PVD、原子層沉積、類似者或其組合。
參考第3圖。圖案化金屬層180，從而在金屬層180中形成開口，使得暴露出介電堆疊110的層118的區域。於一些實施方式中，使用微影及蝕刻技術來圖案化金屬層180。
參考第4圖及第5圖。在圖案化金屬層180之後，在基材102中使用佈植製程P3來形成源極/汲極區域190。在說明性實施方式中，在佈植製程P3之前，在圖案化之金屬層180(亦可以被稱為閘電極181)上形成圖案化之光阻劑182。源極/汲極區域190隨後藉由離子佈植製程P3使用 圖案化之光阻劑182作為遮罩來形成。於一些實施方式中，源極/汲極區域190佈植有n型摻雜劑。於一些實施方式中，源極/汲極區域190佈植有p型摻雜劑。在佈植製程P3之後，使用丙酮移除圖案化之光阻劑182，並且所得結構在第5圖中圖示。於一些實施方式中，在移除光阻劑182之後，源極/汲極區域190中的摻雜劑可以使用例如退火製程來激活。
參考第6圖。介電堆疊110使用適宜微影及蝕刻技術來圖案化，並且圖案化之介電堆疊110在閘電極181下方的一部分可以用作閘極介電堆疊111。閘極介電堆疊111及其上的閘電極181的組合可以等效地被稱為閘極結構191。此外，圖案化之介電堆疊110的一部分餘留在基材102上並且未由閘電極181覆蓋。
參考第7圖及第8圖。源極/汲極接觸層192及194在源極/汲極區域190上形成。於一些實施方式中，如下文描述，形成源極/汲極接觸層192及194涉及升離(lift-off)技術。
如第7圖所示，遮罩層115經塗佈在圖案化之介電堆疊110及閘極結構191上。於一些實施方式中，遮罩層115可包含聚甲基丙烯酸甲酯(polymethyl methacrylate,PMMA)或具有適當最佳化的其他聚合物以激活平坦化。於一些實施方式中，遮罩層115可包含SiO2或Si，此SiO2或Si藉由下列中的任一項來沉積：電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)或物理氣相沉積或旋塗技術，並且可用作圖案轉移的硬遮 罩。可用於遮罩層115的其他材料包含Si3N4、氮氧化矽、濺鍍之矽、非晶矽(例如，藉由化學氣相沉積方法)及非晶碳(例如，藉由物理氣相沉積或化學氣相沉積方法)。於一些實施方式中，遮罩層115可包含光阻材料。
源極/汲極接觸層192及194(具體地，低電阻金屬，諸如銅、金、銀、鉑或其他貴金屬)藉由電阻式熱蒸發或低溫沉積技術按順序沉積。
其後，半導體元件100浸沒在將與遮罩層115反應的適當溶劑的槽內。遮罩層115膨脹、溶解及升離遮罩層115的表面上的源極/汲極接觸層192及194，從而將源極/汲極接觸層192及194的部分餘留在源極/汲極區域190上方。第8圖中圖示了所得結構。
任何剩餘遮罩層115視情況藉由另一溶劑或藉由適當電漿化學試劑來清洗以控制缺陷密度。適宜溶劑的實例包含二甲苯及金屬異丁基酮(xylene and methyl iso-butyl ketone,MIBK)。於一些實施方式中，此製程在攪拌下在超音波浴中施行，以增強不當金屬化的升離。
參考第9A圖、第9B圖及第9C圖。在形成源極/汲極接觸層192及194之後，在源極/汲極接觸層192及194上執行退火製程P4，並且因此導致在源極/汲極接觸層192與194之間形成歐姆接觸。所得源極/汲極接觸層192及194可以組合被稱為源極/汲極區域190上方的源極/汲極接觸195。
第10圖、第11A圖及第12A圖係根據本揭示之一些實施方式的在各個製造階段處的半導體元件200的橫截面圖。第11B圖係圖示用於第11A圖之示例性結構的介電常數隨著在兩個不同高介電常數介電層之間的厚度比變化的圖。第12B圖係沿著第12A圖中之線B-B的橫截面圖。第12C圖係第12A圖中的半導體元件200的俯視圖。
參考第10圖。介電堆疊210在基材202上方形成。基材202係由與第1A圖所示的基材102實質上相同的材料製成，並且因此出於簡便性的緣故不再重複描述。於一些實施方式中，介電堆疊210係雙層結構，並且包含由不同高介電常數介電材料製成的第一層212及第二層214。例如，於一些實施方式中，介電堆疊210的第一及/或第二層係由金屬氧化物(諸如Al2O3、Ga2O3、In2O3或類似者)製成。於一些實施方式中，介電堆疊210的第一及/或第二層係由過渡金屬氧化物(諸如HfO2、ZrO2、TiO2或類似者)製成。於一些實施方式中，介電堆疊210的第一及/或第二層係由稀土金屬氧化物(諸如Sc2O3、Y2O3、La2O3、Ce2O3、Pr2O3、Nd2O3、Pm2O3、Sm2O3、Eu2O3、Gd2O3、Tb2O3、Dy2O3、Ho2O3、Er2O3、Tm2O3 Yb2O3、Lu2O3或類似者)製成。於一些實施方式中，介電堆疊210的第一及/或第二層係由具有式AxB2-x O3的混合氧化物製成，其中A可以係非稀土金屬氧化物或稀土金屬氧化物，B可以係與A不同的非稀土金屬氧化物或稀土金屬氧化物。
如第10圖所示，介電堆疊210中的第一層212係由Y2O3製成，並且第二層214係由Al2O3製成。於一些實施方式中，第一層212經設置在基材202與第二層214之間並且與基材202接觸。第二層214與基材202分離並且與第一層212接觸。
於一些實施方式中，採用原子層沉積製程P1來形成第一層212。因此，層212的厚度可以使用原子層沉積製程P1的循環次數來控制。於一些實施方式中，原子層沉積製程P1可包含多次循環(例如：約10次至約20次的循環)來形成具有從約2.1nm至約2.5nm變化的厚度的第一層212，但本揭示不限於此。舉例而言，原子層沉積製程P1可包含約16次的循環。在沉積由Y2O3製成的第一層212之後，若第二層214由Al2O3製成，則第二層214使用另一原子層沉積製程P1沉積在第一層212上。於一些實施方式中，原子層沉積製程P1可包含多次循環(例如：約50次至約60次的循環)以形成具有從約4.8nm至約5.2nm變化的厚度的第二層214，但本揭示不限於此。舉例而言，原子層沉積製程P1可包含約56次的循環。儘管第一層212及第二層214的厚度係不同的，其等均小於約10nm，這繼而將有利於使用在稍後階段中執行的退火製程P2(如第11A圖所示)的介電增強。例如，若層212或214的厚度大於約10nm，則用於增強介電常數的退火持續時間可能過長，這繼而將導致在介電層210’(如第11A圖所示)與基材202之間的不當的相互擴散。於一些實施方式中，第一層212及第二層214在相 同處理設備中原位形成(亦即，在相同原子層沉積腔室中執行)。於一些實施方式中，第一層212及第二層214在不同處理設備中異位形成(亦即，在不同原子層沉積腔室中執行)。
參考第11A圖。在形成第10圖所示的介電堆疊210之後，退火製程P2在介電堆疊210上執行以增強介電堆疊210的介電常數。以此方式，所得介電層210’可以具有與未退火的介電堆疊210相比更高的介電常數。此外，退火製程P2將導致在第一介電層212與第二介電層214之間的相互擴散。於一些實施方式中，相互擴散可導致將第一介電層212及第二介電層214合併為介電層210’，而不具有可區分界面。於一些實施方式中，退火製程P2在從約200℃至約1200℃的溫度範圍中執行。例如，若退火製程P2的溫度低於約200℃，則介電層210’的Y2O3濃度及/或Al2O3濃度將不均勻分佈，這繼而可在介電層210’中導致不均勻的介電常數分佈。若退火製程P2的溫度大於約1200℃，不當的相互擴散可在介電層210’與基材202之間發生。於一些實施方式中，退火製程P2在空氣中執行。於一些實施方式中，退火製程P2在惰性氣體(諸如N2、He、Ar或其組合)中執行。於一些實施方式中，退火製程P2在氣體(諸如O2、H2或其組合)中執行。在第11A圖中，退火製程P2在第10圖所示的具有從約800℃至約1100℃變化的退火溫度的介電堆疊210上並且在含氦大氣中執行。
因為介電層210’的Y2O3濃度及/或Al2O3濃度均勻分佈，在介電層210’的頂部處的Y2O3濃度實質上 等於在介電層210’的底部處的Y2O3濃度，及/或在介電層210’的頂部處的Al2O3濃度實質上等於在介電層210’的底部處的Al2O3濃度。因此，介電層210’的整體具有實質上均勻的介電常數。
參考第11B圖。第11B圖係圖示在魏加氏定律下介電常數隨著Y2O3層Al2O3與層的厚度比變化的圖，其中此函數表示為直線LL2。Y2O3的介電常數係位於約14至約18的範圍中，而Al2O3的介電常數係位於約7至約10的範圍中。若包含各者厚於約5Å的Y2O3及Al2O3層的介電堆疊不經歷退火製程，則介電堆疊的介電常數實質上滿足魏加氏定律並且因此在約8.5與約16之間的直線LL2上。例如，雙層介電堆疊的介電常數可係直線LL2上的值CV2。
然而，若退火製程P2在介電堆疊(例如，介電堆疊210)上執行，則發生在不同介電層之間的相互擴散並且可以增強介電堆疊的極化性，這繼而將改良介電堆疊的介電常數。例如，若介電堆疊係由交替堆疊之Y2O3層及Al2O3層製成，於退火製成前介電堆疊的介電常數為EV2，非常接近直線LL2上的對應值CV2，退火製程P2在從約800℃至約1100℃的溫度下在介電堆疊上執行以形成介電層，並且所得介電層的介電常數可以增強至高於直線LL2上的對應值CV2的增強值EV3。
反之，若退火製程P2不在包含各者厚於約5Å的Y2O3及Al2O3層的介電堆疊上執行，則介電堆疊的介電 常數可能不被增強，並且因此遵循魏加氏定律且保持在直線LL2上。
參考第12A圖、第12B圖及第12C圖。在形成介電層210’之後，金屬層在介電層210’上方形成。金屬層係由與第2圖所示的金屬層180實質上相同的材料製成，並且因此出於簡便性的緣故不再重複描述。在形成金屬層之後，閘電極281及閘極介電質211藉由圖案化金屬層及介電層210’來形成，並且所得結構在第12A圖、第12B圖及第12C圖中圖示。此外，圖案化之介電層210’的一部分餘留在基材202上並且不由閘電極281覆蓋。
在形成閘電極281及閘極介電質211之後，源極/汲極區域290在基材202中使用佈植製程P3形成。在形成源極/汲極區域290之後，包含金屬的源極/汲極接觸295在源極/汲極區域290上形成，並且所得半導體元件200在第12A圖、第12B圖及第12C圖中圖示。
第13A圖至第13J圖係根據本揭示之一些實施方式的在各個製造階段處的半導體元件1100的橫截面圖。第13K圖係沿著第13J圖中之線K-K的橫截面圖。第13L圖係第13J圖中的半導體元件1100的俯視圖。製造半導體元件1100不同於製造半導體元件100(如第1A圖以及第2圖至第9C圖所示)，不同之處在於半導體元件1100的源極/汲極區域在形成閘極結構之前形成，這將在下文更詳細描述。
參考第13A圖。介電堆疊1110在基材1102上方形成。於一些實施方式中，基材1102及介電堆疊1110可以 分別與第1A圖所示的基材102及介電堆疊110實質上相同，並且因此出於簡便性的緣故不再重複描述。介電堆疊110的每個介電層1112、1114、1116、1118具有小於約5Å的厚度，使得可以增強介電堆疊的極化性，這繼而將改良介電堆疊1110的介電常數，如先前論述。
參考第13B圖及第13C圖。在形成介電堆疊1110之後，在基材1102中使用佈植製程P3形成源極/汲極區域1190。在說明性實施方式中，在佈植製程P3之前，在介電堆疊1110上形成圖案化之光阻劑1182。源極/汲極區域1190隨後藉由離子佈植製程P3使用圖案化之光阻劑1182作為遮罩來形成。於一些實施方式中，源極/汲極區域1190佈植有n型摻雜劑。於一些實施方式中，源極/汲極區域1190佈植有p型摻雜劑。在執行佈植製程P3之後，使用丙酮移除圖案化之光阻劑1182，並且所得結構在第13C圖中圖示。於一些實施方式中，在移除光阻劑1182之後，可以使用例如退火製程激活源極/汲極區域1190中的蝕刻劑。
參考第13D圖及第13E圖。在形成源極/汲極區域1190之後，圖案化介電堆疊1110，從而在介電堆疊1110中形成開口，使得暴露出源極/汲極區域1190的區域。閘極介電堆疊1110使用適宜微影及蝕刻技術來圖案化。例如，硬遮罩層1184在介電堆疊1110上方形成並且使用光微影及蝕刻技術圖案化。介電堆疊1110隨後使用硬遮罩層1184作為蝕刻遮罩來圖案化。在圖案化介電堆疊1110之後，使用 例如選擇性蝕刻製程來移除硬遮罩層1184。第13E圖中圖示了所得結構。
參考第13F圖及第13G圖。源極/汲極接觸層1192及1194在源極/汲極區域1190上使用升離製程形成。如第13F圖所示，遮罩層1115經塗佈在介電堆疊1110上。源極/汲極接觸層1192及1194在遮罩層1115上方並且在源極/汲極區域1190上沉積。於一些實施方式中，遮罩層1115以及源極/汲極接觸層1192及1194可與第7所示的遮罩層115以及源極/汲極接觸層192及194實質上相同，並且因此出於簡便性的緣故不再重複其描述。
於一些實施方式中，半導體元件1100隨後浸沒在將與遮罩層1115反應的適當溶劑的槽中。遮罩層1115膨脹、溶解及升離開蝕劑1115的表面上的源極/汲極接觸層1192及1194，從而將源極/汲極接觸層1192及1194餘留在源極/汲極區域1190上方。第13G圖中圖示了所得結構。
參考第13H圖。在形成源極/汲極接觸層1192及1194之後，退火製程P4在源極/汲極接觸層1192及1194上執行，因此導致在源極/汲極接觸層1192與1194之間形成歐姆接觸。所得源極/汲極接觸層1192及1194可以組合稱為源極/汲極區域1190上方的源極/汲極接觸1195。
參考第13I圖、第13J圖、第13K圖及第13L圖。在源極/汲極區域1190上形成源極/汲極接觸1195之後，在源極/汲極接觸1195之間的介電堆疊1110上使用升離製程來形成閘電極1181。如第13I圖所示，遮罩層1117經塗佈 在介電堆疊1110及源極/汲極接觸1195上方，並且經圖案化以暴露出介電堆疊1110在源極/汲極接觸1195之間的一部分。其後，閘電極材料1180在遮罩層1117上方並且在源極/汲極接觸1195之間的介電堆疊1110上沉積。其後，半導體元件1110浸沒在將與遮罩層1117反應的適當溶劑的槽中。遮罩層1117膨脹、溶解及升離遮罩層1117的表面上的閘電極材料1180，從而餘留閘電極材料1180接觸介電堆疊1110的一部分，並且在第13J圖中圖示所得結構。在升離製程之後，剩餘閘電極材料1180可以用作閘電極1181，並且閘電極1181及介電堆疊1111的下層部分可以組合稱為閘極結構1191。
第14A圖至第14K圖係根據本揭示之一些實施方式的在各個製造階段處的半導體元件1200的橫截面圖。第14L圖係沿著第14K圖中之線L-L的橫截面圖。第14M圖係在第14K圖中的半導體元件1200的俯視圖。製造半導體元件1200不同於製造半導體元件200(如第10圖、第11A圖以及第12A圖至第12C圖所示)，不同之處在於半導體元件1200的源極/汲極區域在形成閘極結構之前形成，這將在下文更詳細描述。
參考第14A圖。介電堆疊1210在基材1202上方形成。基材1202係由與第1A圖所示的基材102實質上相同的材料製成，並且因此出於簡便性的緣故不再重複描述。於一些實施方式中，介電堆疊1210係雙層結構並且包含由不同高介電常數介電材料製成的第一層1212及第二層 1214。例如，介電堆疊1210中的第一層1212係由Y2O3製成並且第二層1214係由Al2O3製成。於一些實施方式中，介電堆疊1210可與第10圖所示的介電堆疊210實質上相同並且因此出於簡便性的緣故不再重複描述。
於一些實施方式中，採用原子層沉積製程P1來形成第一層1212。因此，層1212的厚度可以使用原子層沉積製程P1的循環次數來控制。於一些實施方式中，原子層沉積製程P1可包含多次循環(例如：約10次至約20次的循環)以形成具有從約2.1nm至約2.5nm變化的厚度的第一層1212，但本揭示不限於此。舉例而言，原子層沉積製程P1可包含約16次的循環。在沉積由Y2O3製成的第一層1212之後，若第二層1214由Al2O3製成，則使用另一原子層沉積製程P1在第一層1212上沉積第二層1214。於一些實施方式中，原子層沉積製程P1可包含多次循環(例如：約50次至約60次的循環)以形成具有從約4.8nm至約5.2nm變化的厚度的第二層1214，但本揭示不限於此。舉例而言，原子層沉積製程P1可包含約56次的循環。儘管第一層1212及第二層1214的厚度係不同的，其等均小於約10nm，這繼而將有利於使用在後續階段中執行的退火製程P2(如第14B圖所示)的介電增強。於一些實施方式中，第一層1212及第二層1214在相同處理設備中原位形成(亦即，在相同原子層沉積腔室中執行)。於一些實施方式中，第一層1212及第二層1214在不同處理設備中異位形成(亦即，在不同原子層沉積腔室中執行)。
參考第14B圖。在形成第14A圖所示的介電堆疊1210之後，在介電堆疊1210上執行退火製程P2以增強介電堆疊1210的介電常數。以此方式，所得介電層1210’可以具有與未退火之介電堆疊1210相比更高的介電常數。此外，退火製程P2將導致在第一介電層1212與第二介電層1214之間的相互擴散。於一些實施方式中，相互擴散可導致將第一介電層1212及第二介電層1214合併為介電層1210’，而不具有可區分的界面。退火製程P2及所得介電常數增強的詳細條件先前關於第11A圖及第11B圖論述，並且因此出於簡便性的緣故不再重複。
參考第14C圖及第14D圖。在形成介電層1210’之後，在基材1202中使用佈植製程P3形成源極/汲極區域1290。在說明性實施方式中，在執行佈植製程P3之前，圖案化之光阻劑1282在介電層1210’上形成。源極/汲極區域1290隨後藉由離子佈植製程P3使用圖案化之光阻劑1282作為遮罩來形成。於一些實施方式中，源極/汲極區域1290佈植有n型摻雜劑。於一些實施方式中，源極/汲極區域1290佈植有p型摻雜劑。在執行佈植製程P3之後，使用丙酮移除圖案化之光阻劑1282，並且所得結構在第14D圖中圖示。於一些實施方式中，在移除光阻劑1282之後，可以使用例如退火製程來激活源極/汲極區域1290中的摻雜劑。
參考第14E圖及第14F圖。在形成源極/汲極區域1290之後，圖案化介電層1210’，從而在介電層1210’ 中形成開口，使得暴露出源極/汲極區域1290的區域。使用適宜微影及蝕刻技術來圖案化閘極介電層1210’。例如，在介電層1210’上方形成硬遮罩層1284並且使用光微影及蝕刻技術圖案化。隨後使用硬遮罩層1284作為蝕刻遮罩來圖案化介電層1210’。在圖案化介電層1210’之後，使用例如選擇性蝕刻製程來移除硬遮罩層1284。第14F圖中圖示了所得結構。
參考第14G圖及第14H圖。在源極/汲極區域1290上使用升離製程形成源極/汲極接觸層1292及1294。如第14G圖所示，遮罩層1215經塗佈在介電層1210’上。源極/汲極接觸層1292及1294在遮罩層1215上方並且在源極/汲極區域1290上沉積。於一些實施方式中，遮罩層1215以及源極/汲極接觸層1292及1294可與第7圖所示的遮罩層115以及源極/汲極接觸層192及194實質上相同，並且因此出於簡便性的緣故不再重複其描述。
於一些實施方式中，半導體元件1200隨後浸沒在將與遮罩層1215反應的適當溶劑的槽中。遮罩層1215膨脹、溶解及升離遮罩層1215的表面上的源極/汲極接觸層1292及1294，從而將源極/汲極接觸層1292及1294的部分餘留在源極/汲極區域1290上方。第14H圖中圖示了所得結構。
參考第14I圖。在形成源極/汲極接觸層1292及1294之後，在源極/汲極接觸層1292及1294上執行退火製程P4，因此導致在源極/汲極接觸層1292及1294之間形成 歐姆接觸。所得源極/汲極接觸層1292及1294可以組合稱為源極/汲極區域1290上方的源極/汲極接觸1295。
參考第14J圖、第14K圖、第14L圖及第14M圖。在形成介電層1210’之後，閘電極1281在源極/汲極接觸1295之間的介電層1210’上使用升離製程形成。如第14J圖所示，遮罩層1217經塗佈在介電層1210’及源極/汲極接觸1295上方，並且經圖案化以暴露介電層1210’在源極/汲極接觸1295之間的一部分。其後，閘電極材料1280在遮罩層1217上方並且在源極/汲極接觸1295之間的介電層1210’上沉積。其後，半導體元件1200浸沒在將與遮罩層1217反應的適當溶劑的槽中。遮罩層1217膨脹、溶解及升離遮罩層1217的表面上的閘電極材料1280，從而餘留閘電極材料1280接觸介電層1210’的一部分，並且在第14K圖中圖示所得結構。在升離製程之後，剩餘閘電極材料1180可以用作閘電極1281，並且閘電極1281及介電層1210’的下層部分可以組合稱為閘極結構。
以下實施方式與包含閘極介電質的鰭式場效電晶體相關聯，此等閘極介電質具有如先前論述的改良的介電常數。鰭式場效電晶體的鰭可藉由任何適宜方法來圖案化。例如，鰭可使用一或多個光微影製程(包含雙圖案化或多圖案化製程)來圖案化。大體上，雙圖案化或多圖案化製程結合光微影及自對準製程，從而允許產生具有例如與可另外使用單個、直接光微影製程獲得的間距相比更小的間距的圖案。例如，在一個實施方式中，犧牲層在基材上方形成並使 用光微影製程圖案化。間隔件使用自對準製程在圖案化之犧牲層旁邊形成。隨後移除犧牲層，並且可隨後使用剩餘間隔件來圖案化鰭。
第15A圖至第15G圖係根據本揭示之一些實施方式的在各個製造階段處的鰭式場效電晶體元件300的立體圖。
參考第15A圖。在基材302上方形成一或多個半導體鰭309。基材302可包含各種摻雜區域。於一些實施方式中，摻雜區域摻雜有p型或n型摻雜劑。例如，摻雜區域可摻雜有：p型摻雜劑，諸如硼或BF2；n型摻雜劑，諸如磷或砷；及/或其組合。摻雜區域可經配置為用於n型鰭式場效電晶體或替代地配置為用於p型鰭式場效電晶體。
於一些實施方式中，基材302可由下列製成：適宜元素半導體，諸如矽、金剛石或鍺；’適宜合金或化合物半導體，諸如第IV族化合物半導體(鍺矽(SiGe)、碳化矽(SiC)、碳化鍺矽(SiGeC)、GeSn、SiSn、SiGeSn)、第III-V族化合物半導體(例如，砷化鎵、砷化鎵銦InGaAs、砷化銦、磷化銦、銻化銦、磷砷化鎵、或磷化鎵銦)或類似者。此外，基材302可包含磊晶層(epi層)，其可以應變用於效能增強，及/或可包含絕緣體覆矽結構。
半導體鰭309可使用例如圖案化製程形成以形成溝槽，使得溝槽在相鄰半導體鰭309之間形成。如下文更詳細論述，半導體鰭309將用於形成鰭式場效電晶體。
隔離區域，諸如淺溝槽隔離(STI)306，經設置在基材302上方的溝槽中。於一些實施方式中，隔離區域可以等效地稱為隔離絕緣層。隔離絕緣層306可由下列製成：適宜介電材料，諸如氧化矽、氮化矽、氮氧化矽、氟摻雜之矽玻璃(fluorine-doped silicate glass,FSG)；低介電常數介電質，諸如碳摻雜之氧化物；極低介電常數介電質，諸如多孔碳摻雜之二氧化矽；聚合物，諸如聚醯亞胺；此等之組合或類似者。於一些實施方式中，隔離絕緣層306經由諸如化學氣相沉積製程、可流動化學氣相沉積(flowable chemical vapor deposition,FCVD)製程、或旋塗玻璃製程的製程來形成，但可利用任何可接受的製程。隨後，使用例如回蝕製程、化學機械研磨(chemical mechanical polishing,CMP)製程或類似者來移除隔離絕緣層306在半導體鰭309的頂表面上方延伸的部分。
於一些實施方式中，凹陷隔離絕緣層306以暴露如第15A圖所示的半導體鰭309的上部。於一些實施方式中，使用單個蝕刻製程或多個蝕刻製程凹陷隔離絕緣層306。在其中隔離絕緣層306係由氧化矽製成之一些實施方式中，蝕刻製程可係例如乾式蝕刻、化學蝕刻或濕式清洗製程。例如，化學蝕刻可採用含氟化學試劑，諸如稀釋之氫氟(dHF)酸。
參考第15B圖。在形成半導體鰭309之後，在半導體鰭309及淺溝槽隔離306上方使用原子層沉積製程P1 來保形地形成介電堆疊310。於一些實施方式中，介電堆疊310係多層結構。
於一些實施方式中，介電堆疊310中的層係高介電常數介電質。例如，於一些實施方式中，介電堆疊310的層中的至少一層係由金屬氧化物(諸如Al2O3、Ga2O3、In2O3或類似者)製成。於一些實施方式中，介電堆疊310的層中的至少一層係由過渡金屬氧化物(諸如HfO2、ZrO2、TiO2或類似者)製成。於一些實施方式中，介電堆疊310的層中的至少一層係由稀土金屬氧化物(諸如Sc2O3、Y2O3、La2O3、Ce2O3、Pr2O3、Nd2O3、Pm2O3、Sm2O3、Eu2O3、Gd2O3、Tb2O3、Dy2O3、Ho2O3、Er2O3、Tm2O3 Yb2O3、Lu2O3或類似者)製成。於一些實施方式中，介電堆疊310的層中的至少一者係由具有式AxB2-x O3的混合氧化物製成，其中A可以係非稀土金屬或稀土金屬，B可以係與A不同的非稀土金屬或稀土金屬。
於一些實施方式中，如第15B圖所示，層在介電堆疊310中的排列係週期性的。注意到，介電堆疊310中的層數量可取決於半導體元件300的實際設計而變化。將第15B圖視為示例性實施方式，介電堆疊310包含高介電常數介電層312、314、316及318。在此實施方式中，層312係由Y2O3製成，層314係由Al2O3製成，層316係由Y2O3製成，並且層318係由Al2O3製成。介電堆疊310的每個介電層312、314、316、318具有小於約5Å的厚度，使得可以 增強介電堆疊310的極化性，這繼而將改良如先前關於第1A圖及第1B圖論述的介電堆疊310的介電常數。
參考第15C圖及第15D圖。在形成介電堆疊310之後，源極/汲極區域390在半導體鰭309中使用佈植製程P3形成。在說明性實施方式中，在佈植製程P3之前，在介電堆疊310上形成圖案化之光阻劑382。隨後藉由離子佈植製程P3使用圖案化之光阻劑382作為遮罩來形成源極/汲極區域390。於一些實施方式中，源極/汲極區域390佈植有n型摻雜劑。於一些實施方式中，源極/汲極區域390佈植有p型摻雜劑。在執行佈植製程P3之後，使用丙酮移除圖案化之光阻劑382，並且所得結構在第15D圖中圖示。於一些實施方式中，在移除光阻劑382之後，源極/汲極區域390中的摻雜劑可以使用例如退火製程來激活。
參考第15E圖。在形成源極/汲極區域390之後，可在介電堆疊310上方形成金屬層380。隨後，使用適宜微影及蝕刻技術來圖案化介電堆疊310及金屬層380，並且圖案化之介電堆疊310在閘電極381下方的一部分可以用作閘極介電堆疊311。閘極介電堆疊311包含圖案化層312’、314’、316’及318’。閘極介電堆疊311及其上閘電極381的組合可以等效地稱為閘極結構391。第15F圖中圖示了所得結構。閘極結構391跨過半導體鰭309延伸。閘極結構391具有與半導體鰭309的縱軸實質上垂直的縱軸。
參考第15G圖。在源極/汲極區域390上形成源極/汲極接觸395。於一些實施方式中，如先前關於例如第7圖至第9A圖所描述，形成源極/汲極接觸395涉及在源極/汲極區域390上方使用升離技術形成接觸層，並且在接觸層上執行退火製程P4以在接觸層之間形成歐姆接觸。
第16A圖至第16C圖係根據本揭示之一些實施方式的在各個製造階段處的鰭式場效電晶體元件400的立體圖。
用於在第16A圖所示的結構之前形成鰭式場效電晶體元件400的操作係與第15A圖所示的用於形成鰭式場效電晶體元件300的操作實質上相同，並且相關詳細描述可指以上段落並且本文不再論述。在本實施方式與第15B圖至第15G圖中的實施方式之間的差異係形成介電堆疊的操作。
參考第16A圖。介電堆疊410在半導體鰭309及STI區域306上方保形地形成。於一些實施方式中，介電堆疊410係雙層結構並且包含由不同高介電常數介電材料製成的第一層412及第二層414。例如，第一層412係由Y2O3製成並且第二層414係由Al2O3製成。於一些實施方式中，介電堆疊410可與第10圖所示的介電堆疊210實質上相同，並且因此出於簡便性的緣故不再重複描述。
如第16A圖所示，於一些實施方式中，第一層412經設置在半導體鰭309與第二層414之間並且與半導體 鰭309接觸。第二層414與半導體鰭309分離並且與第一層412接觸。
於一些實施方式中，採用原子層沉積製程P1來形成第一及第二層412。因此，層412的厚度可以使用原子層沉積製程P1的循環次數來控制。於一些實施方式中，原子層沉積製程P1可包含多次循環(例如：約10次至約20次的循環)以形成具有從約2.1nm至約2.5nm變化的厚度的第一層412，但本揭示不限於此。舉例而言，原子層沉積製程P1可包含約16次的循環。在沉積由Y2O3製成的第一層412之後，由Al2O3製成的第二層414在藉由另一原子層沉積製程P1執行的第一層412上沉積。於一些實施方式中，原子層沉積製程P1可包含多次循環(例如：約50次至約60次的循環)以形成具有從約4.8nm至約5.2nm變化的厚度的第二層414，但本揭示不限於此。舉例而言，原子層沉積製程P1可包含約56次的循環。儘管第一層412及第二層414的厚度係不同的，其等均小於約10nm，這繼而將有利於使用在後續階段中執行的退火製程P2的介電增強(如第16B圖所示)。於一些實施方式中，第一層412及第二層414在相同處理設備中原位形成(亦即，在相同原子層沉積腔室中執行)。於一些實施方式中，第一層412及第二層414在不同處理設備中異位形成(亦即，在不同原子層沉積腔室中執行)。
參考第16B圖。在形成第16A圖所示的介電堆疊410之後，在介電堆疊410上執行退火製程P2。以此方式，所得介電層410’可以具有與未退火的介電堆疊410相 比更高的介電常數。此外，退火製程P2將導致第一介電層412與第二介電層414之間的相互擴散。於一些實施方式中，相互擴散可導致將第一介電層412及第二介電層414合併為介電層410’，而不具有可區分的界面。退火製程P2及所得介電常數增強的詳細條件先前關於第11A圖及第11B圖論述，並且因此出於簡便性的緣故不再重複。
參考第16C圖。在形成介電層410’之後，閘極結構491在半導體鰭309上方形成。閘極結構491包含閘極介電質411及閘電極481。閘極結構491延伸跨過半導體鰭309並且具有與半導體鰭309的縱軸實質上垂直的縱軸。形成閘極結構491與如第15G圖所示的形成閘極結構391相同，並且因此出於簡便性的緣故不再重複其詳細描述。
以下實施方式與包含閘極介電質的環繞式閘極元件相關聯，此等閘極介電質具有如先前論述的改良的介電常數。可藉由任何適宜方法來圖案化環繞式閘極電晶體結構。例如，結構可使用一或多個光微影製程(包含雙圖案化或多圖案化製程)來圖案化。大體上，雙圖案化或多圖案化製程結合光微影及自對準製程，從而允許產生具有例如與可另外使用單個、直接光微影製程獲得的間距相比更小的間距的圖案。例如，在一個實施方式中，犧牲層在基材上方形成並使用光微影製程圖案化。間隔件使用自對準製程在圖案化之犧牲層旁邊形成。隨後移除犧牲層，並且可隨後使用剩餘間隔件來圖案化環繞式閘極結構。
第17圖、第18圖、第19A圖、第20A圖、第21A圖、第22A圖、第23A圖及第24A圖以及第25圖至第27圖分別係根據本揭示之一些實施方式的在各個製造階段處的環繞式閘極元件500的立體圖及橫截面圖。第19B圖、第20B圖、第21B圖、第22B圖、第23B圖及第24B圖係分別沿著第19A圖、第20A圖、第21A圖、第22A圖、第23A圖及第24A圖中之線B’-B’的橫截面圖。第24C圖係沿著第24A圖中之線C’-C’的橫截面圖。第24D圖係第24A圖中的環繞式閘極元件500的俯視圖。
參考第17圖。圖示具有在下層524上形成的絕緣層522的中間結構。半導體層526在絕緣層522上形成。此類型的結構有時被稱為絕緣體覆矽基材，並且通常可用作起始材料。
例如，下層524將經常係矽晶圓。然而，例如，下層524可係另一類型的層，包含但不限於：元素半導體，諸如鍺；合金半導體，諸如鍺矽(silicon-germanium)；或化合物半導體，諸如砷化鎵(gallium arsenide)或磷化銦(indium phosphide)。
於一些實施方式中，絕緣層522可被稱為「埋入氧化物」層。然而，絕緣層522可由來自多種多樣的材料的材料或材料的組合構成，此等材料包含但不限於：例如，二氧化矽(silicon dioxide)、氮化矽(silicon nitride)、氧化鋁(aluminum oxide)、塑料(plastic)或聚合物(polymer)。
半導體層526可由來自多種多樣的材料的材料或材料組合構成，此等材料包含但不限於：例如，任何半導體材料、矽、碳、元素半導體材料(例如，鍺)、合金半導體材料(例如，鍺矽、碳鍺矽)、化合物半導體材料(例如，磷化銦、砷化鎵)、塑料或聚合物。
參考第18圖。在說明性實施方式中，圖案化之光阻劑582在半導體層526上形成。源極/汲極區域540及542隨後藉由離子佈植製程P3使用圖案化之光阻劑582作為遮罩來形成。在執行佈植製程P3之後，使用例如丙酮移除圖案化之光阻劑582。於一些實施方式中，在移除圖案化之光阻劑582之後，可以使用例如退火製程來激活源極/汲極區域540及542中的摻雜劑。
參考第19A圖及第19B圖。圖案化之主動區域遮罩528在半導體層526上形成。例如，遮罩528可以由墊氧化矽層530及氮化矽層532形成。在適當位置的遮罩528具有期望在半導體層526中形成的圖案的情況下，半導體層526經各向異性蝕刻(例如，乾式電漿蝕刻)以使得半導體層526與遮罩528的圖案一致。第20A圖及第20B圖中圖示了所得結構。
參考第20A圖及第20B圖。已經移除遮罩528，並且圖案化之半導體層526以H型薄矽島狀物的形式餘留。然而，在其他實施方式(未圖示)中，圖案化之半導體層526可具有其他形狀(例如，U型、V型、I型、L型等等)。圖案化之矽層526具有源極區域540、汲極區域542及通道區域 544。通道區域544在源極區域540與汲極區域542之間延伸。如第20A圖所示，通道區域544具有分別與源極/汲極區域540及542的接觸部位550及552相比更窄的寬度。
參考第21A圖及第21B圖。接下來，圖案化之半導體層526中的矽原子藉由高溫下退火半導體層526來重新排列。重新排列藉由最小化表面張力之趨勢驅使的矽原子的表面遷移來引起。在退火期間，原子在窄通道區域544處的重新排列導致通道區域544的拐角倒圓，如第21A圖及第21B圖所示，以將通道區域544轉化為奈米桿結構560。如第21B圖所示，若執行足夠長及/或在足夠熱下執行，所得奈米桿結構560可為圓柱狀，從而具有圓形橫截面。源極/汲極區域540及542的接觸部位550及552亦將容易經歷輕微形狀改變，諸如其至少一些拐角的倒圓。但因為接觸部位550及552遠比通道區域寬，此等接觸部位550及552的形狀仍將實質上平坦或僅具有輕微彎曲。源極/汲極區域的接觸墊部分用以提供金屬或導電材料在其上與源極/汲極區域形成電氣連接的一部分。應當理解，接觸墊係本揭示的可選特徵。例如，若省略源極/汲極區域的接觸墊部分，則圖案化之半導體層可係I型。在此種情況下，可在奈米桿結構上直接形成在金屬或導電材料與源極/汲極區域之間的電氣接觸。
接下來將描述用於使通道區域544的拐角倒圓的退火製程的示例參數。用於退火製程的溫度可從約600℃至約1200℃變化。退火時間可從約1秒至約2小時變化。用 於退火製程的反應腔室(未圖示)中的壓力可部分取決於反應腔室內的環境而變化。例如，反應腔室可係化學氣相沉積(CVD)磊晶反應器。退火製程可在從約1.0×10-9托至約800托變化的分壓下在具有氫氣(H2)的環境的反應腔室中發生。在另一實施方式中，可在從約1.0×10-10托至約1.0×10-3托變化的壓力下抽空退火環境(亦即，真空環境)。在又一個實施方式中，在從約1.0×10-9托至約800托變化的壓力下，退火環境可係氮氣(N2)。例如，退火環境亦可係以下環境中的一個(但不限於)：包含氫及氬的混合氣體的環境；包含氫及氮的混合氣體的環境；具有除了氫以外的用於形成混合氣體環境的其他氣體的環境；或惰性氣體環境。
參考第22A圖及第22B圖。如第22A圖及第22B圖所示，在形成奈米桿結構560之後，可蝕刻絕緣層522以暴露奈米桿560的底表面。奈米桿560由源極/汲極區域540及542的接觸部位550及552支撐。使用本揭示的退火製程以形成奈米桿結構560(上文所描述)亦可應用到非捲繞式閘極設計(亦即，其中閘電極僅覆蓋閘極通道的三個側面，或其中閘電極不纏繞在閘極通道周圍)。
參考第23A圖及第23B圖。如第23A圖及第23B圖所示，在暴露奈米桿560的底表面之後，介電堆疊562使用原子層沉積製程P1在奈米桿結構560的表面上並抵靠奈米桿結構560(以及在半導體層526的其他暴露部分上)形成。如第23B圖所示，因為在蝕刻掉絕緣層522的部分之後奈米桿560在所有側面上暴露出，介電堆疊562可圍繞奈米 桿表面形成。介電堆疊562可以分別與第1A圖所示的介電堆疊110實質上相同，並且因此出於簡便性的緣故不再重複描述。介電堆疊110的每個介電層566、567、568、569具有小於約5Å的厚度，使得可以增強介電堆疊的極化性，這繼而將改良如先前論述的介電堆疊562的介電常數。
參考第24A圖至第24D圖。如第24A圖及第24B圖所示，閘電極材料(例如，金屬)隨後經沉積、遮蔽及蝕刻以形成閘電極564。如第24B圖所示，因為奈米桿560經提升在絕緣層522之上(至少在將形成通道的地方)，閘電極564可圍繞奈米桿560形成。如第24A圖所示，在蝕刻閘電極材料以形成圖案化之閘電極564期間或之後，可從源極/汲極區域移除介電堆疊562。
參考第25圖及第26圖。源極/汲極接觸層592及594在源極/汲極區域540及542上使用升離製程來形成。如第25圖所示，遮罩層515經塗佈在絕緣層522上，並且經圖案化以暴露源極/汲極區域540及542。源極/汲極接觸層592及594在遮罩層515上方並且在源極/汲極區域540及542上沉積。於一些實施方式中，遮罩層515及源極/汲極接觸層592及594可與第7圖所示的遮罩層115及源極/汲極接觸層192及194實質上相同，並且因此出於簡便性的緣故不再重複描述。
於一些實施方式中，環繞式閘極元件500隨後浸沒在將與遮罩層515反應的適當溶劑的槽中。遮罩層515膨脹、溶解及升離遮罩層515的表面上的源極/汲極接觸層 592及594，從而將源極/汲極接觸層592及594的部分餘留在源極/汲極區域540及542上方。第26圖中圖示了所得結構。
參考第27圖。在形成源極/汲極接觸層592及594之後，退火製程P4在源極/汲極接觸層592及594上執行，並且因此導致在源極/汲極接觸層592及594之間形成歐姆接觸。所得源極/汲極接觸層592及594可以組合稱為源極/汲極區域540及542上方的源極/汲極接觸595。
第28A圖至第28C圖係根據本揭示之一些實施方式的在各個製造階段處的環繞式閘極元件600的橫截面圖。
在第28A圖所示的結構之前用於形成環繞式閘極元件600的操作與第17圖至第22B圖所示的用於形成環繞式閘極元件500的操作實質上相同，並且有關詳細描述可指以上段落並且本文不再論述。在本實施方式與第23A圖至第27圖中的實施方式之間的差異係形成閘極介電質的操作。
參考第28A圖。介電堆疊662在第22A圖及第22B圖所示的奈米桿結構560的表面上並且關於奈米桿結構560形成。在第23B圖中，因為在蝕刻掉絕緣層522的部分之後，奈米桿560在所有側面上暴露出，介電堆疊662可圍繞奈米桿表面形成。於一些實施方式中，介電堆疊662係雙層結構並且包含由不同高介電常數介電材料製成的第一層666及第二層668。例如，第一層661係由Y2O3製成，並 且第二層668由Al2O3製成。於一些實施方式中，介電堆疊662可與第10圖所示的介電堆疊210實質上相同，並且因此出於簡便性的緣故不再重複描述。
如第28A圖所示，於一些實施方式中，第一層666經設置在奈米桿結構560與第二層668之間並且與奈米桿結構560接觸。第二層668與奈米桿結構560分離並且與第一層666接觸。
於一些實施方式中，採用原子層沉積製程P1以形成第一及第二層666。因此，層666的厚度可以使用原子層沉積製程P1的循環次數來控制。於一些實施方式中，原子層沉積製程P1可包含多次循環(例如：約10次至約20次的循環)以形成具有從約2.1nm至約2.5nm變化的厚度的第一層666，但本揭示不限於此。舉例而言，原子層沉積製程P1可包含約16次的循環。在沉積由Y2O3製成的第一層666之後，在藉由原子層沉積製成P1執行的第一層666上沉積由Al2O3製成的第二層668。於一些實施方式中，原子層沉積製程P1可包含多次循環(例如：約50次至約60次的循環)以形成具有從約4.8nm至約5.2nm變化的厚度的第二層668，但本揭示不限於此。舉例而言，原子層沉積製程P1可包含約56次的循環。儘管第一層666及第二層668的厚度係不同的，其等均小於約10nm，這繼而將有利於使用在後續階段中執行的退火製程P2(如第14B圖所示)的介電增強。於一些實施方式中，第一層666及第二層668在相同處理設備中原位形成(亦即，在相同原子層沉積腔室中執行)。於一些實施 方式中，第一層666及第二層668在不同處理設備中異位形成(亦即，在不同原子層沉積腔室中執行)。
參考第28B圖。在形成第28A圖所示的閘極介電堆疊層662之後，退火製程P2在閘極介電堆疊層662上執行。以此方式，所得介電層662’可以具有與未退火的介電堆疊662相比更高的介電常數。此外，退火製程P2將導致第一介電層666與第二介電層668之間的相互擴散。於一些實施方式中，相互擴散可導致將第一介電層666及第二介電層668合併為介電層662’，而不具有可區分的界面。在先前關於第11A圖及第11B圖論述退火製程P2及所得介電常數增強的詳細條件，並且因此出於簡便性的緣故不再重複。
參考第28C圖。隨後沉積、遮蔽及蝕刻閘電極材料以形成閘電極664作為閘電極664。閘電極664可圍繞奈米桿560形成。在蝕刻閘電極材料以形成圖案化之閘電極664期間或之後，閘極介電堆疊層662’可從源極/汲極區域移除。
第29A圖、第29B圖及第29C圖係根據本揭示之一些實施方式的在各個製造階段處的頂部閘極拓撲絕緣體(Topological insulator,TI)場效元件700的立體圖。第29D圖係沿著第29C圖中之線D’-D’的橫截面圖。
參考第29A圖。示出了基材701、主動層720及介電堆疊710。於一些實施方式中，基材701可包含摻雜或未摻雜的主體矽，或絕緣體覆矽基材的主動層。大體上，絕緣體覆矽基材包含一層半導體材料，諸如矽、鍺、鍺矽、絕 緣體覆矽、絕緣體上鍺矽(SGOI)或其組合。可使用的其他基材包含藍寶石、多層基材、梯度基材或混合定向基材。可利用任何適宜基材。
主動層720可在基材701上方形成並且將用於形成通道以及源極/汲極區域(未在第29A圖中示出，但在下文關於第29B圖示出並論述)，以用於單一頂部閘極拓撲絕緣體場效元件700(亦未在第29A圖中示出為完整的，但在下文關於第29C圖示出並描述)。於一些實施方式中，主動層720可係拓撲絕緣體材料，其中材料具有主體結構，歸因於由在旋轉與軌道自由度之間的相互作用導致的頻帶結構的不重要拓撲，此主體結構具有絕緣或半導體(間隙)結構以及導電(無間隙)邊緣或表面。在特定實施方式中，其中主動層720係拓撲絕緣材料，主動層720可係一種材料，諸如Bi2Se3、Bi2Te3、Sb2Te3、或類輝碲鉍礦三元化合物，此三元化合物具有諸如M2X2Y的結構，諸如Bi2Te2Se、Bi2Te2S、Bi2Se2S、Sb2Te2Se、Sb2Te2S或類似者。然而，可利用任何適宜拓撲絕緣體。
此外，相對於用於主動層720的材料，主動層720的材料將具有臨界厚度，其中主動層720的材料的厚度將決定主動層720的材料性質，並且用於主動層720的材料性質將隨著用於主動層720的材料厚度改變而改變。例如，在特定實施方式中，其中Bi2Se3用作主動層720的材料，Bi2Se3將具有六個五元層(例如，Se-Bi-Se-Bi-Se的層)的臨界厚度，此等五元層下方Bi2Se3將具有半導體材料 的性質，並且此等五元層上方Bi2Se3將具有拓撲絕緣體的性質，此拓撲絕緣體具有主體絕緣體性質連同導電表面狀態。
主動層720可使用諸如磊晶生長製程的製程來形成。在特定實施方式中，其中主動層720由諸如Bi2Se3的材料形成，磊晶生長製程可使用用於鉍及硒(諸如蒸發的高純度Bi(99.99%)及Se(99.99%))的一或多個任何適宜源在約100℃與約500℃之間的厚度下並且在小於約2.0×10-9托的壓力下進行。然而，亦可使用任何適宜生長或沉積製程，諸如原子層沉積製程或類似者。此外，磊晶生長製程可繼續一段時間，此段時間將主動層720生長至小於臨界厚度的厚度。
在形成主動層720之後，介電堆疊710在主動層720上方使用原子層沉積製程P1形成。於一些實施方式中，介電堆疊710係多層結構。介電堆疊710可以分別與第1A圖所示的介電堆疊110實質上相同，並且因此出於簡便性的緣故不再重複描述。介電堆疊710的每個介電層712、714、716、718具有小於約5Å的厚度，使得可以增強介電堆疊的極化性，這繼而將改良如先前論述的介電堆疊710的介電常數。
參考第29B圖。在形成介電堆疊710之後，主動層720及介電堆疊710可經圖案化以形成主動區域720’及閘極介電堆疊710’，並且所得結構在第29B圖中圖示。主動區域720’包含通道區域722及源極/汲極區域724。通道 區域722係在閘極介電堆疊710’與基材701之間。源極/汲極區域724由閘極介電堆疊710’部分暴露出。
參考第29C圖及第29D圖。在形成主動區域720’及閘極介電堆疊710’之後，金屬層在閘極介電堆疊710’上形成並且經圖案化以形成閘電極705，並且金屬接觸740在主動區域720’上進一步形成。
第30A圖、第30B圖及第30C圖係根據本揭示之一些實施方式的在各個製造階段處的頂部閘極拓撲絕緣體場效元件800的立體圖。
參考第30A圖。主動層820在基材801上形成。基材801及/或主動層820係由與第29A圖所示的基材801及/或主動層820實質上相同的材料製成，並且因此出於簡便性的緣故不再重複描述。隨後，介電堆疊810在主動層820上方形成。於一些實施方式中，介電堆疊810係雙層結構並且包含由不同高介電常數介電材料製成的第一層812及第二層814。例如，第一層661係由Y2O3製成，並且第二層668係由Al2O3製成。於一些實施方式中，介電堆疊662可與第10圖所示的介電堆疊210實質上相同，並且因此出於簡便性的緣故不再重複描述。
如第30A圖所示，於一些實施方式中，第一層812經設置在主動層820與第二層814之間，並且與主動層820接觸。第二層814與主動層820分離並且與第一層812接觸。
於一些實施方式中，採用原子層沉積製程P1來形成第一及第二層812。因此，層812的厚度可以使用原子層沉積製程P1的循環次數來控制。於一些實施方式中，原子層沉積製程P1可包含多次循環(例如：約10次至約20次的循環)以形成具有從約2.1nm至約2.5nm變化的厚度的第一層812，但本揭示不限於此。舉例而言，原子層沉積製程P1可包含約16次的循環。在沉積由Y2O3製成的第一層812之後，由Al2O3製成的第二層814在藉由另一原子層沉積製程P1執行的第一層812上沉積。於一些實施方式中，原子層沉積製程P1可包含多次循環(例如：約50次至約60次的循環)以形成具有從約4.8nm至約5.2nm變化的厚度的第二層814，但本揭示不限於此。舉例而言，原子層沉積製程P1可包含約56次的循環。儘管第一層666及第二層668的厚度不同，其等均小於約10nm，這繼而將有利於在後續階段中執行的使用退火製程P2的介電增強(如第30B圖所示)。於一些實施方式中，第一層812及第二層814係在相同處理設備中原位形成(亦即，在相同原子層沉積腔室中執行)。於一些實施方式中，第一層812及第二層814在不同處理設備中異位形成(亦即，在不同原子層沉積腔室中執行)。
參考第30B圖。在形成介電堆疊810之後，退火製程P2在介電堆疊810上執行。以此方式，所得介電層810’可以具有與未退火之介電堆疊810相比更高的介電常數。此外，退火製程P2將導致第一介電層812與第二介電層814之間的相互擴散。於一些實施方式中，相互擴散可導致將第一 介電層812及第二介電層814合併為介電層810’，而不具有可區分的界面。退火製程P2及所得介電常數增強的詳細條件在先前關於第11A圖及第11B圖論述，並且因此出於簡便性的緣故不再重複。
參考第30C圖。在形成介電層810’之後，主動層820及介電層810’可經圖案化以形成主動區域820’及閘極介電質811，並且所得結構在第30C圖中圖示。在形成主動區域820’及閘極介電質811之後，金屬層在閘極介電質811上形成並且經圖案化以形成閘電極805，並且在主動區域820’上進一步形成金屬接觸840。
第31A圖係根據本揭示之一些實施方式的背部閘極拓撲絕緣體場效元件900的俯視圖。第31B圖及第31C圖係根據本揭示之一些實施方式的背部閘極拓撲絕緣體場效元件900的不同側視圖。
參考第31A圖至第31C圖。示出了閘電極905、介電堆疊910、主動區域920及金屬接觸940。於一些實施方式中，閘電極905、主動區域920、介電堆疊910及金屬接觸940係由與第29A圖至第29D圖所示的閘電極705、主動區域720’、閘極介電堆疊710’及金屬接觸740實質上相同的材料製成，並且因此出於簡便性的緣故不再重複描述。
介電堆疊910在閘電極905上方形成。於一些實施方式中，介電堆疊910可係雙層結構或多層結構，並且介電堆疊910中的層的任何相鄰兩層彼此不同。將第31B圖及 第31C圖視為示例性實例，介電堆疊910包含高介電常數介電層912、914、916及918。在此實施方式中，層912係由Y2O3製成，層914係由Al2O3製成，層916係由Y2O3製成，並且層918係由Al2O3製成，但本揭示不限於此。於一些實施方式中，採用原子層沉積製程P1來形成介電堆疊910的層912、914、916及918。
第32圖係根據本揭示之一些實施方式的背部閘極拓撲絕緣體場效元件1000的側視圖。參考第32圖。示出了閘電極1005、閘極介電質1011、主動區域1020及金屬接觸1040。於一些實施方式中，閘電極1005、主動區域1020、閘極介電堆疊1010及金屬接觸1040係由與第30A圖至第30C圖所示的閘電極805、主動區域820’、閘極介電堆疊811及金屬接觸840的材料實質上相同的材料製成，並且因此出於簡便性的緣故不再重複描述。
閘極介電質1011在閘電極1005上方形成。於一些實施方式中，形成閘極介電質1011係將首先在閘電極1005上方形成介電堆疊(亦可稱為雙層形成)。介電堆疊包含由高介電常數介電質製成的複數個層。於一些實施方式中，介電堆疊包含藉由使用原子層沉積製程形成的由Y2O3製成的第一層及由Al2O3製成的第二層814。隨後，在形成介電堆疊之後，在介電堆疊上執行退火製程以改良介電常數。
如第32圖所示，主動區域1020可在閘極介電質1011上方形成並且將用於形成通道及源極/汲極區域。在主動區域1020上形成金屬接觸1040。
基於以上論述，可以看到本揭示提供優點。然而，應當理解，其他實施方式可提供額外優點，並且在本文中並非必須揭示所有優點，並且所有實施方式並非必需特定優點。一個優點係與由單個高介電常數材料形成的閘極介電質相比，由多個高介電常數材料形成的閘極介電質呈現對水分的較少吸收。另一優點係由多個高介電常數材料形成的閘極介電質的帶間隙可藉由控制此等高介電常數材料之間的厚度比來調節。另一優點係閘極介電堆疊的介電常數可以藉由控制閘極介電堆疊的每層薄於5Å及/或藉由退火介電堆疊來改良。另一優點係在Al2O3層與GaAs基材之間的相互擴散可以藉由在Al2O3層與GaAs基材之間插入另一高介電常數介電層來防止，以便改良在高介電常數介電質與絕緣體之間的界面的熱穩定性。
於一些實施方式中，一種用於製造半導體元件的方法包含：在半導體基材上形成第一高介電常數介電層；在第一高介電常數介電層上形成第二高介電常數介電層，其中第二高介電常數介電層包含與第一高介電常數介電層的材料不同的材料；退火第一高介電常數介電層以及第二高介電常數介電層，使得第一高介電常數介電層與第二高介電常數介電層相互擴散；以及在第二高介電常數介電層上形成閘電極。
於一些實施方式中，前述之退火第一高介電常數介電層以及第二高介電常數介電層的步驟係在形成閘電極之前執行。
於一些實施方式中，前述之方法，更包含：在退火第一高介電常數介電層以及第二高介電常數介電層之後，在半導體基材上形成源極/汲極區域。
於一些實施方式中，前述之形成第一高介電常數介電層包含第一原子層沉積製程。前述之形成第二高介電常數介電層包含第二原子層沉積製程。第一原子層沉積製程的沉積循環的一次數小於第二原子層沉積製程的沉積循環的另一次數。
於一些實施方式中，前述之執行形成第二高介電常數介電層，使得第二高介電常數介電層具有與第一高介電常數介電層的厚度相比更大的厚度。
於一些實施方式中，前述之第一高介電常數介電層的介電常數大於第二高介電常數介電層的介電常數。
於一些實施方式中，前述之第一高介電常數介電層與第二高介電常數介電層接觸。
於一些實施方式中，前述之第一高介電常數介電層係無鋁高介電常數介電層，而第二高介電常數介電層係含鋁高介電常數介電層。
於一些實施方式中，前述之半導體基材係與無鋁高介電常數介電層接觸的砷化鎵(gallium arsenide,GaAs)基材。
於一些實施方式中，前述之半導體基材係與含鋁高介電常數介電層分離的砷化鎵基材。
於一些實施方式中，一種用於製造半導體元件的方法包含：在半導體基材上形成第一高介電常數介電層，其中第一高介電常數介電層具有小於約5Å的厚度；在第一高介電常數介電層上形成第二高介電常數介電層，其中第二高介電常數介電層包含與第一高介電常數介電層的材料不同的材料；以及在第二高介電常數介電層上形成閘電極。
於一些實施方式中，前述之第一高介電常數介電層的介電常數大於第二高介電常數介電層的介電常數。
於一些實施方式中，前述之第一高介電常數介電層係無鋁高介電常數介電層。
於一些實施方式中，前述之第二高介電常數介電層係含鋁高介電常數介電層。
於一些實施方式中，前述之方法，更包含：在第二高介電常數介電層上形成第三高介電常數介電層。
於一些實施方式中，前述之第三高介電常數介電層具有小於約5Å的厚度。
於一些實施方式中，前述之第三高介電常數介電層具有與第一高介電常數介電層相同的材料。
於一些實施方式中，一種半導體元件包含半導體基材、閘電極及閘極介電堆疊。閘電極位於半導體基材上。閘極介電堆疊位於閘電極與半導體基材之間，且包含第一高介電常數介電層以及位於第一高介電常數介電層與半導體 基材之間的第二高介電常數介電層。第二高介電常數介電層包含與第一高介電常數介電層的材料不同的材料。第二高介電常數介電層具有小於約5Å的厚度。
於一些實施方式中，前述之第一高介電常數介電層係無鋁的。
於一些實施方式中，前述之第一高介電常數介電層具有小於約5Å的厚度。
上文概述若干實施方式之特徵，使得熟習此項技術者可更好地理解本揭示之態樣。熟習此項技術者應瞭解，可輕易使用本揭示作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施方式的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示之精神及範疇，且可在不脫離本揭示之精神及範疇的情況下產生本文的各種變化、替代及更改。

Claims (1)

  1. 一種半導體元件的製造方法，包含：在一半導體基材上形成一第一高介電常數介電層；在該第一高介電常數介電層上形成一第二高介電常數介電層，其中該第二高介電常數介電層包含與該第一高介電常數介電層的一材料不同的另一材料；退火該第一高介電常數介電層以及該第二高介電常數介電層，使得該第一高介電常數介電層與該第二高介電常數介電層相互擴散；以及在該第二高介電常數介電層上形成一閘電極。
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