CN115411097A - 半导体元件及其制备方法 - Google Patents

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Abstract

本公开提供一种具有锥形轮廓接触点的半导体元件及其制备方法。该半导体元件具有一基底，包括一第一区与一第二区；一第一栅极结构，设置在该第一区上；以及一第二栅极结构，设置在该第二区上；一第一接触点，包括一第一下部以及一第二上部，该第一下部设置在该第一栅极结构的一上表面上，该第一上部设置在该第一下部上；以及一第二接触点，包括一第二下部以及一第二上部，该第二下部设置在该第二栅极结构的一上表面上以及在该第二栅极结构的一侧壁上，该第二上部设置在该第二下部上。该第一下部的各侧壁呈锥形，且该第二下部的各侧壁大致呈垂直。

Description

半导体元件及其制备方法
技术领域
本申请案主张2021年5月26日申请的美国正式申请案第17/331,144号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开关于一种半导体元件及其制备方法。特别是有关于一种具有锥形轮廓接触点的半导体元件以及其制备方法。
背景技术
半导体元件使用在不同的电子应用，例如个人电脑、手机、数码相机，或其他电子设备。半导体元件的尺寸逐渐地变小，以符合计算能力所逐渐增加的需求。然而，在尺寸变小的制程期间，增加不同的问题，且如此的问题在数量与复杂度上持续增加。因此，仍然持续着在达到改善品质、良率、效能与可靠度以及降低复杂度方面的挑战。
上文的「先前技术」说明仅提供背景技术，并未承认上文的「先前技术」说明揭示本公开的标的，不构成本公开的先前技术，且上文的「先前技术」的任何说明均不应作为本案的任一部分。
发明内容
本公开的一实施例提供一种半导体元件，包括一基底，包括一第一区以及一第二区；一第一栅极结构，设置在该基底的该第一区上；以及一第二栅极结构，设置在该基底的该第二区上；一第一接触点，包括一第一下部，设置在该第一栅极结构的一上表面上；以及一第一上部，设置在该第一下部上；以及一第二接触点，包括一第二下部，设置在该第二栅极结构的一上表面上以及在该第二栅极结构的一侧壁上；以及一第二上部，设置在该第二下部上。该第一下部的各侧壁呈锥形，而该第二下部的各侧壁大致呈垂直。
在一些实施例中，该半导体元件还包括一第一介电层，设置在该基底的该第一区上。该第一栅极结构与该第一下部设置在该第一介电层中。该第一介电层包含多个原子，所述原子包括磷、砷、锑或硼。
在一些实施例中，该半导体元件还包括一第二介电层，设置在该第一介电层上。该第一上部沿着该第二介电层设置。该第二介电层包含多个原子，所述原子包括磷、砷、锑或硼。该第二介电层的所述原子的一浓度大于该第一介电层的所述原子的一浓度。
在一些实施例中，该半导体元件还包括一第三介电层，设置在该第二介电层上。该第三介电层包含多个原子，所述原子包括磷、砷、锑或硼。
在一些实施例中，该半导体元件还包括一第四介电层，设置在该第三介电层上。该第四介电层包含多个原子，所述原子包括磷、砷、锑或硼。该第四介电层的所述原子的一浓度大于该第三介电层的所述原子的一浓度。
在一些实施例中，该第一介电层与该第二介电层包含相同类型的原子。
在一些实施例中，该第三介电层与该第四介电层包含相同类型的原子。
在一些实施例中，该半导体元件还包括一罩盖层，覆盖该第一栅极结构与该第二栅极结构。该第一下部沿着该罩盖层设置并接触该第一栅极结构的该上表面。该第二下部沿着该罩盖层设置并接触该第二栅极结构的该上表面。
在一些实施例中，该半导体元件还包括一第一介电层，设置在该基底的该第二区上。该第二栅极结构与该第二下部设置在该第一介电层中。
在一些实施例中，该半导体元件还包括一第三介电层，设置在该第一介电层上。该第三介电层包含多个原子，所述原子包括磷、砷、锑或硼。
在一些实施例中，该第一上部的各侧壁与该第二上部的各侧壁大致呈垂直。
在一些实施例中，该半导体元件还包括多个栅极间隙子，设置在该第一栅极结构的各侧壁上。
在一些实施例中，该第一栅极结构包括一栅极隔离层，设置在该基底的该第一区上；以及一下栅极导电层，设置在该栅极隔离层上。该第一下部接触该下栅极导电层。
在一些实施例中，该半导体元件还包括一欧姆接触层，设置在该下栅极导电层与该第一下部之间。该欧姆接触层包含硅化钛、硅化镍、硅化镍铂、硅化钽或硅化钴。
在一些实施例中，该第二介电层的一厚度小于该第一介电层的一厚度。
在一些实施例中，该第三介电层的一厚度大于该第二介电层的一厚度。
在一些实施例中，该第四介电层的一厚度大于该第二介电层的一厚度。
在一些实施例中，该基底的该第一区的一元件密度大于该基底的该第二区的一元件密度。
本公开的另一实施例提供一种半导体元件的制备方法，包括提供一基底，该基底包括一第一区以及一第二区；形成一第一栅极结构在该基底的该第一区上以及形成一第二栅极结构在该基底的该第二区上；形成一第一介电层在该基底上以覆盖该第一栅极结构；形成一第二介电层在该第一介电层上以及在该基底的该第一区上方；形成一第一接触点，包括一第一下部，沿着该第一介电层设置并接触该第一栅极结构的一上表面；以及一第一上部，沿着该第二介电层设置以及在该第一下部上；以及形成一第二接触点，包括一第二下部，接触该第二栅极结构的一上表面以及该第二栅极结构的一侧壁；以及一第二上部，设置在该第二下部上。该第一介电层包括多个原子，所述原子包含磷、砷、锑或硼。该第一下部的各侧壁呈锥形，而该第二下部的各侧壁大致呈垂直。
在一些实施例中，该半导体元件的制备方法还包括下列步骤：形成一第三介电层在该第二介电层上；以及形成一第四介电层在该第三介电层上。该第三介电层包含多个原子，所述原子包含磷、砷、锑或硼。该第四介电层包括多个原子，所述原子包含磷、砷、锑或硼。
由于本公开该半导体元件的设计，由具有不同原子浓度及堆叠结构的多个介电层所制造的多个接触点的锥形轮廓，可减少在第一区(例如该紧密区(tight region))处的相邻元件之间的漏电流。因此，可改善半导体元件的效能。
上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求书标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求书所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求书合并考量图式时，可得以更全面了解本申请案的揭示内容，图式中相同的元件符号指相同的元件。
图1是流程示意图，例示本公开一实施例的半导体元件的制备方法。
图2是顶视示意图，例示本公开一实施例的中间半导体元件。
图3是剖视示意图，例示分别沿图2的剖线A-A’及B-B’的结构。
图4是顶视示意图，例示本公开一实施例的中间半导体元件。
图5是剖视示意图，例示分别沿图4的剖线A-A’及B-B’的结构。
图6是顶视示意图，例示本公开一实施例的中间半导体元件。
图7是剖视示意图，例示分别沿图6的剖线A-A’、B-B’、C-C’及D-D’的结构。
图8是顶视示意图，例示本公开一实施例的中间半导体元件。
图9是剖视示意图，例示分别沿图8的剖线A-A’、B-B’、C-C’及D-D’的结构。
图10是顶视示意图，例示本公开一实施例的中间半导体元件。
图11是剖视示意图，例示分别沿图10的剖线A-A’、B-B’、C-C’及D-D’的结构。
图12到图15是剖视示意图，例示本公开一实施例制备半导体元件的一部分流程。
图16是顶视示意图，例示本公开一实施例的中间半导体元件。
图17是剖视示意图，例示分别沿图16的剖线A-A’、B-B’、C-C’及D-D’的结构。
图18是剖视示意图，例示本公开一实施例的半导体元件。
其中，附图标记说明如下：
10：制备方法
1A：半导体元件
101：基底
101-1：处置层
101-3：埋入隔离层
101-5：上半导体层
103l：井层
103t：井层
105l：杂质层
105t：杂质层
109l：欧姆接触层
109t：欧姆接触层
111：罩盖层
200l：栅极结构
200t：栅极结构
201l：栅极隔离层
201t：栅极隔离层
203l：下栅极导电层
203t：下栅极导电层
209l：栅极间隙子
209t：栅极间隙子
211l：上栅极导电层
211t：上栅极导电层
301：第一介电层
303：第二介电层
305：第三介电层
307：第四介电层
401：第一接触点
401-1：第一下部
401-3：第一上部
403：第二接触点
403-1：第二下部
403-3：第二上部
405：第三接触点
407：第四接触点
501：垫氧化物层
503：垫氮化物层
505：第一遮罩层
507：第一隔离材料
509：第一导电材料
511：第二遮罩层
513-1：接触点开孔
513-3：接触点开孔
513-5：接触点开孔
513-7：接触点开孔
IL：绝缘层
R1：第一区
R2：第二区
S11：步骤
S13：步骤
S15：步骤
S17：步骤
S19：步骤
T1：厚度
T2：厚度
T3：厚度
T4：厚度
Z：方向
具体实施方式
以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
此外，为易于说明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所绘示的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
应当理解，当形成一个部件在另一个部件之上(on)、与另一个部件相连(connected to)、及/或与另一个部件耦合(coupled to)，其可能包含形成这些部件直接接触的实施例，并且也可能包含形成额外的部件介于这些部件之间，使得这些部件不会直接接触的实施例。
应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进步性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
除非内容中另有所指，否则当代表定向(orientation)、布局(layout)、位置(location)、形状(shapes)、尺寸(sizes)、数量(amounts)，或其他量测(measures)时，则如在本文中所使用的例如「同样的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等术语(terms)并非必要意指一精确地完全相同的定向、布局、位置、形状、尺寸、数量，或其他量测，但其意指在可接受的差异内，包含差不多完全相同的定向、布局、位置、形状、尺寸、数量，或其他量测，而举例来说，所述可接受的差异可因为制造流程(manufacturing processes)而发生。术语「大致地(substantially)」可被使用在本文中，以表现出此意思。举例来说，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，为精确地相同的、相等的，或是平坦的，或者是其可为在可接受的差异内的相同的、相等的，或是平坦的，而举例来说，所述可接受的差异可因为制造流程而发生。
在本公开中，一半导体元件通常意指可借由利用半导体特性(semiconductorcharacteristics)运行的一元件，而一光电元件(electro-optic device)、一发光显示元件(light-emitting display device)、一半导体线路(semiconductor circuit)以及一电子元件(electronic device)，均包括在半导体元件的范畴中。
应当理解，在本公开的描述中，上方(above)(或之上(up))对应Z方向箭头的该方向，而下方(below)(或之下(down))对应Z方向箭头的相对方向。
应当理解，「正在形成(forming)」、「已经形成(formed)」以及「形成(form)」的术语，可表示并包括任何产生(creating)、构建(building)、图案化(patterning)、植入(implanting)或沉积(depositing)一元件(element)、一掺杂物(dopant)或一材料的方法。形成方法的例子可包括原子层沉积(atomic layer deposition)、化学气相沉积(chemicalvapor deposition)、物理气相沉积(physical vapor deposition)、喷溅(sputtering)、旋转涂布(spin coating)、扩散(diffusing)、沉积(depositing)、生长(growing)、植入(implantation)、微影(photolithography)、干蚀刻以及湿蚀刻，但并不以此为限。
应当理解，在本公开的描述中，文中所提到的功能或步骤可发生不同于各图式中的顺序。举例来说，连续显示的两个图式实际上可以大致同时执行，或者是有时可以相反顺序执行，其取决于所包含的功能或步骤。
图1是流程示意图，例示本公开一实施例的半导体元件1A的制备方法10。图2是顶视示意图，例示本公开一实施例的中间半导体元件。图3是剖视示意图，例示分别沿图2的剖线A-A’及B-B’的结构。图4是顶视示意图，例示本公开一实施例的中间半导体元件。图5是剖视示意图，例示分别沿图4的剖线A-A’及B-B’的结构。
请参考图1到图5，在步骤S11，可提供一基底101，基底101具有一第一区R1以及一第二区R2，且一绝缘层IL可形成在基底101上，以及多个井层103t、103l可形成在基底101上。
请参考图2及图3，基底101可为一晶圆或一晶粒，且基底101可包括第一区R1及第二区R2。在一些实施例中，第一区R1与第二区R2可相互邻接。在一些实施例中，第一区R1与第二区R2均可设置在该晶圆的中心区处。在一些实施例中，第一区R1与第二区R2均可设置在该晶圆的周围区处。在一些实施例中，第一区R1可设置在该晶圆的中心区处，而第二区R2可设置在该晶圆的周围区，依此类推。
应当理解，在本公开的描述中，第一区R1可包括基底101的一部分以及在基底101的该部分上方与下方的多个空间。描述一元件设置在第一区R1上意指该元件设置在基底101的该部分的一上表面上。描述一元件设置在第一区R1中则意指该元件设置在基底101的该部分中；然而，该元件的一上表面可齐平于基底101的该部分的该上表面。描述一元件设置在第一区R1上方意指该元件设置在基底101的该部分的上表面上方。据此，第二区R2可包括基底101的其他部分以及在基底101的该其他部分上方或下方的多个空间。
请参考图2及图3，基底101可为一绝缘体上覆硅(SOI)基底。SOI基底可包括一处置层(handle layer)101-1、一埋入隔离层101-3以及一上半导体层101-5。上半导体层101-5的一些部分将依序处理进入到如图4及图5所示的多个井层103t、103l中。
在一些实施例中，处置层101-1可由至少一半导体材料所组成，举例来说，半导体材料为一元素半导体或一化合物半导体，该元素半导体例如硅或锗，该化合物半导体例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、或其他III-V族化合物半导体或II-VI族化合物半导体。当处置层101-1由至少一半导体材料所组成时，提供处置层101-1的该至少一半导体材料可为单晶、多晶或非晶。在一例子中，处置层101-1由单晶硅或一单晶硅锗合金所组成。
在一些实施例中，埋入隔离层101-3可为一结晶或非结晶介电材料，例如一氧化物及/或氮化物。在一例子中，埋入隔离层101-3可为一介电氧化物，举例来说，例如二氧化硅。在另一例子中，埋入隔离层101-3可为一介电氮化物，举例来说，例如氮化硅或氮化硼。在再另一例子中，埋入隔离层101-3可包括一介电氧化物以及一介电氮化物的一堆叠。在一些实施例中，以任何顺序的二氧化硅与氮化硅的一堆叠可当成埋入隔离层101-3。埋入隔离层101-3可具有一厚度，介于10nm到200nm之间，虽然更小于或更大于前述厚度范围的其他厚度亦可当作埋入隔离层101-3的厚度。
上半导体层101-5可包括至少一半导体材料，举例来说，半导体材料为一元素半导体或一化合物半导体，该元素半导体例如硅或锗，该化合物半导体例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、或其他III-V族化合物半导体或II-VI族化合物半导体。提供上半导体层101-5的半导体材料可为一释放半导体材料(relaxed semiconductor)或一应变半导体材料(strained semiconductor material)。在一实施例中，提供上半导体层101-5的半导体材料可包含相同于处置层101-1的半导体材料。在一例子中，硅可当成处置层101-1与上半导体层101-5的半导体材料。在另一例子中，上半导体层101-5可包含一半导体材料，该半导体材料不同于提供处置层101-1的半导体材料。在一例子中，处置层101-1可由硅所组成，同时上半导体层101-5可由一硅锗合金所组成。
上半导体层101-5可具有一厚度，介于10nm到100nm之间，虽然更小于或更大于前述厚度范围的其他厚度以可当作上半导体层101-5的厚度。
在一些实施例中，基底101可为一块状(bulk)半导体基底。举例来说，该块状半导体可包含一元素半导体、一化合物半导体，该元素半导体例如硅或锗，该化合物半导体例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、或其他III-V族化合物半导体或II-VI族化合物半导体。
请参考图2及图3，可执行一系列的沉积制程以沉积一垫氧化物层501在上半导体层101-5上，以及沉积一垫氮化物层503在垫氧化物层501上。举例来说，垫氧化物层501可包含氧化硅。垫氮化物层503可包含氮化硅。可执行一微影制程以形成一第一遮罩层505在垫氮化物层503上。第一遮罩层505可为一光阻层，并可界定出绝缘层IL的位置与图案。
请参考图4及图5，可执行一蚀刻制程，例如一非等向性干蚀刻制程，以移除未被第一遮罩层505所覆盖的垫氧化物层501、垫氮化物层503以及上半导体层101-5，以便形成穿经垫氧化物层501、垫氮化物层503以及上半导体层101-5的多个沟槽。在蚀刻制程之后，可移除第一遮罩层505。一隔离材料可沉积进入所述沟槽中，并可依序执行一平坦化制程，例如化学机械研磨，以移除多余材料，直到暴露余留的上半导体层101-5为止。举例来说，该隔离材料可为氧化硅、氮化硅、氮氧化硅、氧化氮化硅或是掺氟硅酸盐(fluoride-dopedsilicate)。
应当理解，在本公开中，氮氧化硅表示一物质(substance)，其包含硅、氮及氧，而其中氧的一比例大于氮的一比例。氧化氮化硅表示一物质，其包含硅、氧及氮，而其中氮的一比例大于氧的一比例。
请参考图4及图5，多个井层103t、103l可借由一植入制程而从余留的上半导体层101-5转变。植入制程的多个掺杂物可包括p型杂质(掺杂物)或n型杂质(掺杂物)。所述p型杂质可添加到一本质半导体，以产生多个价电子的缺陷。在一含硅基底中，例如杂质的p行掺杂物的例子包括铝、镓或铟，但并不以此为限。所述n型杂质可添加到一本质半导体，以贡献多个自由电子给该本质半导体。在一含硅基底中，例如所述杂质的n型掺杂物的例子包括锑、砷及磷，但并不以此为限。在植入制程之后，多个井层103t、103l可具有一电类型，例如n型或p型。在一些实施例中，多个井层103t、103l可具有相同的电类型，但并不以此为限。
在一些实施例中，可执行一退火制程以活化(activate)多个井层103t、103l。退火制程的温度可介于大约800℃到大约1250℃之间。退火制程可具有一制程期间，介于大约1毫秒到大约500毫秒之间。举例来说，退火制程可为一快速热退火、一激光尖峰退火(laserspike anneal)或是一闪光灯退火(flash lamp anneal)。
应当理解，术语「大约(about)」修饰成分(ingredient)、部件的一数量(quantity)，或是本公开的反应物(reactant)，其表示可发生的数值数量上的变异(variation)，举例来说，其经由典型的测量以及液体处理程序(liquid handlingprocedures)，而该液体处理程序用于制造浓缩(concentrates)或溶液(solutions)。再者，变异的发生可源自于应用在制造组成成分(compositions)或实施所述方法或其类似方式在测量程序中的非故意错误(inadvertent error)、在制造中的差异(differences)、来源(source)、或成分的纯度(purity)。在一方面，术语「大约(about)」意指报告数值的10％以内。在另一方面，术语「大约(about)」意指报告数值的5％以内。在再另一方面，术语「大约(about)」意指报告数值的10、9、8、7、6、5、4、3、2或1％以内。
图6是顶视示意图，例示本公开一实施例的中间半导体元件。图7是剖视示意图，例示分别沿图6的剖线A-A’、B-B’、C-C’及D-D’的结构。图8是顶视示意图，例示本公开一实施例的中间半导体元件。图9是剖视示意图，例示分别沿图8的剖线A-A’、B-B’、C-C’及D-D’的结构。
请参考图1及图6到图9，在步骤S13，多个栅极结构200t、200l可形成在多个井层103t、103l与绝缘层IL上，而多个杂质层105t、105l可形成在多个井层103t、103l中。
请参考图6及图7，可形成一层第一隔离材料507以覆盖绝缘层IL与多个井层103t、103l。该层第一隔离材料507的制作技术可包含一沉积制程，例如化学气相沉积、等离子体加强化学气相沉积或类似方法。该层第一隔离材料507可具有一厚度，介于大约0.5nm到大约5.0nm之间。应当理解，取决于环境，可设定该层第一隔离材料507的厚度到一任意范围。
在一些实施例中，举例来说，第一隔离材料507可为氧化硅。在一些实施例中，举例来说，第一隔离材料507可为一高介电常数的介电材料，例如金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆或其组合。
在一些实施例中，第一隔离材料507可为氧化铪、氧化硅铪、氮氧化硅铪、氧化钽铪、氧化钛铪、氧化锆铪、氧化镧铪、氧化镧、氧化锆、氧化钛、氧化钽、氧化钇、氧化钛锶、氧化钛钡、氧化锆钡、氧化硅镧、氧化硅铝、氧化铝、氮化硅、氮氧化硅、氧化碳化硅或其组合。在一些实施例中，该层第一隔离材料507可为一多层结构，举例来说，其包括一层氧化硅以及另一层高介电常数的介电材料。
请参考图6及图7，一层第一导电材料509可形成在该层第一隔离材料507上。该层第一导电材料509的制作技术可包含一沉积制程，例如化学气相沉积、等离子体加强化学气相沉积、喷溅或其他适合的技术。举例来说，第一导电材料509可为多晶硅、多晶硅锗或其组合。在一些实施例中，举例来说，第一导电材料509可为铜、钨、铝或其他适合的导电金属。一第二遮罩层511可形成在该层第一导电材料509上。举例来说，第二遮罩层511可为一光阻层。第二遮罩层511可界定多个栅极结构200t、200l的位置与图案。
请参考图8及图9，可执行一蚀刻制程，例如一非等向性干蚀刻制程，以移除该层第一隔离材料507与该层第一导电材料509的一些部分。在蚀刻制程之后，该层第一隔离材料507与该层第一导电材料509的所述余留部分可分别转变成多个栅极隔离层201t、201l以及多个下栅极导电层203t、203l。
在一些实施例中，栅极隔离层201t可形成在井层103t上、在绝缘层IL上以及在基底101的第一区R1上方。下栅极导电层203t可形成在栅极隔离层201t上。栅极隔离层201t与下栅极导电层203t一起配置成栅极结构200t。栅极隔离层201l可形成在井层103l上、在绝缘层IL上以及在基底101的第二区R2上方。下栅极导电层203l可形成在栅极隔离层201l上。栅极隔离层201l与下栅极导电层203l一起配置成栅极结构200l。
在本公开的描述中，第一区R1可具有一元件密度，大于第二区R2的一元件密度。从一顶视图来看，该元件密度可为一数值，该数值由设置在第一区R1或第二区R2的元件(例如栅极结构200t、200l)的数量除以第一区R1或第二区R2的表面积所界定。从剖视图来看，一较大的元件密度可意指在相邻元件之间的一较小水平距离。换言之，第一区R1可当作一密集区，而第二区R2可当作一稀疏区。
请参考图8及图9，可使用多个栅极结构200t、200l当作遮罩而执行一植入制程，以形成多个杂质层105t与105l。多个杂质层105t、105l可形成在邻近多个栅极结构200t、200l的两侧处以及在多个井层103t、103l中。举例来说，植入制程的掺杂物可为磷、砷、锑或硼。在一些实施例中，在多个杂质层105t、105l内的所述掺杂物的浓度可介于大约4×1020atoms/cm3到大约2×1021atoms/cm3之间。多个杂质层105t、105l可具有一电类型，其不同于多个井层103t、103l的电类型。所述杂质层105t及所述杂质区105l可具有不同电类型，但并不以此为限。
可执行一退火制程以活化多个杂质层105t、105l。退火制程可具有一制程温度，介于大约800℃到大约1250℃之间。退火制程可具有一制程期间，介于大约1毫秒到大约500毫秒之间。举例来说，退火制程可为一快速热退火、一激光尖峰退火(laser spike anneal)或是一闪光灯退火(flash lamp anneal)。
图10是顶视示意图，例示本公开一实施例的中间半导体元件。图11是剖视示意图，例示分别沿图10的剖线A-A’、B-B’、C-C’及D-D’的结构。图12到图15是剖视示意图，例示本公开一实施例制备半导体元件1A的一部分流程。
请参考图1及图10到图12，在步骤S15，多个栅极间隙子209t、209l可形成在多个栅极结构200t、200l的各侧壁上，多个欧姆接触层109t、109l可形成在多个杂质层105t、105l上，多个上栅极导电层211t、211l可形成在多个栅极结构200t、200l上，而形成一罩盖层111以覆盖多个栅极间隙子209t、209l、多个上栅极导电层211t、211l、多个欧姆接触层109t、109l以及绝缘层IL。
请参考图10及图11，一层隔离材料可形成在如图9所描述的中间半导体元件上。举例来说，该层隔离材料的制作技术可包含化学气相沉积、等离子体加强化学气相沉积或类似方法。举例来说，隔离材料可为氮化硅、氧化硅、氮氧化硅、氧化氮化硅或其组合。可执行一蚀刻制程，例如一非等向性干蚀刻制程，以移除该层隔离材料的一些部分，并同时形成多个栅极间隙子209t、209l。
请参考图10及图11，一层导电层可形成在基底101上。举例来说，导电材料可包含钛、镍、铂、钽或钴。可依序执行一热处理。在热处理期间，该层导电材料的多个金属原子可与多个下栅极导电层203t、203l与多个杂质层105t、105l的多个硅原子进行化学反应，以分别对应形成多个上栅极导电层211t、211l以及多个欧姆接触层109t、109l。多个欧姆接触层109t、109l与多个上栅极导电层211t、211l可包含硅化钛、硅化镍、硅化镍铂、硅化钽或硅化钴。热处理可为一动态表面退火制程。在热处理之后，可执行一清洗制程，以移除未反应的导电材料。清洗制程可使用蚀刻剂，例如过氧化氢(hydrogen peroxide)以及SC-1溶液。多个欧姆接触层109t、109l与多个上栅极导电层211t、211l可具有一厚度，介于大约2nm到大约20nm之间，并可当成欧姆接触以降低多个杂质层105t、105l与多个下栅极导电层203t、203l的接触电阻。
请参考图12，罩盖层111可形成在如图11所描述的中间半导体元件上，以覆盖多个栅极间隙子209t、209l、多个上栅极导电层211t、211l、多个欧姆接触层109t、109l以及绝缘层IL。举例来说，罩盖层111的制作技术可包含化学气相沉积、等离子体加强化学气相沉积或类似方法。举例来说，罩盖层111可包含氧化硅、氮化硅、氮氧化硅、氧化氮化硅、其他半导体氧化物、其他半导体氮化物或其组合。
请参考图1及图13到图15，在步骤S17，一第一介电层301可形成在罩盖层111上，一第二介电层303可形成在第一介电层301上以及在基底101的第一区R1上方，一第三介电层305可形成在第一介电层301以及第二介电层303上。
请参考图13，第一介电层301可形成在如图12所描述的中间半导体元件上，以覆盖罩盖层111。可执行一平坦化制程，例如化学机械研磨，以移除多余材料并提供一大致平坦表面给接下来的处理步骤。举例来说，第一介电层301的制作技术可包含化学气相沉积、等离子体加强化学气相沉积。在一些实施例中，第一介电层301可使用一硅酸盐或一硅源、一些掺杂物源以及一臭氧源进行沉积。举例来说，所述掺杂物源可为硼酸三乙酯(triethylborate)、磷酸三乙酯(triethylphosphate)、亚磷酸三乙酯(triethyphosphite)、磷酸三甲酯(trimethylphosphate)或亚磷酸三甲酯(trimethylphosphite)。举例来说，硅酸盐或硅源可为四甲氧基硅烷(tetramethylorthosilicate)。所述掺杂物源可导致多个杂质原子在第一介电层301中，所述杂质原子例如磷或硼。
在一些实施例中，形成在基底101的第一区R1以及第二区R2上方的第一介电层301均具有所述杂质原子。在一些实施例中，仅形成在基底101的第一区R1或第二区R2上方的第一介电层301具有所述杂质原子。在此情况下，形成在第一区R1上方的第一介电层301以及形成在第二区R2上方的第一介电层301可以多个遮罩层的辅助而分开形成。
请参考图14，第二介电层303可形成在第一介电层301上。在一些实施例中，第二介电层303可具有一厚度T2，小于第一介电层301的一厚度T1。举例来说，第二介电层303的制作技术可包含化学气相沉积、等离子体加强化学气相沉积。在一些实施例中，第二介电层303可使用一硅酸盐或一硅源、一些掺杂物源以及一臭氧源进行沉积。举例来说，所述掺杂物源可为硼酸三乙酯(triethylborate)、磷酸三乙酯(triethylphosphate)、亚磷酸三乙酯(triethyphosphite)、磷酸三甲酯(trimethylphosphate)或亚磷酸三甲酯(trimethylphosphite)。举例来说，硅酸盐或硅源可为四甲氧基硅烷(tetramethylorthosilicate)。所述掺杂物源可导致多个杂质原子在第二介电层303中，所述杂质原子例如磷或硼。在一些实施例中，第一介电层301的所述掺杂物源与第二介电层303的所述掺杂物源可为相同。因此，第一介电层301与第二介电层303可包含相同的多个杂质原子。在一些实施例中，第二介电层303的所述原子的浓度可大于第一介电层301的所述原子的浓度。
请参考图15，可形成一遮罩层(图未示)以覆盖形成在基底101的第一区R1上方的第一介电层301。可暴露形成在基底101的第二区R2上方的第一介电层301。可执行一蚀刻制程，例如非等向性干蚀刻制程，以移除形成在基底101的第二区R2上方的第一介电层301。在蚀刻制程之后，可暴露形成在基底101的第二区R2上方的第一介电层301，并可移除该遮罩层。
请参考图15，可形成第三介电层305以覆盖形成在基底101的第一区R1上方的第二介电层303以及形成在基底101的第二区R2上方的第一介电层301。可执行一平坦化制程，例如化学机械研磨，以移除多余材料并提供一大致平坦表面给接下来的处理步骤。在一些实施例中，第三介电层305可具有一厚度T3，大于第二介电层3036的厚度T2。在一些实施例中，第三介电层305的厚度T3可大于或等于第一介电层301的厚度T1。
在一些实施例中，举例来说，第三介电层305的制作技术可包含化学气相沉积、等离子体加强化学气相沉积。在一些实施例中，第三介电层305可使用一硅酸盐或一硅源、一些掺杂物源以及一臭氧源进行沉积。举例来说，所述掺杂物源可为硼酸三乙酯(triethylborate)、磷酸三乙酯(triethylphosphate)、亚磷酸三乙酯(triethyphosphite)、磷酸三甲酯(trimethylphosphate)或亚磷酸三甲酯(trimethylphosphite)。举例来说，硅酸盐或硅源可为四甲氧基硅烷(tetramethylorthosilicate)。所述掺杂物源可导致多个杂质原子在第二介电层303中，所述杂质原子例如磷或硼。在一些实施例中，第三介电层305的所述掺杂物源与第二介电层303的所述掺杂物源可为不同。因此，第三介电层305与第二介电层303可包含不同的多个杂质原子。
请参考图15，第四介电层307可形成在第三介电层305上。在一些实施例中，第四介电层307可具有一厚度T4，大于或等于第三介电层305的厚度T3。第四介电层307的厚度T4可大于第二介电层303的厚度T2。举例来说，第四介电层307的制作技术可包含化学气相沉积、等离子体加强化学气相沉积。在一些实施例中，第四介电层307可使用一硅酸盐或一硅源、一些掺杂物源以及一臭氧源进行沉积。举例来说，所述掺杂物源可为硼酸三乙酯(triethylborate)、磷酸三乙酯(triethylphosphate)、亚磷酸三乙酯(triethyphosphite)、磷酸三甲酯(trimethylphosphate)或亚磷酸三甲酯(trimethylphosphite)。举例来说，硅酸盐或硅源可为四甲氧基硅烷(tetramethylorthosilicate)。所述掺杂物源可导致多个杂质原子在第四介电层307中，所述杂质原子例如磷或硼。在一些实施例中，第四介电层307的所述掺杂物源与第三介电层305的所述掺杂物源可为相同。因此，第四介电层307与第三介电层305可包含相同的多个杂质原子。在一些实施例中，第四介电层307的所述原子的浓度可大于第三介电层305的所述原子的浓度。
图16是顶视示意图，例示本公开一实施例的中间半导体元件。图17是剖视示意图，例示分别沿图16的剖线A-A’、B-B’、C-C’及D-D’的结构。图18是剖视示意图，例示本公开一实施例的半导体元件1A。
请参考图1及图16到图18，在步骤S19，一第一接触点401以及一第二接触点403可形成在多个上栅极导电层211t、211l上，多个第三接触点405以及多个第四接触点407可形成在多个欧姆接触层109t、109l上。
请参考图16及图17，一遮罩层(图未示)可形成在第四介电层307上，以界定第一接触点401、第二接触点403、多个第三接触点405以及多个第四接触点407的各位置以及各图案。可执行一蚀刻制程，例如一非等向性干蚀刻制程，以形成多个接触点开孔513-1、513-3、513-5、513-7。
由于所述介电层的所述原子的浓度可影响在蚀刻制程期间的蚀刻行为(etchingbehavior)，以便确定接触点开孔的轮廓。借由使用所述介电层的所述原子的浓度以及在第一区R1与第二区R2处的介电层的不同堆叠架构，具有不同轮廓的所述接触点开孔可形成在不同区中。一般而言，具有所述原子的低浓度的介电层可具有锥形侧壁轮廓。举又所述原子的高浓度的介电层可具有大致垂直侧壁轮廓。
在一些实施例中，接触点开孔513-1可设置在基底101的第一区R1上方。接触点开孔513-1可沿着第四介电层307、第三介电层305、第二介电层303、第一介电层301以及罩盖层111设置以暴露上栅极导电层211t。由第四介电层307、第三介电层305以及第二介电层303所组成的接触点开孔513-1的各侧壁可大致呈垂直。由第一介电层301以及罩盖层111所组成的接触点开孔513-1的各侧壁可呈锥形。
接触点开孔513-3可设置在基底101的第二区R2上方。接触点开孔513-3可沿着第四介电层307、第三介电层305、第一介电层301以及罩盖层111设置以暴露上栅极导电层211l以及所述栅极间隙子209l的一部分。由第四介电层307、第三介电层305、第一介电层301以及罩盖层111所组成的接触点开孔513-3的各侧壁可大致呈垂直。
为了简洁、清楚以及便于描述，仅描述一个接触点开孔513-5。接触点开孔513-5可设置在基底101的第一区R1上方。接触点开孔513-5可沿着第四介电层307、第三介电层305、第二介电层303、第一介电层301以及罩盖层111而形成以暴露欧姆接触层109t。由第四介电层307、第三介电层305以及第二介电层303所组成的接触点开孔513-5的各侧壁可大致呈垂直。由第一介电层301与罩盖层111所组成的接触点开孔513-5的各侧壁可呈锥形。
为了简洁、清楚以及便于描述，仅描述一个接触点开孔513-7。接触点开孔513-7可设置在基底101的第二区R2上方。接触点开孔513-7可沿着第四介电层307、第三介电层305、第一介电层301以及罩盖层111而形成以暴露欧姆接触层109l。由第四介电层307、第三介电层305、第一介电层301以及罩盖层111所组成的接触点开孔513-7的各侧壁可大致呈垂直。
请参考图18，第一接触点401、第二接触点403、多个第三接触点405以及多个第四接触点407可分别对应形成在多个接触点开孔513-1、513-3、513-5、513-7中。举例来说，第一接触点401、第二接触点403、多个第三接触点405以及多个第四接触点407的制作技术可包含化学气相沉积、等离子体加强化学气相沉积、物理气相沉积、喷溅或其他适合的沉积方法。举例来说，第一接触点401、第二接触点403、多个第三接触点405以及多个第四接触点407可包含铜、钨、铝、其他适合的导电材料或其组合。可执行一平坦化制程，例如化学机械研磨，以移除多余材料并提供一大致平坦表面给接下来的处理步骤。第一接触点401、第二接触点403、多个第三接触点405以及多个第四接触点407的各轮廓可从多个接触点开孔513-1、513-3、513-5、513-7继承。
在一些实施例中，第一接触点401可设置在基底101的第一区R1上方，并可包括一第一下部401-1以及一第一上部401-3。第一下部401-1可形成在上栅极导电层211t上、在第一介电层301中以及沿着罩盖层111形成。第一下部401-1的各侧壁可呈锥形。第一上部104-3可形成在第一下部401-1上以及沿着第四介电层307、第三介电层305以及第二介电层303而形成。第一下部401-3的各侧壁可大致呈垂直。
第二接触点403可设置在基底101的第二区R2上方，并可包括一第二下部403-1以及一第二上部403-3。第二下部403-1可形成在上栅极导电层211l上，并可包括一延伸部，以覆盖栅极间隙子209l的一部分。第二下部403-1可形成在第一介电层301中并沿着罩盖层111而形成。
为了简洁、清楚以及便于描述，仅描述一个第三接触点405。第三接触点405可设置在基底101的第一区R1上方以及在欧姆接触层109t上。沿着第一介电层301与罩盖层111形成的第三接触点405的各侧壁可呈锥形。沿着第四介电层307、第三介电层305以及第二介电层303的第三接触点405的各侧壁可大致呈垂直。
为了简洁、清楚以及便于描述，仅描述一个第四接触点407。第四接触点407可设置在基底101的第二区R2上方以及在欧姆接触层109l上。沿着第一介电层301与罩盖层111而形成的第四接触点407的各侧壁可大致呈垂直。沿着第四介电层307、第三介电层305以及第二介电层303的第四接触点407的各侧壁可大致呈垂直。
本公开的一实施例提供一种半导体元件，包括一基底，包括一第一区以及一第二区；一第一栅极结构，设置在该基底的该第一区上；以及一第二栅极结构，设置在该基底的该第二区上；一第一接触点，包括一第一下部，设置在该第一栅极结构的一上表面上；以及一第一上部，设置在该第一下部上；以及一第二接触点，包括一第二下部，设置在该第二栅极结构的一上表面上以及在该第二栅极结构的一侧壁上；以及一第二上部，设置在该第二下部上。该第一下部的各侧壁呈锥形，而该第二下部的各侧壁大致呈垂直。
本公开的另一实施例提供一种半导体元件的制备方法，包括提供一基底，该基底包括一第一区以及一第二区；形成一第一栅极结构在该基底的该第一区上以及形成一第二栅极结构在该基底的该第二区上；形成一第一介电层在该基底上以覆盖该第一栅极结构；形成一第二介电层在该第一介电层上以及在该基底的该第一区上方；形成一第一接触点，包括一第一下部，沿着该第一介电层设置并接触该第一栅极结构的一上表面；以及一第一上部，沿着该第二介电层设置以及在该第一下部上；以及形成一第二接触点，包括一第二下部，接触该第二栅极结构的一上表面以及该第二栅极结构的一侧壁；以及一第二上部，设置在该第二下部上。该第一介电层包括多个原子，所述原子包含磷、砷、锑或硼。该第一下部的各侧壁呈锥形，而该第二下部的各侧壁大致呈垂直。
由于本公开该半导体元件的设计，由具有不同原子浓度及堆叠结构的多个介电层所制造的多个接触点401、405的锥形轮廓，可减少在第一区R1(例如该紧密区(tightregion))处的相邻元件之间的漏电流。因此，可改善半导体元件1A的效能。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求书所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤包含于本申请案的权利要求书内。

Claims (20)

1.一种半导体元件，包括：
一基底，包括一第一区以及一第二区；
一第一栅极结构，设置在该基底的该第一区上；以及
一第二栅极结构，设置在该基底的该第二区上；
一第一接触点，包括：
一第一下部，设置在该第一栅极结构的一上表面上；以及
一第一上部，设置在该第一下部上；以及
一第二接触点，包括：
一第二下部，设置在该第二栅极结构的一上表面上以及在该第二栅极结构的一侧壁上；以及
一第二上部，设置在该第二下部上；
其中该第一下部的各侧壁呈锥形，而该第二下部的各侧壁大致呈垂直。
2.如权利要求1所述的半导体元件，还包括一第一介电层，设置在该基底的该第一区上；其中该第一栅极结构与该第一下部设置在该第一介电层中；其中该第一介电层包含多个原子，所述原子包括磷、砷、锑或硼。
3.如权利要求2所述的半导体元件，还包括一第二介电层，设置在该第一介电层上；其中该第一上部沿着该第二介电层设置；其中该第二介电层包含多个原子，所述原子包括磷、砷、锑或硼；其中该第二介电层的所述原子的一浓度大于该第一介电层的所述原子的一浓度。
4.如权利要求3所述的半导体元件，还包括一第三介电层，设置在该第二介电层上；其中该第三介电层包含多个原子，所述原子包括磷、砷、锑或硼。
5.如权利要求4所述的半导体元件，还包括一第四介电层，设置在该第三介电层上；其中该第四介电层包含多个原子，所述原子包括磷、砷、锑或硼；其中该第四介电层的所述原子的一浓度大于该第三介电层的所述原子的一浓度。
6.如权利要求3所述的半导体元件，其中该第一介电层与该第二介电层包含相同类型的原子。
7.如权利要求5所述的半导体元件，其中该第三介电层与该第四介电层包含相同类型的原子。
8.如权利要求1所述的半导体元件，还包括一罩盖层，覆盖该第一栅极结构与该第二栅极结构；其中该第一下部沿着该罩盖层设置并接触该第一栅极结构的该上表面；其中该第二下部沿着该罩盖层设置并接触该第二栅极结构的该上表面。
9.如权利要求1所述的半导体元件，还包括一第一介电层，设置在该基底的该第二区上；其中该第二栅极结构与该第二下部设置在该第一介电层中。
10.如权利要求9所述的半导体元件，还包括一第三介电层，设置在该第一介电层上；其中该第三介电层包含多个原子，所述原子包括磷、砷、锑或硼。
11.如权利要求1所述的半导体元件，其中该第一上部的各侧壁与该第二上部的各侧壁大致呈垂直。
12.如权利要求1所述的半导体元件，还包括多个栅极间隙子，设置在该第一栅极结构的各侧壁上。
13.如权利要求1所述的半导体元件，其中该第一栅极结构包括：
一栅极隔离层，设置在该基底的该第一区上；以及
一下栅极导电层，设置在该栅极隔离层上；
其中该第一下部接触该下栅极导电层。
14.如权利要求13所述的半导体元件，还包括一欧姆接触层，设置在该下栅极导电层与该第一下部之间；其中该欧姆接触层包含硅化钛、硅化镍、硅化镍铂、硅化钽或硅化钴。
15.如权利要求3所述的半导体元件，其中该第二介电层的一厚度小于该第一介电层的一厚度。
16.如权利要求4所述的半导体元件，其中该第三介电层的一厚度大于该第二介电层的一厚度。
17.如权利要求5所述的半导体元件，其中该第四介电层的一厚度大于该第二介电层的一厚度。
18.如权利要求1所述的半导体元件，其中该基底的该第一区的一元件密度大于该基底的该第二区的一元件密度。
19.一种半导体元件的制备方法，包括：
提供一基底，该基底包括一第一区以及一第二区；
形成一第一栅极结构在该基底的该第一区上以及形成一第二栅极结构在该基底的该第二区上；
形成一第一介电层在该基底上以覆盖该第一栅极结构，其中该第一介电层包括多个原子，所述原子包含磷、砷、锑或硼；
形成一第二介电层在该第一介电层上以及在该基底的该第一区上方；
形成一第一接触点，包括：
一第一下部，沿着该第一介电层设置并接触该第一栅极结构的一上表面；以及
一第一上部，沿着该第二介电层设置以及在该第一下部上；以及形成一第二接触点，包括：
一第二下部，接触该第二栅极结构的一上表面以及该第二栅极结构的一侧壁；以及
一第二上部，设置在该第二下部上；
其中该第一下部的各侧壁呈锥形，而该第二下部的各侧壁大致呈垂直。
20.如权利要求19所述的半导体元件的制备方法，还包括下列步骤：
形成一第三介电层在该第二介电层上，其中该第三介电层包含多个原子，所述原子包含磷、砷、锑或硼；以及
形成一第四介电层在该第三介电层上，其中该第四介电层包括多个原子，所述原子包含磷、砷、锑或硼。
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