TW202312435A - 具有位元線接觸區的半導體元件及其製備方法 - Google Patents

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Abstract

本揭露提供一種半導體元件及其製備方法。該半導體元件包括一基底；置於該基底上方的一第一位元線結構，包括與一第一方向平行排列的一第一線部，以及與該第一線部的一第一端相連，並與該第一方向垂直的一第二方向平行排列的一第二線部；一第一位元線頂觸區，包括置於該第一線部的該第一端上，並與該第一方向平行排列的一第一條部，以及與該第一條部的一第一端相連，置於該第二線部上，並與該第二方向平行排列的一第二條部；以及與該第一位元線頂觸區電性耦合的一第一頂導電層。

Description

具有位元線接觸區的半導體元件及其製備方法
本申請案主張2021年9月3日申請之美國正式申請案第17/466,102號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露關於一種半導體元件及該半導體元件的製備方法，特別是關於一種具有位元線接觸區的半導體元件及該其製備方法。
半導體元件被用於各種電子應用，如個人電腦、行動電話、數位相機和其他電子元件。半導體元件的尺寸正在不斷縮小，以滿足日益增長的計算能力的需求。然而，在縮小尺寸的期間出現了各種問題，而且這種問題在不斷增加。因此，在實現提高品質、產量、性能和可靠性以及降低複雜性方面仍然存在挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應做為本案之任一部分。
本揭露的一實施例提供一種半導體元件，包括一基底，一第一位元線結構，一第一位元線頂觸區以及一第一頂導電層。該第一位元線結構置於該基底上方，包括與一第一方向平行排列的一第一線部，以及與該第一線部的一第一端相連，並與垂直於該第一方向的一第二方向平行排列的一第二線部。該第一位元線頂觸區包括置於該第一線部的該第一端上，並與該第一方向平行排列的一第一條部，以及與該第一條部的一第一端相連，置於該第二線部上，並與該第二方向平行排列一第二條部。該第一頂導電層與該第一位元線頂觸區電性耦合。
在一些實施例中，該半導體元件包括置於該基底中的一源極區。該第一位元線結構的該第一線部與該源極區電性耦合。
在一些實施例中，該半導體元件包括一第二位元線結構，置於該第一位元線結構的同一垂直高度上，並且包括與該第一位元線結構的該第一線部平行排列，並包括一第一端和一第二端的一第一線部，以及與該第二位元線結構的該第一線部的該第二端相連，並與該第一位元線結構的該第二線部平行排列，且置向該第一位元線結構的該第一線部的一第二線部。該第二位元線結構的該第一線部的該第一端置向該第一位元線結構的該第二線部，且該第二位元線結構的該第一線部的該第二端與該第二位元線結構的該第一線部的該第一端相對。
在一些實施例中，該半導體元件包括一第二位元線頂觸區，置於該第一位元線頂觸區的同一垂直高度上，並包括與該第一方向平行排列，置於該第二位元線結構的該第一線部的該第二端上，並包括一第一端和一第二端的一第一條部；以及與該第二位元線頂觸區的該第一條部的該第二端相連，置於該第二位元線結構的該第二線部上，並與該第一位元線結構的該第二線部平行排列的一第二條部。該第二位元線頂觸區的該第一條部的該第一端置向該第一位元線頂觸區的該第二條部，且該第二位元線頂觸區的該第一條部的該第二端與該第二位元線頂觸區的該第一條部的該第一端相對。
在一些實施例中，該半導體元件包括一第二頂導電層，以與該第二位元線頂觸區電性耦合。
在一些實施例中，該半導體元件包括一第三線部，該第三線部與該第一位元線結構的該第二線部相連，與該第二位元線結構的該第一線部對齊，並置向該第二位元線結構的該第一線部。
在一些實施例中，該半導體元件包括一第三條部，該第三條部與該第一位元線頂觸區的該第二條部相連，並置於該第一位元線結構的該第三線部上。
在一些實施例中，該半導體元件包括一第三線部，該第三線部與該第二位元線結構的該第二線部相連，與該第一位元線結構的該第一線部對齊，並置向該第一位元線結構的該第一線部。
在一些實施例中，該半導體元件包括一第三條部，該第三條部與該第二位元線頂觸區的該第二條部相連，並置於該第二位元線結構的該第三線部上。
在一些實施例中，該第一位元線頂觸區的該第一條部的一寬度大於該第一位元線結構的該第一線部的一寬度。
在一些實施例中，該第一位元線頂觸區的該第二條部的一寬度大於該第一位元線結構的該第二線部的一寬度。
在一些實施例中，該第一位元線結構的該第三線部在一俯視角度下被該第一位元線頂觸區的該第三條部完全覆蓋。
在一些實施例中，該第二位元線頂觸區的該第一條部的一寬度大於該第二位元線結構的該第一線部的一寬度。
在一些實施例中，該第二位元線頂觸區的該第二條部的一寬度大於該第二位元線結構的該第二線部的一寬度。
在一些實施例中，該第二位元線結構的該第三線部完全被該第二位元線頂觸區的該第三條部覆蓋。
在一些實施例中，該第一位元線結構的該第二線部的一長度小於或等於該第一位元線結構的該第一線部與該第二位元線結構的該第一線部之間的一距離。
在一些實施例中，該第一位元線頂觸區的該第二條部的一長度等於或小於該第一位元線頂觸區的該第一條部的一長度。
在一些實施例中，該第一位元線頂觸區的該第二條部的一長度大於該第一位元線頂觸區的該第一條部的一長度。
在一些實施例中，該第一位元線頂觸區的該第二條部的一長度大於或等於該第一位元線結構的該第二線部的一長度。
本揭露的另一實施例提供一種半導體元件的製備方法，包括：提供一基底；在該基底上方形成一第一位元線結構，包括與該第一方向平行排列的一第一線部，以及與該第一線部的一第一端相連，並與垂直於該第一方向的一第二方向平行排列的一第二線部；形成一第一位元線頂觸區，包括置於該第一線部的該第一端上，並與該第一方向平行排列的一第一條部，以及與該第一條部的一第一端相連，置於該第二線部上，並與該第二方向平行排列的一第二條部；以及形成一第一頂導電層，以與該第一位元線頂觸區電性耦合。
由於本揭露的半導體元件的設計，第一位元線結構與第一位元線頂觸區之間，以及第二位元線結構與第二位元線頂觸區之間的接觸區面積可以更大。因此，第一位元線結構與第一位元線頂觸區之間，以及第二位元線結構與第二位元線頂觸區之間的接觸區電阻可以減少。因此，可以提昇半導體元件的性能。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可做為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所定義之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可以包括特定特徵、結構或是特性，然而並非每一實施例必須包括該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
應當理解，以下揭露內容提供用於實作本揭露的不同特徵的諸多不同的實施例或實例。以下闡述組件及排列形式的具體實施例或實例以簡化本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，元件的尺寸並非僅限於所揭露範圍或值，而是可相依於製程條件及/或元件的所期望性質。此外，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可以包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可以包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。為簡潔及清晰起見，可按不同比例任意繪製各種特徵。在附圖中，為簡化起見，可省略一些層/特徵。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下方(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述元件可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行直譯。
應當理解，當一個元件或層被稱為"連接到"或"耦合到"另一個元件或層時，它可以直接連接到或耦合到另一個元件或層，或者可能存在中間的元件或層。
在本揭露內容中，半導體元件一般是指利用半導體特性而能發揮作用的元件，電光元件、發光顯示元件、半導體電路和電子元件都包括在半導體元件的範疇內。
在本揭露描述中「上方(above)」、「上(up)」對應於方向Z的箭頭方向，「下方(below)」、「下(down)」對應於方向Z的箭頭的相反方向。
圖1以流程圖的形式，例示本揭露一實施例之半導體元件1A的製備方法10。圖2以示意性俯視圖的形式，例示本揭露一實施例的中間半導體元件。圖3是沿圖2中A-A'線拍攝的示意性剖視圖。圖4以示意性俯視圖的形式，例示本揭露一實施例的中間半導體元件。圖5是沿圖4中A-A'線拍攝的示意性剖視圖。圖6以示意性俯視圖的形式，例示本揭露一實施例的中間半導體元件。圖7是沿圖6中A-A'線拍攝的示意性剖視圖。
參照圖1至圖7，在步驟S11，可以提供基底301，可以在基底301中形成隔離層303，以定義複數個主動區305，可以在複數個主動區305中形成複數個雜質層401，並且可以在基底301中形成複數個字元線(word line)槽TR1以將複數個雜質層401變成複數個汲極區307和複數個源極區309。
參照圖2和圖3，基底301可以包括含矽材料。適用於基底301的含矽材料可以包括但不限於矽、矽鍺(silicon germanium)、碳摻雜矽鍺(carbon doped silicon germanium)、碳化矽鍺(silicon germanium carbide)、碳摻雜矽(carbon-doped silicon)、碳化矽(silicon carbide)，或其組合的多層材料。儘管矽是晶圓製備中主要使用的半導體材料，但在一些實施例中，可以採用替代的半導體材料作為附加層，例如，但不限於鍺(germanium)、砷化鎵(gallium arsenide)、氮化鎵(gallium nitride)、矽鍺、碲化鎘(admium telluride)、硒化鋅(zinc selenide)、鍺錫(germanium tin)等。
在一些實施例中，基底301可以包括絕緣體上半導體(semiconductor-on-insulator，SOI)結構，由下到上包括處理基底、絕緣體層和最上面半導體材料層。處理基底和最上面半導體材料層的製作技術可以是相同的材料，如塊狀(bulk)矽，或其他適合的半導體材料。絕緣層可以是結晶或非結晶的介電質材料，如氧化物和/或氮化物。例如，絕緣層可以是介電質氧化物，如氧化矽(silicon oxide)。再例如，絕緣層可以是介電質氮化物，如氮化矽(silicon nitride)或氮化硼(boron nitride)。再又例如，絕緣層可以包括介電質氧化物和介電質氮化物的堆疊，如按任何順序的氧化矽和氮化矽或氮化硼的堆疊。絕緣層的厚度可以在10奈米(nm)到200奈米的範圍內。
參照圖2和圖3，可以執行一系列的沉積製程，以在基底301上沉積墊氧化層(為清晰起見未顯示)和墊氮化物層(為清晰起見未顯示)。可以執行微影(photolithography)製程，以定義隔離層303的位置。在微影製程之後，可以執行蝕刻(etch)製程，例如非等向性乾蝕刻(anisotropic dry etch)製程，以形成穿透該氧化層、墊氮化層和基底301的溝槽。可以沉積絕緣材料到溝槽中，並且可以隨後執行平面化(planarization)製程，例如化學機械研磨，以移除多餘的填充材料，直到曝露基底301。絕緣材料可以例如是氧化矽、氮化矽、氧氮化矽(silicon oxynitride)、氮氧化矽(silicon nitride oxide)等，或其組合。
參照圖2和圖3，隔離層303可以定義複數個主動區305的位置。為了簡明、清晰和方便描述，只描述一個主動區305。主動區305可以包括基底301的一部分和基底301該部分以上的空間。將元件描述為設置於主動區305上是指該元件設置在基底301的該部分的頂面。將元件描述為設置於主動區305中是指元件設置在基底301的該部分中；但是，元件的頂面可以與基底301的該部分的頂面相平。將元件描述為設置於主動區305的上方表示元件設置在基底301的該部分的頂面之上。在俯視角度中，主動區305可以平行於與X方向和Y方向各自傾斜的方向排列。
參照圖4和圖5，複數個雜質層401可以分別和相應地形成於複數個主動區305中。為了簡明、清晰和方便描述，只描述一個雜質層401。雜質層401可以形成在基底301中。雜質層401的頂面可以與基底301的頂面實質上共面。雜質層401的製作技術可以藉由n型雜質或p型雜質植入(implantation)製程。n型雜質植入製程可以添加對本質半導體(intrinsic semiconductor)貢獻自由電子的雜質。在含矽的基底中，n型摻雜物(即雜質)的例子包括但不限於銻、砷或磷。p型雜質植入製程可以將雜質添加到本質半導體中，因此產生價電子的不足。在含矽基底中，p型摻雜物(即雜質)的例子包括但不限於硼、鋁、鎵或銦。雜質層401的摻雜物濃度可在大約1E17原子/cm^3到大約1E18原子/cm^3的範圍內。
在一些實施例中，可以執行退火(annealing)製程，以啟動雜質層401。退火製程的製程溫度可以在大約800℃(攝氏度)到大約1250℃的範圍內。退火製程的製程持續時間可以在大約1毫秒(ms)到大約500毫秒的範圍內。退火製程可例如是快速熱退火(rapid thermal anneal)，鐳射尖峰退火(laser spike anneal)，或閃光燈退火(flash lamp anneal)。
應當理解，在本揭露的描述中，置於沿Z方向的最高垂直高度的元件(或特徵)的表面被稱為元件(或特徵)的頂面。元件(或特徵)的表面置於沿Z方向的最低垂直高度，被稱為元件(或特徵)的底面。
參照圖6和圖7，可在基底301上形成第一遮罩層M1。可以執行微影製程，以定義複數個字元線槽TR1的位置。可以執行蝕刻製程，例如非等向性的乾蝕刻製程，以移除基底301、隔離層303和雜質層401，並同時形成複數個字元線槽TR1。複數個字元線槽TR1可以平行於Y方向排列。複數個字元線槽TR1的底面可以高於隔離層303的底面的一垂直高度。每個主動區305可以由兩個字元線槽TR1穿過。兩個字元線槽TR1可將雜質層401分成兩個汲極區307和位於兩個汲極區307之間的源極區309。
圖8以示意性俯視圖的形成，例示本揭露一實施例的中間半導體元件。圖9是沿圖8中A-A'線拍攝的示意性剖視圖。
參照圖1、圖8和圖9，在步驟S13，在複數個字元線槽TR1中可以形成複數個字元線330。
為了簡明、清晰和描述的方便，只描述一個字元線330。
參照圖8和圖9，字元線330可以在字元線槽TR1中形成。換言之，字元線330可以平行於Y方向排列。字元線330可以包括字元線介電層331、字元線導電層333，字元線填充層335，以及字元線蓋層337。
在第一遮罩層M1上和複數個字元線槽TR1中可以共形地形成絕緣層，絕緣層在以後將後變成字元線介電層331。絕緣層的厚度可在大約0.5奈米到大約5.0奈米的範圍內。在一些實施例中，絕緣層的厚度可在大約0.5奈米到大約2.5奈米的範圍內。絕緣層可以包括，例如，氧化矽層、氮化矽層、氧氮化矽層和高介電常數(high-k)材料中的一種或多種，如金屬氧化物、金屬氮化物、金屬矽酸鹽(metal silicate)、過渡金屬氧化物(transition metal-oxide)、過渡金屬氮化物(transition metal-nitride)、過渡金屬矽酸鹽(transition metal-silicate)、金屬氧氮化物(transition metal-silicate, oxynitride)、金屬鋁酸鹽(metal aluminate)、矽酸鋯(zirconium silicate)、鋁酸鋯(zirconium aluminate)或其組合材料。
在一些實施例中，高介電常數材料可以例如是氧化鉿(hafnium oxide)、氧化鉿矽(hafnium silicon oxide)、鉿氧氮化矽(hafnium silicon oxynitride)、鉿鉭氧化物(hafnium tantalum oxide)、鉿鈦氧化物(hafnium titanium oxide)、鉿鋯氧化物(hafnium zirconium oxide)、鉿鑭氧化物(hafnium lanthanum oxide)、鑭氧化物(lanthanum oxide)、鋯氧化物(zirconium oxide)、氧化鈦(titanium oxide)、氧化鉭(tantalum oxide)、氧化釔(yttrium oxide)、氧化鈦鍶(strontium titanium oxide)、氧化鋇鈦(barium titanium oxide)、氧化鋯鋇(barium zirconium oxide)、氧化鑭矽(lanthanum silicon oxide)、氧化鋁矽(aluminum silicon oxide)、氧化鋁(aluminum oxide)、氮化矽、氧氮化矽、氮氧化矽或其組合材料。
可以在絕緣層上共形地形成導電層，導電層以後將變成字元線導電層333。導電層的厚度可在大約10埃(angstrom)到大約200埃的範圍內。導電層可以包括，例如，導電金屬氮化物(例如，氮化鈦(TiN)或氮化鉭(TaN)的一種或多種。
絕緣層和導電層的製作技術可以例如是原子層沉積(Atomic layer deposition，ALD)製程。原子層沉積製程在預定的製程條件下，將兩種(或多種)不同的源氣體(source gas)逐一交替地供給製程物件，因此使化學物種在單個原子層等級上被吸附到製程物件上，並通過表面反應沉積到製程對象上。例如，第一和第二源氣體被交替地提供給製程物件，使其沿表面流動，因此使第一源氣體中含有的分子吸附到表面，第二源氣體中含有的分子與來自第一源氣體的吸附分子發生反應，形成厚度為單分子層的薄膜。上述製程步驟反復被執行，因此在製程物件上形成高品質的介電質膜或導電膜。
可沉積例如鈦(Ti)、鉭(Ta)、鎢(W)、銅(Cu)或鋁等導電材料，以完全填充字元線槽TR1。隨後，可以執行回蝕(etch back)製程，以移除一部分導電材料和導電層。在回蝕製程之後，剩下的導電材料可以被稱為字元線填充層335。剩餘的導電層可以被稱為字元線導電層333。絕緣層可以被稱為字元線介電層331。
在一些實施例中，字元線介電層331和字元線導電層333可以具有U形剖視輪廓。如果字元線介電層331和字元線導電層333具有U形的剖視輪廓，則可以避免拐角效應(corner effect)。在一些實施例中，字元線介電層331的底面可以是平的。在一些實施例中，字元線介電層331的底面可以是圓形，以減少缺陷密度，並在半導體元件1A的操作過程中減少電場集中。字元線介電層331可以防止接點洩漏(junction leakage)，並防止汲極區307和源極區309的摻雜物遷移到字元線導電層333和字元線填充層335中。
在一些實施例中，字元線填充層335的頂面和字元線導電層333的頂面可以是實質上共面。在一些實施例中，字元線填充層335的頂面可以低於字元線介電層331的頂面的垂直高度。
接下來，可以沉積封蓋材料以填充字元線槽TR1。可以執行平面化製程，例如化學機械研磨(chemical mechanical polishing)，直到隔離層303的頂部表面曝露出來，以移除多餘的材料，為後續製程步驟提供實質上平整的表面，並同時形成字元線蓋層337。字元線蓋層337的製作技術料可以例如是氧化矽、氮化矽、氧氮化矽、氮氧化矽或高介電常數材料。
圖10以示意性俯視圖的形式，例示本揭露一實施例的中間半導體元件。圖11是沿圖10中A-A'線拍攝的示意性剖視圖。圖12以示意性俯視圖的形式，例示本揭露一實施例的中間半導體元件。圖13是沿圖12中A-A'線拍攝的示意性剖視圖。圖14是沿圖12中的B-B'線拍攝的示意性剖視圖。圖15以示意性俯視圖的形式，例示本揭露一實施例的中間半導體元件。圖16是沿圖15中的A-A'線拍攝的示意性剖視圖。圖17是沿圖15中的B-B'線拍攝的示意性剖視圖。圖18以示意性俯視圖的形式，例示本揭露一實施例的中間半導體元件。圖19是沿圖18中的A-A'線拍攝的示意性剖視圖。圖20是沿圖18中的B-B'線拍攝的示意性剖視圖。圖21和圖22以示意性剖視圖的形式，例示本揭露一實施例之半導體元件1A的一部分製備流程。
參照圖1和圖10至圖22，在步驟S15，可形成第一位元線結構110和第二位元線結構120，以電性耦合到複數個源極區309。
參照圖10和圖11，第一介電層311可以在圖8和圖9所示的中間半導體元件上進行毯式沉積(blanket deposited)。在一些實施例中，第一介電層311可以是蝕刻停止層。一般來說，蝕刻停止層可以提供一種機制，在形成通孔(via)和/或接觸區(contact)時停止蝕刻製程。蝕刻停止層優選的製作技術是藉由具有與相鄰層不同的蝕刻選擇性的介電質材料。在一些實施例中，蝕刻停止層的製作技術可以是氮化矽、碳氮化矽(silicon carbonitride)、氧碳化矽(silicon oxycarbon)、其組合或類似材料。第一介電層311的製作技術可以藉由化學氣相沉積(chemical vapor deposition，CVD)製程、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)製程或其他適合的沉積技術。
參照圖10和圖11，可以在第一介電層311中形成複數個第一開口OP1，以曝露複數個源極區309。複數個第一開口OP1的製作技術可以藉由微影製程與隨後的蝕刻製程。在一些實施例中，複數個第一開口OP1的側壁可以是實質上垂直的。在一些實施例中，複數個第一開口OP1的側壁可以是錐形。
參照圖12至圖14，第一導電材料層403、第二導電材料層405、第一絕緣材料層407和第二遮罩層M2可依次形成在圖10和圖11所示的中間半導體元件上。第一導電材料層403可完全填充複數個第一開口OP1。填充在複數個第一開口OP1中的第一導電材料403可以被稱為複數個位元線底接觸區131。第一導電材料403可以是，例如，摻雜的半導體材料(例如，摻雜的矽或摻雜的鍺)，金屬材料(例如，鈦、鉭、鎢、銅或鋁)，金屬-半導體化合物(例如，矽化鎢、矽化鈷或矽化鈦)。第二導電材料405可以是，例如，一種金屬材料(例如，鈦、鉭、鎢、銅或鋁)。
在一些實施例中，在第一導電材料層403和第二導電材料層405之間可以形成阻擋層(未顯示)。阻擋層可以包括，例如，氮化鈦、氮化鈦矽(titanium silicon nitride)、氮化鉭、氮化鉭矽(tantalum silicon nitride)，或其組合。阻擋層的厚度可在大約10埃到大約15埃的範圍內。在一些實施例中，阻擋層的厚度可在大約11埃到大約13埃的範圍內。
第一絕緣材料層407可以是，例如，氧化矽、氮化矽、氧氮化矽或氮氧化矽。在一些實施例中，第二遮罩層M2可以是光阻(photoresist)層。在俯視角度下，第二遮罩層M2可以具有空心矩形的圖案。第二遮罩層M2可以水平地平行於X方向排列，並且可以同時穿過所有的複數個字元線330。
參照圖15至圖17，可以執行蝕刻製程，例如非等向性乾蝕刻製程，以移除第一絕緣材料層407、第二導電材料層405和第一導電材料層403的一部分，並同時形成預位元線結構501。在俯視角度下，預位元線結構501可以具有空心矩形的輪廓。預位元線結構501可以水平地平行於X方向排列，並且可以同時穿過所有的複數個字元線330。
參照圖18至圖20，可以執行使用光阻層的微影製程，以定義第一位元線結構110和第二位元線結構120的圖案。可以執行蝕刻製程，如非等向性乾蝕刻製程，以移除預位元線結構501的一部分，並同時形成第一位元線結構110和第二位元線結構120。
參照圖18至圖20，第一位元線結構110在俯視角度下可以包括第一線部110-1、第二線部110-3和第三線部110-5。在一些實施例中，第一位元線結構110在俯視角度下可以只包括第一線部110-1和第二線部110-3。
第一線部110-1可以與X方向平行排列。一些位元線底接觸區131可以與第一線部110-1重疊，並且可以與第一線部110-1電性耦合。換言之，位元線底接觸區131可以直接設置在第一線部110-1的下方。第一線部110-1在俯視角度下可以是線狀，並且可以包括第一端(例如，圖18中的左端)和與第一端相對的第二端(例如，圖18中的右端)。第二線部110-3可以連接到第一線部110-1的第一端，並平行於方向Y排列。第二線部110-3在俯視角度下可以是線狀，並且可以包括兩個端部，例如下端和上端。第二線部110-3的下端與第一線部110-1連接。第三線部110-5可以連接到第二線部110-3的上端，平行於X方向排列，並朝向第一線部120-1設置。換言之，第三線部110-5可以與第一線部110-1平行設置。第三線部110-5可以與第二位元線結構120相距較遠，其間有一第一間隙G1。
在一些實施例中，第一線部110-1的長度L1可以大於或等於第二線部110-3的長度L2。在一些實施例中，第一線部110-1的長度L1可以小於第二線部110-3的長度L2。在一些實施例中，第二線部110-3的長度L2可以大於或等於第三線部110-5的長度L3。在一些實施例中，第二線部110-3的長度L2可以小於第三線部110-5的長度L3。
在一些實施例中，第一線部110-1的寬度W1、第二線部110-3的寬度W2和第三線部110-5的寬度W3可以全部相同。在一些實施例中，第一線部110-1的寬度W1、第二線部110-3的寬度W2和第三線部110-5的寬度W3可以全部不同。
第一位元線結構110在剖視上可以包括第一位元線底層111、第一位元線頂層113和第一位元線蓋層115。第一位元線底層111可以由第一導電材料層403轉換，並且可以設置在一些位元線底接觸區131上。第一位元線頂層113可以由第二導電材料層405轉換，並且可以設置在第一位元線底層111上。第一位元線封蓋層115可以由第一絕緣材料層407轉換，並且可以設置在第一位元線頂層113上。在一些實施例中，第一位元線結構110可以只包括第一位元線底層111和第一位元線頂層113。
參照圖18至圖20，第二位元線結構120在俯視角度下可以包括第一線部120-1、第二線部120-3和第三線部120-5。在一些實施例中，第二位元線結構120可以只包括第一線部120-1和第二線部120-3。
第一線部120-1可以與X方向平行排列。在一些實施例中，第一線部120-1和第一線部110-1彼此平行排列。一些位元線底接觸區131可與第一線部120-1重疊，並可與第一線部120-1電性耦合。換言之，位元線底接觸區131可以直接設置在第一線部120-1的下方。第一線部120-1在俯視角度下可以是線狀，並且可以包括第一端(例如，圖18中的左端)和與第一端相對的第二端(例如，圖18中的右端)。第二線部120-3可以連接到第一線部120-1的第二端，並平行於方向Y排列。第二線部120-3在俯視角度下可以是線狀，並且可以包括兩個端部，例如下端和上端。第二線部120-3的上端與第一線部120-1連接。第三線部120-5可以連接到第二線部120-3的下端，平行於X方向排列，並朝向第一線部110-1設置。換言之，第三線部120-5可以與第一線部120-1平行設置。第三線部120-5可以與第一位元線結構110相距較遠，其間有第二間隙G2。
在一些實施例中，第一線部120-1的長度L4可以大於或等於第二線部120-3的長度L5。在一些實施例中，第一線部120-1的長度L4可以小於第二線部120-3的長度L5。在一些實施例中，第二線部120-3的長度L5可以大於或等於第三線部120-5的長度L6。在一些實施例中，第二線部120-3的長度L5可以小於第三線部120-5的長度L6。在一些實施例中，第二線部110-3的長度L2或第二線部120-3的長度L5可以小於第一線部110-1和第一線部120-1之間的距離D1。
在一些實施例中，第一線部120-1的寬度W4、第二線部120-3的寬度W5、以及第三線部120-5的寬度W6可以全部相同。在一些實施例中，第一線部120-1的寬度W4、第二線部120-3的寬度W5和第三線部120-5的寬度W6可以全部不同。
第二位元線結構120在剖視角度上可以包括第二位元線底層121、第二位元線頂層123和第二位元線蓋層125。第二位元線底層121可以由第一導電材料層403轉換，並且可以設置在一些位元線底接觸區131上。第二位元線頂層123可以由第二導電材料層405轉換，並且可以設置在第二位元線底層121上。第二位元線封蓋層125可以由第一絕緣材料層407轉換，並且可以設置在第二位元線頂層123上。在一些實施例中，第二位元線結構120可以只包括第二位元線底層121和第二位元線頂層123。
參照圖21和圖22，可在圖18至圖20所示的中間半導體元件上共形地形成絕緣材料。可以被執行蝕刻製程，例如非等向性乾蝕刻製程，以移除絕緣材料的一部分，並同時在第一位元線結構110的側壁和第二位元線結構120的側壁上形成複數個位元線間隙子133。絕緣材料可以是，例如，氮化矽、氮化硼矽(silicon boron carbide)、氧碳氮化矽(silicon oxy-carbon nitride)、碳氮化矽、碳化矽氧化物(silicon carbide oxide)，或類似材料。在一些實施例中，位元線間隙子133可以是可選的。
參照圖21和圖22，可以形成第二介電層313，以覆蓋第一位元線結構110、第二位元線結構120和複數個位元線間隙子133。可以執行平面化製程，例如化學機械研磨，以移除多餘的材料，並為後續製程步驟提供實質上平整的表面。在一些實施例中，第二介電層313的製作技術可以例是氧化矽、硼磷矽酸鹽玻璃(borophosphosilicate glass)、未摻雜的矽酸鹽玻璃(undoped silicate glass)、氟化矽酸鹽玻璃(fluorinated silicate glass)、低介電常數(low-k)材料等或其組合材料。低介電常數材料的介電常數可以小於3.0或甚至小於2.5。在一些實施例中，低介電常數材料的介電常數可以小於2.0。第二介電層313的製作技術可以藉由沉積製程，例如化學氣相沉積製程、電漿增強化學氣相沉積製程或類似製程。
圖23以示意性俯視圖，例示本揭露一實施例之中間半導體元件。圖24是沿圖23中A-A'線拍攝的剖視示意圖。圖25以示意性俯視圖，例示本揭露一實施例之中間半導體元件。圖26是沿圖25中的A-A'線拍攝的示意性剖視圖。
參照圖1和圖23至圖26，在步驟S17，可以形成複數個電容器接觸區351，以電性耦合到複數個汲極區307，並且可以形成複數個電容器結構340，以電性耦合到複數個電容器接觸區351。
參照圖23和圖24，複數個電容器接觸區351可以沿著第二介電層313和第一介電層311以及複數個汲極區307上形成。複數個電容器接觸區351可以包括，例如，導電金屬氮化物(例如，氮化鈦或氮化鉭)和金屬(例如，鈦、鉭、鎢、銅或鋁)的一種或多種。
參照圖25和圖26，第三介電層315可以形成在第二介電層313上。在一些實施例中，第三介電層315的製作技術可以是例如氧化矽、硼磷酸鹽玻璃(borophosphosilicate glass)、未摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃、低介電常數材料等，或其組合材料。低介電常數材料的介電常數可以小於3.0或甚至小於2.5。在一些實施例中，低介電常數材料的介電常數可以小於2.0。第三介電層315的製作技術可以藉由沉積製程，如化學氣相沉積製程、電漿增強化學氣相沉積製程或類似製程。
參照圖25和26，複數個電容器結構340可以分別和相應地形成在第三介電層315和複數個電容器接觸區351上。為了簡明、清晰和方便描述，只描述一個電容器結構340。電容器結構340可以包括電容器底部導電層341，電容器介電層343，和電容器頂部導電層345。
電容器底部導電層341和電容器頂部導電層345可分別具有單層結構或多層結構，包括至少一種選自鎢、氮化鎢(WN)、WC(碳化鎢)、鈦、氮化鈦、鉭、氮化鉭、釕(Ru)、鈷(cobalt，Co)、錳(Mn)、鎳(Ni)、鎳硼(NiB)的材料。在一些實施例中，可使用物理氣相沉積(physical vapor deposition，PVD)製程或化學氣相沉積製程來形成電容器底部導電層341和電容器頂部導電層345。在一些實施例中，可使用原子層沉積製程來形成電容器底部導電層341和電容器頂部導電層345。
電容器介電層343可以包括氧化膜、氮化物膜、絕緣金屬氧化物膜、高介電膜、聚合物膜，或其組合。電容器介電層343的製作技術可以藉由原子層沉積法。在一些實施例中，電容器介電層343可以被製作為高介電層，其介電常數高於氧化矽層。例如，電容器介電層343的介電常數可在大約10到大約25的範圍內。在一些實施例中，電容器介電層343的製作技術可以是至少一種選自以下組別的材料：氧化鉿、氧化鉿矽、氧氮化鉿(hafnium oxynitride)、鉿氧氮化矽、鑭氧化物、鑭(lanthanum)、氧化鈾鋁(uranium aluminum oxide)。氧化鋯(zirconium oxide)、氧化鋯矽(zirconium silicon oxide)、氧化鋯氮化物(zirconium oxide nitride)、鋯氧氮化矽(zirconium silicon oxynitride)、氧化鉭、氧化鈦、氧化鋇鍶鈦(barium strontium titanium oxide)、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁和氧化鉛鈧鉭(lead scandium tantalum oxide)。
圖27以示意性俯視圖的形式，例示本揭露一實施例的中間半導體元件。圖28是沿圖27中A-A'線拍攝的示意性剖視圖。圖29是沿圖27中的B-B'線拍攝的示意性剖視圖。圖30和圖31以示意性剖視圖的形式，例示本揭露一實施例之半導體元件1A的一部分製備流程。
參照圖1和圖27至圖31，在步驟S19，可在第一位元線結構110上形成第一位元線頂觸區210，可在第二位元線結構120上形成第二位元線頂觸區220，並可以形成複數個頂導電層321以電性耦合到第一位元線頂觸區210和第二位元線頂觸區220。
參照圖27至圖29，第四介電層317可以形成在第三介電層315上。在一些實施例中，第四介電層317的製作技術可以是例如氧化矽、硼磷酸鹽玻璃、未摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃、低介電常數材料等，或其組合。低介電常數材料的介電常數可以小於3.0或甚至小於2.5。在一些實施例中，低介電常數材料的介電常數可以小於2.0。第四介電層317的製作技術可以藉由沉積製程，例如化學氣相沉積製程、電漿增強化學氣相沉積製程或類似製程。在一些實施例中，第四介電層317可以是可選的。
參照圖27至圖29，可以在第四介電層317上執行微影製程，以定義第一位元線頂觸區210和第二位元線頂觸區220的圖案。在微影製程之後，可以執行蝕刻製程，例如非等向性乾蝕刻製程，以形成開口，開口曝露出第一位元線結構110的一部分和第二位元線結構120的一部分。可以沉積例如鎢、鈷、鋯(Zirconium)、鉭、鈦、鋁、釕、銅、金屬碳化物(如碳化鉭(tantalum carbide)、碳化鈦(titanium carbid)和碳化鉭鎂(tantalum magnesium carbide))、金屬氮化物(如氮化鈦)、過渡金屬鋁化物或其組合的導電材料，以填充這些開口處。可被執行平面化製程，如化學機械研磨製程，以移除多餘的材料，為後續製程步驟提供實質上平整的表面，並同時形成第一位元線頂觸區210和第二位元線頂觸區220。
參照圖27至圖29，第一位元線頂觸區210在俯視角度下可以包括第一條部210-1和第二條部210-3。第一條部210-1在俯視角度下可以是線狀或條形。第一條部210-1可以平行於X方向排列，並且可以形成在第一線部110-1的第一端。第一條部210-1可以包括第一端(例如，圖27中的左端)和與第一端相對的第二端(例如，圖27中的右端)。第二條部210-3在俯視角度下可以是線狀或條形。第二條部210-3可以連接到第一條部210-1的第一端，平行於Y方向排列，並形成在第二線部110-3上。
在一些實施例中，第一條部210-1的寬度W7和第二條部210-3的寬度W8可以是相同的。在一些實施例中，第一條部210-1的寬度W7和第二條部210-3的寬度W8可以不同。在一些實施例中，第一條部210-1的寬度W7大於第一線部110-1的寬度W1。在一些實施例中，第二條部210-3的寬度W8大於第二線部110-3的寬度W2。在一些實施例中，由俯視角度看，第一線部110-1的一部分第一端可以被第二條部210-3覆蓋。在一些實施例中，由俯視角度看，第一線部110-1的第一端沒有被第二條部210-3覆蓋。
在一些實施例中，第一條部210-1的長度L7可以小於第一線部110-1的長度L1。在一些實施例中，第一條部210-1的長度L7可以小於或等於第二條部210-3的長度L8。在一些實施例中，第一條部210-1的長度L7可以大於第二條部210-3的長度L8。在一些實施例中，第二條部210-3的長度L8可以大於或等於第二線部110-3的長度L2。在一些實施例中，第二線部110-3在俯視角度下可以被第二條部210-3完全覆蓋。在一些實施例中，第二條部210-3的長度L8可以小於第二線部110-3的長度L2，並且可以大於第一條部210-1的寬度W7。在一些實施例中，第二線部110-3在俯視角度下可部分地被第二條部210-3覆蓋。
參照圖27至圖29，第二位元線頂觸區220在俯視角度下可以包括第一條部220-1和第二條部220-3。第一條部220-1在俯視角度下可以是線狀或條形。第一條部220-1可以平行於X方向排列，並且可以形成在第一線部120-1的第二端。第一條部220-1可以包括第一端(例如，圖27中的左端)和與第一端相對的第二端(例如，圖27中的右端)。第二條部220-3在俯視角度下可以是線狀或條形。第二條部220-3可以連接到第一條部220-1的第二端，平行於Y方向排列，並形成在第二線部120-3上。
在一些實施例中，第一條部220-1的寬度W9和第二條部220-3的寬度W10可以是相同的。在一些實施例中，第一條部220-1的寬度W9和第二條部220-3的寬度W10可以不同。在一些實施例中，第一條部220-1的寬度W9大於第一線部120-1的寬度W4。在一些實施例中，第二條部220-3的寬度W10大於第二線部120-3的寬度W5。在一些實施例中，第一線部120-1的一部分第二端在俯視角度下可以被第二條部220-3覆蓋。在一些實施例中，由俯視角度看，第一線部120-1的第二端沒有被第二條部220-3覆蓋。
在一些實施例中，第一條部220-1的長度L9可以小於第一線部120-1的長度L4。在一些實施例中，第一條部220-1的長度L9可以小於或等於第二條部220-3的長度L10。在一些實施例中，第一條部220-1的長度L9可以大於第二條部220-3的長度L10。在一些實施例中，第二條部220-3的長度L10可以大於或等於第二線部120-3的長度L5。在一些實施例中，第二線部120-3在俯視角度下可以被第二條部220-3完全覆蓋。在一些實施例中，第二條部220-3的長度L10可以小於第二線部120-3的長度L5並且可以大於第一條部220-1的寬度W9。在一些實施例中，第二線部120-3在俯視角度下可部分地被第二條部220-3覆蓋。
參照圖30和圖31，第五介電層319可以形成在第四介電層317上。在一些實施例中，第五介電層319可以例如是氧化矽、硼磷酸鹽玻璃、未摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃、低介電常數材料等，或其組合。低介電常數材料的介電常數可以小於3.0或甚至小於2.5。在一些實施例中，低介電常數材料的介電常數可以小於2.0。第五介電層319的製作技術可以藉由沉積製程，例如化學氣相沉積製程、電漿增強化學氣相沉積製程或類似製程。
參照圖30和圖31，複數個頂導電層321的製作技術可以藉由例如大馬士革(damascene)製程，在第五介電層319中形成。複數個頂導電層321的製作技術可以是例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。複數個頂導電層321可以分別和相應地與第一位元線頂觸區210和第二位元線頂觸區220電性耦合。
圖32以示意性的俯視圖，例示本揭露一實施例之中間半導體元件1B。
參照圖32，半導體元件1B可以具有與圖27中所示相似的結構。圖32中與圖27中相同或相似的元件已被標記為類似的參考符號，重複的描述已被省略。
在半導體元件1B中，第二條部210-3可以包括上端和與上端相對的下端。第一條部210-1可以連接到第二條部210-3的下端。第一位元線頂觸區210可更包括第三條部210-5。第三條部210-5可連接到第二條部210-3的上端，與第一條部210-1平行設置，朝向並且遠離第一線部120-1設置。
在一些實施例中，第三線部110-5在俯視角度下可以被第三條部210-5覆蓋。在一些實施例中，第三條部210-5的寬度W11可以大於第三線部110-5的寬度W3。在一些實施例中，第三條部210-5的寬度W11和第二條部210-3的寬度W8可以是相同的。在一些實施例中，第三條部210-5的寬度W11和第二條部210-3的寬度W8可以不同。在一些實施例中，第三條部210-5的長度L11可以大於第三線部110-5的長度L3。在一些實施例中，第三條部210-5的長度L11可以小於或等於第三線部110-5的長度L3。在一些實施例中，第三條部210-5的長度L11可以小於或等於第二條部210-3的長度L8。在一些實施例中，第三條部210-5的長度L11可以大於第二條部210-3的長度L8。
在半導體元件1B中，第二條部220-3可以包括上端和與上端相對的下端。第一條部220-1可以連接到第二條部220-3的上端。第二位元線頂觸區220可更包括第三條部220-5。第三條件部分220-5可以連接到第二條件部分220-3的下端，與第一條部220-1平行設置，朝向並且遠離第一線部110-1設置。
在一些實施例中，第三線部120-5可以在俯視角度下被第三條部220-5覆蓋。在一些實施例中，第三條部220-5的寬度W12可以大於第三線部120-5的寬度W6。在一些實施例中，第三條部220-5的寬度W12和第二條部220-3的寬度W10可以是相同的。在一些實施例中，第三條部220-5的寬度W12和第二條部220-3的寬度W10可以不同。在一些實施例中，第三條部220-5的長度L12可以大於第三線部120-5的長度L6。在一些實施例中，第三條部220-5的長度L12可以小於或等於第三線部120-5的長度L6。在一些實施例中，第三條部220-5的長度L12可以小於或等於第二條部220-3的長度L10。在一些實施例中，第三條部220-5的長度L12可以大於第二條部220-3的長度L10。
本揭露的一實施例提供一種半導體元件，包括：一基底；一第一位元線結構，置於該基底上方，包括與一第一方向平行排列的一第一線部，以及與該第一線部的一第一端相連，並與垂直於該第一方向的一第二方向平行排列的一第二線部；一第一位元線頂觸區，包括置於該第一線部的該第一端上，並與該第一方向平行排列的一第一條部，以及與該第一條部的一第一端相連，置於該第二線部上，並與該第二方向平行排列一第二條部；以及與該第一位元線頂觸區電性耦合的一第一頂導電層。
本揭露的另一實施例提供一種半導體元件的製備方法，包括：提供一基底；在該基底上方形成一第一位元線結構，包括與該第一方向平行排列的一第一線部，以及與該第一線部的一第一端相連，並與垂直於該第一方向的一第二方向平行排列的一第二線部；形成一第一位元線頂觸區，包括置於該第一線部的該第一端上，並與該第一方向平行排列的一第一條部，以及與該第一條部的一第一端相連，置於該第二線部上，並與該第二方向平行排列的一第二條部；以及形成一第一頂導電層，以與該第一位元線頂觸區電性耦合。
由於本揭露的半導體元件的設計，第一位元線結構110與第一位元線頂觸區210之間，以及第二位元線結構120與第二位元線頂觸區220之間的接觸區面積可能更大。因此，第一位元線結構110與第一位元線頂觸區210之間，以及第二位元線結構120與第二位元線頂觸區220之間的接觸區電阻可以減少。因此，可以提昇半導體元件1A的性能(例如，晶片探測中的SWTR測試)。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本揭露案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包括於本揭露案之申請專利範圍內。
1A:半導體元件 1B:半導體元件 10:製備方法 110:第一位元線結構 110-1:第一線部 110-3:第二線部 110-5:第三線部 111:第一位元線底層 113:第一位元線頂層 115:第一位元線蓋層 120:第二位元線結構 120-1:第一線部 120-3:第二線部 120-5:第三線部 121:第二位元線底層 123:第二位元線頂層 125:第二位元線蓋層 131:位元線底接觸區 133:位元線間隙子 210:第一位元線頂觸區 210-1:第一條部 210-3:第二條部 210-5:第三條部 220:第二位元線頂觸區 220-1:第一條部 220-3:第二條部 220-5:第三條部 301:基底 303:隔離層 305:主動區 307:汲極區 309:源極區 311:第一介電層 313:第二介電層 315:第三介電層 317:第四介電層 319:第五介電層 321:頂導電層 330:字元線 331:字元線介電層 333:字元線導電層 335:字元線填充層 337:字元線蓋層 340:電容器結構 341:電容器底部導電層 343:電容器介電層 345:電容器頂部導電層 351:電容器接觸區 401:雜質層 403:第一導電材料層 405:第二導電材料層 407:第一絕緣材料層 501:預位元線結構 D1:距離 G1:第一間隙 G2:第二間隙 L1:長度 L2:長度 L3:長度 L4:長度 L5:長度 L6:長度 L7:長度 L8:長度 L9:長度 L10:長度 L11:長度 L12:長度 M1:第一遮罩層 M2:第二遮罩層 OP1:第一開口 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 TR1:字元線槽 W1:寬度 W2:寬度 W3:寬度 W4:寬度 W5:寬度 W6:寬度 W7:寬度 W8:寬度 W9:寬度 W10:寬度 W11:寬度 W12:寬度 X:方向 Y:方向 Z:方向
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本揭露案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1是例示本揭露一實施例之一半導體元件的製備方法流程圖。 圖2是例示本揭露一實施例之中間半導體元件的俯視示意圖。 圖3是沿圖2中A-A'線拍攝的剖視示意圖。 圖4是例示本揭露一實施例之中間半導體元件的俯視示意圖。 圖5是沿圖4中A-A'線拍攝的剖視示意圖。 圖6是例示本揭露一實施例之中間半導體元件的俯視示意圖。 圖7是沿圖6中A-A'線拍攝的剖視示意圖。 圖8是例示本揭露一實施例之中間半導體元件的俯視示意圖。 圖9是沿圖8中A-A'線拍攝的剖視示意圖。 圖10是例示本揭露一實施例之中間半導體元件的俯視示意圖。 圖11是圖10中A-A'線拍攝的剖視示意圖。 圖12是例示本揭露一實施例之中間半導體元件的俯視示意圖。 圖13是沿圖12中A-A'線拍攝的剖視示意圖。 圖14是沿圖12中B-B'線拍攝的剖視示意圖。 圖15是例示本揭露一實施例之中間半導體元件的俯視示意圖。 圖16是沿圖15中A-A'線拍攝的剖視示意圖。 圖17是沿圖15中B-B'線拍攝的剖視示意圖。 圖18是例示本揭露一實施例之中間半導體元件的俯視示意圖。 圖19是沿圖18中A-A'線拍攝的剖視示意圖。 圖20是沿圖18中B-B'線拍攝的剖視示意圖。 圖21是例示本揭露一實施例之半導體元件的一部分製備流程的剖視示意圖。 圖22是例示本揭露一實施例之半導體元件的一部分製備流程的剖視示意圖。 圖23是例示本揭露一實施例之中間半導體元件的俯視示意圖。 圖24是沿圖23中A-A'線拍攝的剖視示意圖。 圖25是例示本揭露一實施例之中間半導體元件的俯視示意圖。 圖26是沿圖25中A-A'線拍攝的剖視示意圖。 圖27是例示本揭露一實施例之中間半導體元件的俯視示意圖。 圖28是沿圖27中A-A'線拍攝的剖視示意圖。 圖29是沿圖27中B-B'線拍攝的剖視示意圖。 圖30是例示本揭露一實施例之半導體元件的一部分製備流程的剖視示意圖。 圖31是例示本揭露一實施例之半導體元件的一部分製備流程的剖視示意圖。 圖32是例示本揭露一實施例之中間半導體元件的俯視示意圖。
1A:半導體元件
110:第一位元線結構
120:第二位元線結構
131:位元線底接觸區
133:位元線間隙子
210:第一位元線頂觸區
220:第二位元線頂觸區
301:基底
303:隔離層
309:源極區
311:第一介電層
313:第二介電層
315:第三介電層
317:第四介電層
319:第五介電層
321:頂導電層
330:字元線
Z:方向

Claims (20)

  1. 一種半導體元件，包括： 一基底； 一第一位元線結構，置於該基底上方並包括： 一第一線部，與一第一方向平行排列；以及 一第二線部，與該第一線部的一第一端相連，並與垂直於該第一方向的一第二方向平行排列； 一第一位元線頂觸區，包括： 一第一條部，置於該第一線部的該第一端上，並與該第一方向平行排列；以及 一第二條部，與該第一條部的一第一端相連，置於該第二線部上，並與該第二方向平行排列；以及 一第一頂導電層，與該第一位元線頂觸區電性耦合。
  2. 如請求項1所述的半導體元件，更包括置於該基底中的一源極區； 其中該第一位元線結構的該第一線部與該源極區電性耦合。
  3. 如請求項2所述的半導體元件，更包括一第二位元線結構，置於該第一位元線結構的同一垂直高度上，包括： 一第一線部，與該第一位元線結構的該第一線部平行排列，並包括一第一端和一第二端；以及 一第二線部，與該第二位元線結構的該第一線部的該第二端相連，並與該第一位元線結構的該第二線部平行排列，且置向該第一位元線結構的該第一線部； 其中該第二位元線結構的該第一線部的該第一端置向該第一位元線結構的該第二線部，且該第二位元線結構的該第一線部的該第二端與該第二位元線結構的該第一線部的該第一端相對。
  4. 如請求項3所述的半導體元件，更包括一第二位元線頂觸區，置於該第一位元線頂觸區的同一垂直高度上，並包括： 一第一條部，與該第一方向平行排列，置於該第二位元線結構的該第一線部的該第二端上，並包括一第一端和一第二端；以及 一第二條部，與該第二位元線頂觸區的該第一條部的該第二端相連，置於該第二位元線結構的該第二線部上，並與該第一位元線結構的該第二線部平行排列； 其中該第二位元線頂觸區的該第一條部的該第一端置向該第一位元線頂觸區的該第二條部，且該第二位元線頂觸區的該第一條部的該第二端與該第二位元線頂觸區的該第一條部的該第一端相對。
  5. 如請求項4所述的半導體元件，更包括一第二頂導電層，以與該第二位元線頂觸區電性耦合。
  6. 如請求項3所述的半導體元件，更包括一第三線部，該第三線部與該第一位元線結構的該第二線部相連，與該第二位元線結構的該第一線部對齊，並置向該第二位元線結構的該第一線部。
  7. 如請求項6所述的半導體元件，更包括一第三條部，該第三條部與該第一位元線頂觸區的該第二條部相連，並置於該第一位元線結構的該第三線部上。
  8. 如請求項5所述的半導體元件，更包括一第三線部，該第三線部與該第二位元線結構的該第二線部相連，與該第一位元線結構的該第一線部對齊，並置向該第一位元線結構的該第一線部。
  9. 如請求項8所述的半導體元件，更包括一第三條部，該第三條部與該第二位元線頂觸區的該第二條部相連，並置於該第二位元線結構的該第三線部上。
  10. 如請求項2所述的半導體元件，其中該第一位元線頂觸區的該第一條部的一寬度大於該第一位元線結構的該第一線部的一寬度。
  11. 如請求項2所述的半導體元件，其中該第一位元線頂觸區的該第二條部的一寬度大於該第一位元線結構的該第二線部的一寬度。
  12. 如請求項6所述的半導體元件，其中該第一位元線結構的該第三線部在一俯視角度下被該第一位元線頂觸區的該第三條部完全覆蓋。
  13. 如請求項5所述的半導體元件，其中該第二位元線頂觸區的該第一條部的一寬度大於該第二位元線結構的該第一線部的一寬度。
  14. 如請求項5所述的半導體元件，其中該第二位元線頂觸區的該第二條部的一寬度大於該第二位元線結構的該第二線部的一寬度。
  15. 如請求項9所述的半導體元件，其中該第二位元線結構的該第三線部完全被該第二位元線頂觸區的該第三條部覆蓋。
  16. 如請求項3所述的半導體元件，其中該第一位元線結構的該第二線部的一長度小於或等於該第一位元線結構的該第一線部與該第二位元線結構的該第一線部之間的一距離。
  17. 如請求項2所述的半導體元件，其中該第一位元線頂觸區的該第二條部的一長度等於或小於該第一位元線頂觸區的該第一條部的一長度。
  18. 如請求項2所述的半導體元件，其中該第一位元線頂觸區的該第二條部的一長度大於該第一位元線頂觸區的該第一條部的一長度。
  19. 如請求項2所述的半導體元件，其中該第一位元線頂觸區的該第二條部的一長度大於或等於該第一位元線結構的該第二線部的一長度。
  20. 一種半導體元件的製備方法，包括： 提供一基底； 在該基底上方形成一第一位元線結構，包括： 一第一線部，與一第一方向平行排列；以及 一第二線部，與該第一線部的一第一端相連，並與垂直於該第一方向的一第二方向平行排列； 形成一第一位元線頂觸區，包括： 一第一條部，置於該第一線部的該第一端上，並與該第一方向平行排列；以及 一第二條部，與該第一條部的一第一端相連，置於該第二線部上，並與該第二方向平行排列；以及 形成一第一頂導電層，以與該第一位元線頂觸區電性耦合。
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