TW202324692A - 具有氣隙的半導體元件及其製備方法 - Google Patents

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Abstract

本申請揭露一種半導體元件及其製備方法。該半導體元件包括一基底；一汲極區，設置在該基底中；一共源極區，設置在該基底中並與該汲極區相對；一位元線結構，包括設置在該基底上並與該共源極區電性連接的一位元線導電層；一記憶胞接觸，設置在該基底上、與該位元線結構相鄰並與該汲極區電性連接；一著陸墊，設置在該位元線導電層上方並與該胞接觸電性連接；以及一氣隙，設置在該著陸墊和該位元線導電層之間。

Description

具有氣隙的半導體元件及其製備方法
本申請案主張美國第17/540,795號及第17/542,758號專利申請案之優先權（即優先權日為「2021年12月2日」及「2021年12月6日」），其內容以全文引用之方式併入本文中。
本揭露提供一種半導體元件及其製備方法，特別是關於一種具有氣隙的半導體元件及其製備方法。
半導體元件被用於各種電子應用，例如個人電腦、行動電話、數位相機和其他電子元件。半導體元件的尺寸正在不斷縮小，以滿足日益增長的計算能力的需求。然而，在縮小尺寸的製程中出現了各種問題，而且這種問題在不斷增加。因此，在實現提高品質、產量、性能和可以靠性以及降低複雜性方面仍然存在挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露的一實施例提供一種半導體元件，包括一基底；一汲極區，設置在該基底中；一共源極區，設置在該基底中並與該汲極區相對；一位元線結構，包括設置在該基底上並與該共源極區電性耦合的一位元線導電層；一記憶胞接觸，設置在該基底上、與該位元線結構相鄰並與該汲極區電性耦合；一著陸墊，設置在該位元線導電層上方並與該胞接觸電性耦合；以及一氣隙，設置在該著陸墊和該位元線導電層之間。
本揭露的另一實施例提供一種包括位元線結構的半導體元件，該位元線結構包括：一位元線導電層，以及一位元線內部封蓋層，且該位元線內部封蓋層包括設置在該位元線導電層上的一下部和設置在該下部上的一上部；一著陸墊，設置在該位元線內部封蓋層上方；以及一氣隙，設置在該著陸墊和該位元線導電層之間，並鄰近該位元線內部封蓋層的該上部。該位元線內部封蓋層的該上部的一寬度小於該位元線導電層的一寬度。
本揭露的另一實施例提供一種半導體元件的製備方法，包括：提供一基底；在該基底上形成一位元線導電層和在該位元線導電層上形成一位元線內部封蓋層，其中該位元線導電層和該位元線內部封蓋層共同配置成一位元線結構；形成覆蓋該位元線結構的一位元線間隔封蓋層；形成與該位元線結構相鄰的一胞接觸。在該位元線間隔封蓋層和該胞接觸上形成一毯狀墊層；沿著該毯狀墊層形成複數個墊層開口，並延伸到該位元線間隔封蓋層和該位元線內部封蓋層，使該毯狀墊層變成複數個著陸墊；以及選擇性地在該複數個著陸墊上形成一密封層並覆蓋該複數個墊層開口的上部，以在該位元線導電層和該複數個著陸墊之間形成複數個氣隙。
由於本揭露的半導體元件的設計，氣隙可以在著陸墊和位元線導電層之間形成。因此，可以減少著陸墊和位元線導電層之間的寄生電容。因此，半導體元件的功耗可以降低。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下揭露內容提供作為實作本揭露的不同特徵的諸多不同的實施例或實例。以下闡述元件及排列形式的具體實施例或實例以簡化本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，元件的尺寸並非僅限於所揭露範圍或值，而是可以相依於製程條件及/或元件的所期望性質。此外，以下說明中將第一特徵形成於第二特徵「上方」或第二特徵「上」可以包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可以包括其中第一特徵與第二特徵之間可以形成有附加特徵、進而使得該第一特徵與該第二特徵可以能不直接接觸的實施例。為簡潔及清晰起見，可以按不同比例任意繪製一些特徵。在附圖中，為簡化起見，可以省略一些層/特徵。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下方(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一元件或特徵與另一(其他)元件或特徵的關係。該空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述元件可以具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可以同樣相應地進行直譯。
應當理解，當元件或層被稱為“連接到”或“耦合到”另一個元件或層時，它可以直接連接到或耦合到另一個元件或層，或其間間元件或層可能存在。
應當理解，儘管可以用術語第一、第二等來描述各種元素，但這些元素不應受到術語的限制。除非另有說明，術語僅用於區分一個元素和另一個元素。因此，例如，下面討論的第一要素、第一元件或第一部分可以被稱為第二要素、第二元件或第二部分，而不偏離本揭露內容的教導。
除非上下文另有說明，本文在提到方向、佈局、位置、形狀、大小、數量或其他措施時，使用的術語如"相同"、"相等"、"平面”或”共面"，不一定是指完全相同的方向、佈局、位置、形狀、大小、數量或其他措施，而是指在可能發生的、例如由於製造製程而發生的可接受的變化範圍內，包括幾乎相同的方向、佈局、位置、形狀、大小、數量或其他措施。術語”實質上”可以用來反映此含義。例如，被描述為”實質上相同"、"實質上相等”或”實質上平面”的項目可以是完全相同、相等或平面，也可以是在可接受的變化範圍內相同、相等或平面，例如由於製程而可能發生的變化。
在本揭露內容中，半導體元件一般是指利用半導體特性而能發揮作用的元件，電光元件、發光顯示元件、半導體電路和電子元件都包括在半導體元件的範疇內。
應當理解，在本揭露的描述中，上方(或上方)對應於方向Z的箭頭方向，下方(或下方)對應於方向Z的箭頭的相反方向。
應當理解，在本揭露的描述中，術語「以形成(forming)」、「被形成(formed)」和「形成(form)」可以指並包括建立、建構、圖案化、植入或沉積元素、摻雜物或材料的任何方法。形成方法的例子可以包括但不限於原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、濺鍍(sputtering)、共濺鍍(co-sputtering)、旋塗(spin-coating)、擴散、沉積(deposition)、生長(growing)、植入(implantation)、微影(photolithography)、乾蝕刻(dry etching)和濕蝕刻(wet etching)。
應當理解，在本揭露內容的描述中，指出的功能或步驟可能以不同於圖中指出的順序發生。例如，連續顯示的兩個圖事實上可能實質上是同時進行的，或者有時可能以相反的順序進行，取決於所涉及的功能或步驟。
圖1是流程圖，例示本揭露一實施例之半導體元件1A的製備方法10。圖2是俯視圖，例示本揭露一實施例之中間半導體元件。圖3是剖視圖，例示本揭露一實施例之半導體元件1A沿圖2中的A-A'線拍攝的部分製備流程。應當理解，為了清楚起見，在俯視圖中省略了一些元素(element)。
參照圖1至圖3，在步驟S11，可以提供基底101，可以在基底101中形成隔離層103以定義複數個主動區(active area)AA，可以在基底101中形成複數個字元線結構200，並且可以在複數個主動區AA中形成複數個汲極(drain)區107和複數個共源極(common source)區109。
參照圖2和圖3，基底101可以包括由至少一種半導體材料組成的塊狀(bulk)半導體基底。塊狀半導體基底的製作技術可以例如是本質(elementary)半導體，如矽或鍺；化合物半導體，如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦，或其他III-V族化合物半導體、或II-VI族化合物半導體；或其組合。
在一些實施例中，基底101可以包括絕緣體上的半導體(semiconductor-on-insulator，SOI)結構，由下到上包括處理基底、絕緣體層和最上面的半導體材料層。處理基底和最上面的半導體材料層的製作技術可以藉由上述塊狀半導體基底相同的材料。絕緣體層可以是結晶或非結晶的介電質材料，如氧化物和/或氮化物。例如，絕緣體層可以是一種介電質氧化物，如氧化矽(silicon oxide)。另例如，絕緣體層可以是介電氮化物，如氮化矽(silicon nitride)或氮化硼(boron nitride)。又例如，絕緣體層可以包括介電質氧化物和介電質氮化物的堆疊，如按任何順序的氧化矽和氮化矽或氮化硼的堆疊。絕緣體層的厚度可以在10奈米(nm)到200奈米的範圍內。絕緣體層可以消除基底101中相鄰元件之間的漏電流(leakage current)，並減少與源極/或汲極相關的寄生電容。
應當理解，在本揭露內容的描述中，術語"大約"修改本揭露的成分、組成或反應物的數量是指可能發生的數值數量的變化，例如，透過用於製造濃縮物或溶液的典型測量和液體製程程序。此外，測量程序中的疏忽錯誤、用於製造組合物或執行方法的成分的製造、來源或純度的差異等都可能產生變化。在一實施例中，術語"大約"是指揭露數值的10%的範圍內。在另一實施例中，術語"大約"是指揭露數值的5%的範內。在又一實施例中，術語"大約"是指揭露數值的10、9、8、7、6、5、4、3、2或1%的範圍內。
參照圖2和圖3，可以執行一系列的沉積製程，以在基底101上沉積一氧化墊(pad oxide)層(為清晰起見未顯示)和一氮化墊(pad nitride)層(為清晰起見未顯示)。可以執行微影(photolithography)製程以定義隔離層103的位置。在微影製程之後，可以執行蝕刻製程，例如非等向性(anisotropic)的乾蝕刻製程，以形成穿透該氧化墊層、該氮化墊層和基底101的溝槽。例如氧化矽、氮化矽、氮氧化矽(silicon oxynitride)或氮化矽氧化物(silicon nitride oxide)的絕緣材料可以沉積到該溝槽中，隨後可執行平面化(planarization)製程，如化學機械研磨，以去除多餘的填充材料，直到基底101的頂部表面曝露出來，因此形成隔離層103。隔離層103的頂部表面和基底101的頂部表面可以實質上共面。隔離層103可以定義基底101中的複數個主動區AA。在一些實施例中，複數個主動區AA可以沿著與X方向和Y方向相應的傾斜方向延伸。
應當理解，在本揭露的描述中，設置在沿Z方向的最高垂直水平面的元件(或特徵)的表面稱為元件(或特徵)的頂部表面。元件(或特徵)的表面設置在沿Z方向的最低垂直水平面，稱為元件(或特徵)的底部表面。
應當理解，在本揭露的描述中，氮氧化矽是指含有矽、氮和氧的物質，其中氧的比例大於氮的比例。氮化矽氧化物是指含有矽、氧和氮的物質，其中氮的比例大於氧的比例。
為了簡明、清晰和方便描述，只描述一個主動區AA的元件。所有其他主動區AA可以具有相同的元件，可以具有相同的配置。
參照圖2和圖3，可以在主動區AA中形成井區105。井區105的製作技術可以藉由使用例如p型摻雜物的植入(implantation)製程。井區105可以具有第一電氣類型(即p型)。術語"p型摻雜物"是指一種雜質，當它被添加到本徵(intrinsic)的半導體材料中時，會產生價電子的不足。在含矽的半導體材料中，p型摻雜物的例子包括，但不限於，硼、鋁、鎵和/或銦。
參照圖2和圖3，在主動區AA和井區105上可以形成雜質區(在圖2和圖3中未顯示)。雜質區將變成汲極區107和共源極區109，這將在後面說明。雜質區的製作技術可以藉由使用例如n型摻雜物的植入製程。術語”n型摻雜物”是指一種雜質，當它被添加到本徵半導體材料中時，將自由電子貢獻給本徵半導體材料。在含矽材料中，n型摻雜物的例子包括，但不限於，銻、砷和/或磷。雜質區可以具有與井區105的第一電性類型不同的第二電性類型(即n型)。在一些實施例中，雜質區的摻雜劑濃度可以大於井區105的摻雜劑濃度。在一些實施例中，雜質區內的摻雜物濃度可以在4×10^20原子/立方公分到2×10^21原子/立方公分的範圍內；儘管在本揭露中也可以採用小於或大於上述範圍的其他摻雜物濃度。
在一些實施例中，可以執行退火(annealing)製程以啟用井區105和雜質區。退火製程可以具有大約800℃到大約1250℃範圍內的製程溫度。退火製程的製程持續時間可以在大約1毫秒到大約500毫秒的範圍內。退火製程可以例如是快速熱退火(rapid thermal anneal)、鐳射尖峰退火(laser spike anneal)、或閃光燈退火(flash lamp anneal)。
參照圖2和圖3，可在基底101中形成複數個溝槽200T，以定義複數個字元線結構200的位置。複數個溝槽200T的製作技術可以藉由蝕刻製程，該蝕刻製程使用在基底101上形成的遮罩圖案(為清晰起見未顯示)做為蝕刻遮罩。在一些實施例中，複數個溝槽200T可以具有線狀，並沿X方向延伸和穿越複數個主動區AA。例如，每個主動區AA可以與兩個溝槽200T相交。
參照圖2和圖3，雜質區可以由兩個溝槽200T分為兩個汲極區107和共源極區109。兩個汲極區107可以分別形成在兩個溝槽200T和隔離層103之間。共源極區109可以形成在兩個溝槽200T之間。兩個汲極區107和共源極區109的電氣類型和摻雜物濃度與雜質區的電氣類型和摻雜物濃度相同。
參照圖2和圖3，複數個字元線結構200(例如，兩個字元線結構200)可以分別和相應地在兩個溝槽200T中形成。為了簡明、清晰和方便描述，只描述一個字元線結構200。複數個字元線結構200可以包括字元線絕緣層201、字元線導電層203、和字元線封蓋層205。
參照圖2和圖3，字元線絕緣層201可以在溝槽200T的表面共形地形成。字元線絕緣層201可以具有U形剖面輪廓。換言之，字元線絕緣層201可以在基底101中向內形成。在一些實施例中，字元線絕緣層201的製作技術可以藉由熱氧化製程。例如，字元線絕緣層201的製作技術可以藉由對溝槽200T的表面進行氧化。在一些實施例中，字元線絕緣層201的製作技術可以藉由沉積製程，例如化學氣相沉積或原子層沉積。字元線絕緣層201可以包括高k(介電常數)材料、氧化物、氮化物、氮氧化物或其組合。在一些實施例中，在沉積襯墊多晶矽層之後，字元線絕緣層201可以藉由對襯墊多晶矽層進行自由基氧化(radical-oxidizing)而形成。在一些實施例中，在形成襯墊氮化矽層之後，字元線絕緣層201可以藉由對襯墊氮化矽層進行自由基氧化而形成。
在一些實施例中，高k材料可以包括含鉿材料。含鉿材料可以例如是氧化鉿、氧化矽鉿、氮氧化矽鉿，或其組合。在一些實施例中，高k材料可以例如是氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氮氧鋯矽、氧化鋁或其組合。其他高k材料可以選擇性地用於高k材料。
參照圖2和圖3，字元線導電層203可以在字元線絕緣層201上形成。在一些實施例中，為了形成字元線導電層203，可以形成導電層(為清晰起見未示出)以填充溝槽200T，隨後可以執行凹陷(recessing)製程。該凹陷製程可以做為回蝕(etch-back)製程來執行，或者做為平面化製程和蝕刻製程來連續執行。字元線導電層203可以具有部分填充溝槽200T的凹陷形狀。亦即，字元線導電層203的頂部表面可以位於比基底101的頂部表面低的垂直水平面VL1上。
在一些實施例中，字元線導電層203可以包括金屬、金屬氮化物或其組合。例如，字元線導電層203的製作技術可以是氮化鈦、鎢、或氮化鈦/鎢。在共形地形成氮化鈦之後，氮化鈦/鎢可以具有一個使用鎢部分填充溝槽200T的結構。氮化鈦或鎢可以完全用於字元線導電層203。在一些實施例中，字元線導電層203的製作技術可以是導電材料，例如，多晶矽、多晶矽鍺或其組合等。在一些實施例中，字元線導電層203可以摻入摻雜劑，如磷、砷、銻或硼。在一些實施例中，字元線導電層203的製作技術可以例如是鎢、鋁、鈦、銅等，或其組合。
參照圖2和圖3，可以形成第一介電質層111，以完全填充複數個溝槽200T並覆蓋基底101的頂部表面。可以執行平面化製程，如化學機械研磨，以便為後續製程步驟提供一個實質上平坦的表面。填充在複數個溝槽200T中的第一介電質層111的部分可以稱為字元線封蓋層205。在一些實施例中，第一介電質層111和字元線封蓋層205的製作技術例如是氧化矽或氮化矽，並且可以藉由例如化學氣相沉積的製作技術來沉積。
圖4是俯視圖，例示本揭露一實施例之中間半導體元件。圖5和圖6是剖視圖，例示本揭露一實施例之半導體元件1A沿圖4中的A-A'線拍攝的部分製備流程。
圖7是俯視圖，例示本揭露一實施例之中間半導體元件。圖8至圖11是剖視圖，例示本揭露一實施例之半導體元件1A沿圖7中的A-A'線拍攝的部分製備流程。圖12是剖視圖，例示本揭露一實施例之半導體元件1A沿圖7中的B-B'線拍攝的部分製備流程。
參照圖1和圖4至圖12，在步驟S13，可以形成複數個位元線接觸313以電性連接到複數個共源極區109，可以在複數個位元線接觸313上形成複數個位元線結構300，以及可以形成複數個位元線間隔封蓋層311以覆蓋複數個位元線結構300。
為了簡明、清晰和方便描述，只描述一個位元線接觸313、一個位元線結構300、和一個位元線間隔封蓋層311。
參照圖4和圖5，位元線接觸313可以沿第一介電質層111形成，延伸至共源極區109，並與共源極區109電性連接。位元線接觸313的製作技術可以例如是鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物，或其組合。位元線接觸313的製作技術可以藉由例如鑲嵌(damascene)技術。
參照圖6，第一導電材料601層、第二導電材料603層、第三導電材料605層和第一絕緣材料609層可以依次形成在第一介電質層111上。第一導電材料601可以例如是摻雜的半導體材料，如摻雜的矽或摻雜的鍺。第二導電材料603可以例如是導電金屬氮化物(例如，氮化鈦或氮化鉭)。第三導電材料605可以例如是金屬材料(例如，鈦、鉭、鎢、銅或鋁)，或金屬半導體化合物(例如，矽化鎢、矽化鈷或矽化鈦)。第一絕緣材料609可以例如是氮化矽、氮氧化矽、氧化氮化矽等，或其組合。第一導電材料601層、第二導電材料603層、第三導電材料605層和第一絕緣材料609層的製作技術可以藉由例如化學氣相沉積、電漿增強化學氣相沉積、原子層沉積，或其他適用的沉積製程。
參照圖7和圖8，可以用位元線遮罩(為清晰起見未示出)做為圖案導引(guide)來執行蝕刻製程，例如非等向性的乾蝕刻製程，以去除第一絕緣材料609層的一部分、第三導電材料605層的一部分、第二導電材料603層的一部分和第一導電材料601層的一部分。在一些實施例中，蝕刻製程可以是一個多步驟的蝕刻製程。在蝕刻製程之後，第一導電材料601層可以變成底部導電部分303，第二導電材料603層可以變成中間導電部分305，第三導電材料605層可以變成頂部導電部分307，而第一絕緣材料609層可以變成位元線內部封蓋層309。底部導電部分303、中間導電部分305和頂部導電部分307共同配置成位元線導電層301。位元線導電層301和位元線內部封蓋層309共同配置成位元線結構300。在一些實施例中，位元線結構300可以在俯視視角下沿Y方向延伸。
參照圖9，可以共形地形成間隙層611以覆蓋第一介電質層111和位元線結構300。在一些實施例中，間隙層611可以包括二氧化矽、氮化矽、氮化硼、半導體碳化物、半導體氮氧化物或介電質金屬氧化物。在一些實施例中，間隙層611可以是由氧化矽-氮化矽-氧化矽組成的疊層結構。間隙層611的製作技術可以藉由沉積製程，例如化學氣相沉積，電漿增強化學氣相沉積，或原子層沉積。
參照圖10，可以執行間隙層蝕刻製程以去除形成在第一介電質層111的頂部表面的間隙層611的部分。剩餘的間隙層611可以稱為覆蓋位元線結構300的位元線間隔封蓋層311。間隙層蝕刻製程可以例如是非等向性的蝕刻製程，如反應性離子蝕刻。在一些實施例中，位元線間隔封蓋層311的厚度可以在大約200埃(angstrom)到大約1000埃的範圍內。在一些實施例中，複數個位元線結構300的厚度可以在大約400埃到大約800埃的範圍內。
應當理解，為了強調位元線間隔封蓋層311的存在，位元線間隔封蓋層311的厚度未按比例顯示。
參照圖11和圖12，可以在第一介電質層111上形成第二介電質層113以覆蓋位元線結構300。第二介電質層113可以包括，例如氧化矽、未摻雜的矽酸鹽玻璃、氟矽酸鹽玻璃、硼磷矽酸鹽玻璃、自旋(spin-on)低k介電質層、化學氣相沉積式低k介電質層，或其組合。在一些實施例中，第二介電質層113可以包括自平坦化(self-planarizing)材料，如自旋玻璃或自旋低K介電質材料，如SiLK™。在一些實施例中，第二介電質層113的製作技術可以藉由沉積製程，包括例如化學氣相沉積、電漿增強化學氣相沉積、蒸鍍或自旋塗層。在一些實施例中，可以執行平面化製程，如化學機械研磨，以便為後續製程步驟提供一個實質上平坦的表面。
圖13是俯視圖，例示本揭露一實施例之中間半導體元件。圖14是剖視圖，例示本揭露一實施例之半導體元件1A沿圖13中的A-A'線拍攝的部分製備流程。圖15和圖16是剖視圖，例示本揭露一實施例之半導體元件1A沿圖13中的B-B'線拍攝的部分製備流程。
參照圖1和圖13至圖16，在步驟S15，可以形成複數個記憶胞接觸411以電性連接到複數個汲極區107，可以在複數個胞接觸411和位元線結構300上形成毯狀墊層607，並可以形成複數個墊層開口607O以使毯狀墊層607分成複數個著陸墊413。
參照圖13至圖15，複數個胞接觸411(例如，兩個胞接觸411)可以分別和相應地沿著穿透第二介電質層113和第一介電質層111，並在兩個汲極區107上形成。兩個胞接觸411的製作技術可以例如是鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物，或其組合。兩個胞接觸411的製作技術可以藉由例如鑲嵌技術。
參照圖13至圖15，毯狀墊層607可以形成在第二介電質層113、兩個胞接觸411和位元線間隔封蓋層311上。毯狀墊層607的製作技術可以例如是鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物，或其組合。毯狀墊層607的製作技術可以藉由例如化學氣相沉積、物理氣相沉積或其他適用的沉積製程。
參照圖16，可以執行墊層蝕刻製程，以去除毯狀墊層607的一部分、位元線間隔封蓋層311的一部分、位元線內部封蓋層309的一部分和第二介電質層113的一部分。在一些實施例中，墊層蝕刻製程可以例如是非等向性的蝕刻製程。在一些實施例中，墊層蝕刻可以包括複數個蝕刻步驟，以分別和相應地蝕刻不同的材料。
在墊層蝕刻製程之後，可以形成複數個墊層開口607O，並且毯狀墊層607可以透過複數個墊層開口607O而分成複數個著陸墊413。第二介電質層113、位元線內部封蓋層309和位元線間隔封蓋層311可以在墊層開口607O曝露出來。在一些實施例中，位元線內部封蓋層309可以包括下部309-1和上部309-3。下部309-1可以設置在位元線導電層301上。下部309-1的頂部表面和墊層開口607O的底部表面實質上共面。上部309-3可以設置在下部309-1上並與墊層開口607O相鄰。上部309-3的寬度W1可以小於位元線導電層301的寬度W2。
圖17是圖表，例示本揭露一實施例之半導體元件1A的密封層415的製備條件實例。圖18至圖20是剖視圖，例示本揭露一實施例之半導體元件1A的部分製備流程。
參照圖1和圖17至圖20，在步驟S17，可以形成密封層415以密封複數個墊層開口607O並形成複數個氣隙417，並且可以在複數個著陸墊413上形成複數個電容器接觸419。
為了簡明、清晰和方便描述，只描述一個氣隙417。
參照圖17、圖18和圖19，密封層415的製作技術可以是氮化矽。密封層415的製作技術可以藉由一第一沉積製程。該第一沉積製程可以是原子層沉積製程。通常，原子層沉積製程在預定的製程條件下，將兩種(或多種)不同的源氣體逐一交替地供應到製程物件上，因此使源氣體中的化學物種在單個原子層等級上被吸附到製程物件上，並透過表面反應沉積到製程物件上。例如，第一源氣體和第二源氣體交替供給製程物件沿其表面流動，因此使第一源氣體中的分子(或化學物種)吸附在製程物件的表面，第二源氣體中的分子(或化學物種)與來自第一源氣體經吸附分子發生反應，形成單分子層厚度的薄膜。上述製程步驟反覆執行，因此可以在製程物件上形成高品質的薄膜。
在一些實施例中，在本實施例的原子層沉積製程中，可以限制第一源氣體的供應，以便第一源氣體中的第一前趨物分子701僅吸附在墊層開口607O的上部和著陸墊413的頂部表面。因此，由第二源氣體中的第二前趨物分子703與經吸附的第一前趨物分子701反應形成的薄膜可以僅位於墊層開口607O的上部(即著陸墊413的側壁413SW的上部)和著陸墊413的頂部表面，而可以不位於墊層開口607O的下部。在一些實施例中，第一源氣體的有限供應可以藉由精確控制第一源氣體的轉移時間來實現。例如，第一源氣體的轉移時間可以在大約0.15s(秒)到大約0.50s的範圍內、在大約0.15s到大約0.30s的範圍內、或大約0.2s。在一些實施例中，第一源氣體的有限供應可以藉由控制第一源氣體的流速實現。
在一些實施例中，該第一沉積製程可以包括依次執行的第一矽前趨物供應步驟501和第一氮氣前趨物供應步驟503。在第一矽前趨物供應步驟501中，第一矽前趨物(即，第一源氣體)可以被供應到反應室，並且來自第一矽前趨物的化學物種(例如，第一前趨物分子701)可以以單原子層等級而吸附到墊層開口607O的上部的表面和著陸墊413的頂部表面。在第一氮氣前趨物供應步驟503中，第一氮氣前趨物(即第二源氣體)可以經激發並供應到反應室，並且第一氮氣前趨物中所包含的化學物種(例如第二前趨物分子703)可與源自第一矽前趨物經吸附的化學物種反應，以形成單分子等級厚度的氮化矽膜。氮化矽薄膜可以形成在墊層開口607O的上部和著陸墊413的頂部表面。
第一矽前趨物供應步驟501可以包括穩定化階段、流動化階段、以及吹驅(purge)和真空化階段。
參照圖17、圖18和圖19，在第一矽前趨物供應步驟501的穩定化階段，可以向反應室供應稀釋氣體(或載氣)，如氮氣。稀釋氣體的流速可以在大約0.3slm(標準升/分鐘)到大約0.7slm的範圍內。例如，在本實施例中，稀釋氣體的流速可以是0.5slm。穩定化階段的製程溫度可以在大約25℃(攝氏度)到大約700℃的範圍內、大約50℃到大約600℃的範圍內、大約100℃到大約500℃的範圍內、大約200℃到大約450℃的範圍內、或大約350℃到大約425℃的範圍內。例如，在本實施例中，穩定化階段的製程溫度可以是400℃。穩定化階段的製程壓力可在大約200帕(Pa)到大約600帕的範圍內、大約300帕到大約500帕的範圍內、或大約350帕到大約450帕的範圍內。例如，在本實施例中，穩定化階段的製程壓力可以是400帕。
參照圖17、圖18和圖19，在第一矽前趨物供應步驟501的流動化階段，第一矽前趨物可以被供應到反應室，而稀釋氣體被供應。來自第一矽前趨物的化學物種可以在單原子層等級上被吸附到墊層開口607O的上部和著陸墊413的頂部表面。在一些實施例中，第一矽前趨物可包括鹵化物，如碘(I)或氯(Cl)。在本實施例中，第一矽前趨物可以例如是二氯矽烷。第一矽前趨物和吸附表面(即墊層開口607O的上部和著陸墊413的頂部表面)之間的反應可以在公式1中顯示。在一些實施例中，第一矽前趨物可以包括例如四氯化矽、三氯矽烷、二氯矽烷或六氯二矽。在一些實施例中，第一矽前趨物可包括例如四碘化矽、三碘矽烷、二碘矽烷、碘矽烷、六碘化二矽、八碘化三矽、H 2Si 2I 4、H 3Si 2I 3、H 4Si 2I 2、H 5Si 2I 2或HSi 2I 5。在一些實施例中，第一矽前趨物可以包括三碘矽烷、二碘矽烷、碘矽烷、H 2Si 2I 4、H 4Si 2I 2和H 5Si 2I中的一種。在一些實施例中，第一矽前趨物可包括三碘矽烷、二碘矽烷、碘矽烷、H 2Si 2I 4、H 4Si 2I 2和H 5Si 2I中的兩種、三種、四種、五種或六種，包括其任何組合。 -NH2+SiH2Cl2→-NH-SiH2Cl+HCl (公式1)
參照圖17圖18和圖19，在第一矽前趨物供應步驟501的流動化階段，第一矽前趨物的流速可以在大約1slm到大約5slm的範圍內、或者在大約3slm到大約4.5slm的範圍內。例如，在本實施例中，第一矽前趨物的流速可以是1slm。如果第一矽前趨物的流速低於1slm，第一矽前趨物的數量可能不足以供應給吸附表面的氮原子。如果第一矽前趨物的流速大於5slm，則第一矽前趨物中含有的化學物種可能會吸附在墊層開口607O的下部，因此使形成的氮化矽膜可能覆蓋墊層開口607O的下部。因此，由於位於墊層開口607O下部的已形成的氮化矽薄膜，氣隙417的空間可能減少。稀釋氣體的流速可以在大約0.3slm到大約0.7slm的範圍內。例如，在本實施例中，稀釋氣體的流速可以是0.5slm。
參照圖17、圖18和圖19，在第一矽前趨物供應步驟501的流動化階段，流動化階段的製程溫度可以在大約200℃到大約550℃的範圍內。例如，在本實施例中，流動化階段的製程溫度可以是大約400℃。如果製程溫度低於200℃，來自第一矽前趨物的化學物種可能不會吸附在吸附表面。如果製程溫度大於550℃，位元線結構300的可靠性可能會受到影響。在一些實施例中，流動化階段的製程溫度可在大約390℃到大約410℃的範圍內。藉由使用上述溫度範圍，可以提高沉積率，並且可以改善所產生的氮化矽層的各種特性，如厚度均勻性、耐濕蝕特性和薄膜應力。
參照圖17、圖18和圖19，在第一矽前趨物供應步驟501的流動化階段中，流動化階段的製程壓力可在大約400帕到大約1200帕的範圍內、大約600帕到大約1100帕的範圍內、或大約800帕到大約1000帕的範圍內。例如，在本實施例中，流動化階段的製程壓力可以是850帕。藉由使用上述壓力範圍，可以提高氮原子和第一矽前趨物之間的反應速率，並且可以隨時調節壓力。
參照圖17、圖18和圖19，在第一矽前趨物供應步驟501的吹驅和真空化階段，可以停止第一矽前趨物的供應。稀釋氣體的流速可以增加以吹驅反應室。例如，稀釋氣體的流速可以在大約3slm到大約7slm的範圍內。在該描述的實施例中，稀釋氣體的流速可以是5slm。
在一些實施例中，第一氮氣前趨物供應步驟503可以包括一穩定化階段、一流動化階段和一吹驅和真空化階段。
參照圖17、圖18和圖19，在第一氮氣前趨物供應步驟503的穩定化階段，可以向反應室供應一稀釋氣體，如氮氣。該稀釋氣體的流速可在大約0.3slm到大約0.7slm的範圍內。例如，在本實施例中，該稀釋氣體的流速可以是0.5slm。穩定化階段的製程溫度可在大約25℃到大約700℃的範圍內、大約50℃到大約600℃的範圍內、大約100℃到大約500℃的範圍內、大約200℃到大約450℃的範圍內、或大約350℃到大約425℃的範圍內。例如，在本實施例中，穩定化階段的製程溫度可以是400℃。穩定化階段的製程壓力可以在大約10帕到大約70帕的範圍內、大約20帕到大約60帕的範圍內、或大約30帕到大約50帕的範圍內。例如，在本實施例中，穩定化階段的製程壓力可以是50帕。
參照圖17、圖18和圖19，在第一氮氣前趨物供應步驟503的流動化階段，第一氮氣前趨物可在電漿產生元件中被激發，然後在供應稀釋氣體的同時供應到反應室。激發的第一氮氣前趨物中含有的化學物種可以與來自第一矽前趨物經吸附的化學物種反應，在吸附表面形成氮化矽薄膜。第一氮氣前趨物可以例如是氨氣。
參照圖17、圖18和圖19，在第一氮氣前趨物供應步驟503的流動化階段，可以打開電漿產生單元中的射頻(RF)，以激發第一氮氣前趨物。流動化階段的射頻功率可在大約50W(瓦特)到大約1000W的範圍內、或大約100W到大約300W的範圍內。如果流動化階段的射頻功率大於1000W，電漿產生單元的石英壁(quartz walls)可能會被損壞。流動化階段的射頻功率密度可以在大約0.02W/cm 2(瓦特/平方公分)到大約2.0W/cm 2的範圍內，或者在大約0.05W/cm 2到大約1.5W/cm 2的範圍內。電漿產生單元的製程頻率可以在大約10.00MHz(百萬赫茲)到大約15.00MHz的範圍內。例如，在本實施例中，流動化階段的電漿產生單元的製程頻率可以是13.56MHz。在該描述的實施例中，激發的第一氮氣前趨物可以是氨氣自由基(NH3*)。被激發的第一氮氣前趨物可以以電漿的形式提供給反應室。
參照圖17、圖18和圖19，在第一氮氣前趨物供應步驟503的流動化階段，激發的第一氮氣前趨物的流速可以在大約0.5slm到大約5slm的範圍內、或者在3slm到大約5slm的範圍內。藉由使用上述流速範圍，激發的第一氮氣前趨物的電漿可以很容易地產生，並且激發的第一氮氣前趨物的數量可足以與來自第一矽前趨物經吸附的化學物種反應。在本實施例中，激發的第一氮氣前趨物的流速可以例如是3slm。應當理解，稀釋氣體仍然可以在流動化階段供應，稀釋氣體的流速可以在大約0.3slm到大約0.7slm的範圍內。例如，在該描述的實施例中，稀釋氣體的流速仍為0.5slm。
參照圖17、圖18和圖19，在第一氮氣前趨物供應步驟503的流動化階段，反應室中的製程壓力可以在大約40帕到大約100帕的範圍內、或大約50帕到大約70帕的範圍內。例如，在本實施例中，反應室的製程壓力可以是50帕。電漿產生單元中的製程壓力可以在大約70帕到大約600帕的範圍內、或大約280帕到大約330帕的範圍內。藉由在電漿產生單元中使用上述製程壓力範圍，可以很容易地產生激發的第一氮氣前趨物的電漿，並且激發的第一氮氣前趨物的數量可足以與來自第一矽前趨物經吸附的化學物種發生反應。
參照圖17、圖18和圖19，在第一氮氣前趨物供應步驟503的流動化階段，激發的第一氮氣前趨物和源自於第一矽前趨物經吸附的化學物種之間的反應可以用公式2和公式3表示。 -NH-SiH2Cl+NH*3→-NH-SiH2(NH2)+HCl(公式2) -NH-SiH2Cl+NH*3→-NH-SiHCl(NH2)+H2(公式3)
在一些實施例中，第一氮氣前趨物的轉移時間可在大約0.40s到大約0.70s的範圍內、大約0.45s到大約0.65s的範圍內、或大約0.6s。
參照圖17、圖18和圖19，在第一氮氣前趨物供應步驟503的吹驅和真空化階段，第一氮氣前趨物的供應可以停止，電漿產生單元的射頻可以關閉。稀釋氣體的流速可以增加以吹驅反應室。例如，稀釋氣體的流速可以在大約3slm到大約7slm的範圍內。在該描述的實施例中，稀釋氣體的流速可以是5slm。
在該第一沉積製程之後，可以形成一層氮化矽薄膜。該第一沉積製程可以重複多次(為清楚起見只顯示四次)，以形成所需厚度的氮化矽薄膜層。該所需厚度的氮化矽薄膜層可以稱為密封層415。在一些實施例中，該第一沉積製程的重複次數可在大約20到大約60的範圍內、大約30到大約50的範圍內、或大約34到40的範圍內。密封層415可以覆蓋墊層開口607O的上部和著陸墊413的頂部表面。墊層開口607O可以由密封層415密封，而密封的墊層開口607O可以稱為氣隙417。在一些實施例中，密封層415的底部表面415BS位於著陸墊413的頂部表面413TS和著陸墊413的底部表面413BS之間的垂直水平面VL2。
在一些實施例中，可以選擇執行平面化製程，如化學機械研磨，以便為後續加工步驟提供一個實質上平整的表面。
在一些實施例中，氣隙417的中心線CL1並且可以與位元線結構300的中心線CL2錯位。
在一些實施例中，氣隙417可以形成在著陸墊413和位元線導電層301之間，並與位元線內部封蓋層309的上部309-3相鄰。位元線內部封蓋層309的上部309-3的寬度W1可以小於位元線導電層301的寬度W2。
參照圖20，可以在密封層415上形成第三介電質層115。第三介電質層115可以包括例如氧化矽、未摻雜的矽酸鹽玻璃、氟矽酸鹽玻璃、硼磷矽酸鹽玻璃、自旋低K介電質層、化學氣相沉積低K介電質層，或其組合。在一些實施例中，第三介電質層115可以包括自平坦化材料，如自旋玻璃或自旋低K介電質材料，如SiLK™。在一些實施例中，第三介電質層115的製作技術可以藉由沉積製程，包括例如化學氣相沉積、電漿增強化學氣相沉積、蒸鍍或自旋塗層。
為了簡明、清晰和方便描述，圖20中只描述和顯示一個電容器接觸419。
參照圖20，電容器接觸419可以沿第三介電質層115、沿密封層415、並在著陸墊413上形成。電容器接觸419的製作技術可以例如是鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物，或其組合。電容器接觸419的製作技術可以藉由例如鑲嵌技術。
本揭露的一實施例提供一種半導體元件，包括一基底；一汲極區，設置在該基底中；一共源極區，設置在該基底中並與該汲極區相對；一位元線結構，包括設置在該基底上並與該共源極區電性耦合的一位元線導電層；一記憶胞接觸，設置在該基底上、與該位元線結構相鄰並與該汲極區電性耦合；一著陸墊，設置在該位元線導電層上方並與該胞接觸電性耦合；以及一氣隙，設置在該著陸墊和該位元線導電層之間。
本揭露的另一實施例提供一種包括位元線結構的半導體元件，該位元線結構包括：一位元線導電層，以及一位元線內部封蓋層，且該位元線內部封蓋層包括設置在該位元線導電層上的一下部和設置在該下部上的一上部；一著陸墊，設置在該位元線內部封蓋層上方；以及一氣隙，設置在該著陸墊和該位元線導電層之間，並鄰近該位元線內部封蓋層的該上部。該位元線內部封蓋層的該上部的一寬度小於該位元線導電層的一寬度。
本揭露的另一實施例提供一種半導體元件的製備方法，包括：提供一基底；在該基底上形成一位元線導電層和在該位元線導電層上形成一位元線內部封蓋層，其中該位元線導電層和該位元線內部封蓋層共同配置成一位元線結構；形成覆蓋該位元線結構的一位元線間隔封蓋層；形成與該位元線結構相鄰的一胞接觸。在該位元線間隔封蓋層和該胞接觸上形成一毯狀墊層；沿著該毯狀墊層形成複數個墊層開口，並延伸到該位元線間隔封蓋層和該位元線內部封蓋層，使該毯狀墊層變成複數個著陸墊；以及選擇性地在該複數個著陸墊上形成一密封層並覆蓋該複數個墊層開口的上部，以在該位元線導電層和該複數個著陸墊之間形成複數個氣隙。
由於本揭露的半導體元件的設計，氣隙417可以在著陸墊413和位元線導電層301之間形成。因此，著陸墊413和位元線導電層301之間的寄生電容可以被減少。因此，半導體元件1A的功率消耗可以減少。
雖然已詳述本揭露及其優點，然而應理解可以進行各種變化、取代與替代而不脫離揭露專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本揭露案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解以根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包括於本揭露案之揭露專利範圍內。
1A:半導體元件 10:製備方法 101:基底 103:隔離層 105:井區 107:汲極區 109:共源極區 111:第一介電質層 113:第二介電質層 115:第三介電質層 200:字元線結構 200T:溝槽 201:字元線絕緣層 203:字元線導電層 205:字元線封蓋層 300:位元線結構 301:位元線導電層 303:底部導電部分 305:中間導電部分 307:頂部導電部分 309:位元線內部封蓋層 309-1:下部 309-3:上部 311:位元線間隔封蓋層 313:位元線接觸 411:記憶胞接觸 413:著陸墊 413SW:側壁 413TS:頂部表面 415:密封層 415BS:底部表面 417:氣隙 419:電容器接觸 501:第一矽前趨物供應步驟 503:第一氮氣前趨物供應步驟 601:第一導電材料 603:第二導電材料 605:第三導電材料 607:毯狀墊層 607O:墊層開口 609:第一絕緣材料 611:間隙層 701:第一前趨物分子 703:第二前趨物分子 AA:主動區 A-A':線 B-B':線 CL1:中心線 CL2:中心線 S11:步驟 S13:步驟 S15:步驟 S17:步驟 VL1:垂直水平面 VL1:垂直水平面 VL2:垂直水平面 W1:寬度 W2:寬度 X:方向 Y:方向 Z:方向
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1是流程圖，例示本揭露一實施例之半導體元件的製備方法。 圖2是俯視圖，例示本揭露一實施例之中間半導體元件。 圖3是剖視圖，例示本揭露一實施例之半導體元件沿圖2中的A-A'線拍攝的部分製備流程。 圖4是俯視圖，例示本揭露一實施例之中間半導體元件。 圖5和圖6是剖視圖，例示本揭露一實施例之半導體元件沿圖4中的A-A'線拍攝的部分製備流程。 圖7是俯視圖，例示本揭露一實施例之中間半導體元件。 圖8至圖11是剖視圖，例示本揭露一實施例之半導體元件沿圖7中的A-A'線拍攝的部分製備流程。 圖12是剖視圖，例示本揭露一實施例之半導體元件沿圖7中的B-B'線拍攝的部分製備流程。 圖13是俯視圖，例示本揭露一實施例之中間半導體元件。 圖14是剖視圖，例示本揭露一實施例之半導體元件沿圖13中的A-A'線拍攝的部分製備流程。 圖15和圖16是剖視圖，例示本揭露一實施例之半導體元件沿圖13中的B-B'線拍攝的部分製備流程。 圖17是圖表，例示本揭露一實施例之半導體元件的密封層的製備條件實例。 圖18至圖20是剖視圖，例示本揭露一實施例之半導體元件的部分製備流程。
1A:半導體元件
101:基底
103:隔離層
105:井區
107:汲極區
111:第一介電質層
113:第二介電質層
115:第三介電質層
200:字元線結構
300:位元線結構
301:位元線導電層
309:位元線內部封蓋層
309-1:下部
309-3:上部
311:位元線間隔封蓋層
411:記憶胞接觸
413:著陸墊
415:密封層
417:氣隙
419:電容器接觸
607O:墊層開口
AA:主動區
B-B':線
W1:寬度
W2:寬度
Z:方向

Claims (35)

  1. 一種半導體元件，包括： 一基底； 一汲極區，設置在該基底中； 一共源極區，設置在該基底中並與該汲極區相對； 一位元線結構，包括： 一位元線導電層，設置在該基底上並與該共源極區電性耦合； 一記憶胞接觸，設置在該基底上，與該位元線結構相鄰，並與該汲極區電性連接； 一著陸墊，設置在該位元線導電層上方並與該胞接觸電性連接；以及 一氣隙，設置在該著陸墊和該位元線導電層之間。
  2. 如請求項1所述的半導體元件，更包括一密封層，設置在該著陸墊上並密封該氣隙。
  3. 如請求項2所述的半導體元件，更包括設置在該著陸墊上並與該著陸墊電性連接的一電容器接觸。
  4. 如請求項3所述的半導體元件，其中該位元線結構包括： 一位元線內部封蓋層，設置在該位元線導電層上，並且該位元線內部封蓋層的一部分曝露在該氣隙中。
  5. 如請求項4所述的半導體元件，其中該位元線結構包括： 一位元線間隔封蓋層，覆蓋該位元線內部封蓋層和該位元線導電層，並且該位元線間隔封蓋層的一部分曝露在該氣隙中。
  6. 如請求項5所述的半導體元件，其中該位元線間隔封蓋層是由氧化矽-氮化矽-氧化矽組成的疊層結構。
  7. 如請求項6所述的半導體元件，其中該密封層的一底部表面位於該著陸墊的一頂部表面和該著陸墊的一底部表面之間的一垂直水平面。
  8. 如請求項7所述的半導體元件，其中該位元線導電層包括： 一底部導電部分，設置在該基底上，並與該共源極區電性耦合； 一中間導電部分，設置在該底部導電部分上並與該底部導電部分電性連接；以及 一頂部導電部分，設置在該中間導電部分和該位元線內部封蓋層之間，並與該中間導電部分電性連接。
  9. 如請求項8所述的半導體元件，更包括一字元線結構，設置在該基底中，並在該汲極區和該共源極區之間。
  10. 如請求項9所述的半導體元件，其中該字元線結構在一俯視視角下沿一第一方向延伸，而位元線結構沿一第二方向延伸，且該第一方向和該第二方向相互垂直。
  11. 如請求項10所述的半導體元件，其中該字元線結構包括： 一字元線絕緣層，向內設置在該基底中，並位於該汲極區和該共源極區之間； 一字元線導電層，設置在該字元線絕緣層上，藉由該字元線絕緣層與該汲極區和該共源極區電性絕緣；以及 一字元線封蓋層，設置在該字元線導電層上。
  12. 如請求項11所述的半導體元件，更包括一位元線接觸，該位元線接觸設置在該位元線結構和該共源極區之間，以使該位元線結構和該共源極區電性耦合。
  13. 如請求項12所述的半導體元件，更包括一井區，設置在該汲極區和該共源極區下面。
  14. 如請求項13所述的半導體元件，其中該氣隙的一中心線與該位元線結構的一中心線錯位。
  15. 一種半導體元件，包括： 一位元線結構，包括： 一位元線導電層；以及 一位元線內部封蓋層，包括設置在該位元線導電層上的一下部和設置在該下部上的一上部； 一著陸墊，設置在該位元線內部封蓋層上方；以及 一氣隙，設置在該著陸墊和該位元線導電層之間，並與該位元線內部封蓋層的該上部相鄰； 其中該位元線內部封蓋層的該上部的一寬度小於該位元線導電層的一寬度。
  16. 如請求項15所述的半導體元件，其中該位元線結構包括： 一位元線間隔封蓋層，覆蓋該位元線導電層和該位元線內部封蓋層的一部分，並曝露在該氣隙中。
  17. 如請求項16所述的半導體元件，其中該位元線內部封蓋層包括氮化矽，且該位元線間隔封蓋層是由氧化矽-氮化矽-氧化矽組成的疊層結構；
  18. 如請求項17所述的半導體元件，其中該著陸點包括鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物、金屬氮化物、過渡金屬鋁化物，或其組合。
  19. 如請求項18所述的半導體元件，更包括一密封層，覆蓋該著陸墊的一頂部表面和該著陸墊的一側壁的一上部； 其中該氣隙由該密封層密封。
  20. 如請求項19所述的半導體元件，其中該密封層包括氮化矽。
  21. 一種半導體元件的製備方法，包括： 提供一基底； 在該基底上形成一位元線導電層，在該位元線導電層上形成一位元線內部封蓋層，其中該位元線導電層和該位元線內部封蓋層共同配置成一位元線結構； 形成覆蓋該位元線結構的一位元線間隔封蓋層； 形成與該位元線結構相鄰的一胞接觸； 在該位元線間隔封蓋層和該胞接觸上形成一毯狀墊層； 沿著該毯狀墊層形成複數個墊層開口，並延伸到該位元線間隔封蓋層和該位元線內部封蓋層，使該毯狀墊層變成複數個著陸墊；以及 選擇性地在該複數個著陸墊上形成一密封層，並覆蓋該複數個墊層開口的上部，以在該位元線導電層和該複數個著陸墊之間形成複數個氣隙。
  22. 如請求項21所述的半導體元件的製備方法，其中執行一第一沉積製程以選擇性地形成該密封層，並且該第一沉積製程包括： 一第一矽前趨物供應步驟，以供應一第一矽前趨物；以及 一第一氮氣前趨物供應步驟，以供應一第一氮氣前趨物。
  23. 如請求項22所述的半導體元件的製備方法，其中該第一矽前趨物供應步驟包括一穩定化階段、一流動化階段以及一吹驅和真空化階段，該流動化階段的該第一矽前趨物的轉移時間在大約0.15s(秒)到大約0.50s之間。
  24. 如請求項23所述的半導體元件的製備方法，其中該第一矽前趨物是二氯矽烷，而該第一氮前趨物是氨氣。
  25. 如請求項23所述的半導體元件的製備方法，其中該第一矽前趨物供應步驟的該流動化階段的一製程溫度在大約200℃到大約550℃之間。
  26. 如請求項23所述的半導體元件的製備方法，其中第該一矽前趨物供應步驟的該流動化階段的一製程壓力在大約400帕(Pa)到大約1200帕之間。
  27. 如請求項23所述的半導體元件的製備方法，其中該第一矽前趨物供應步驟的該流動化階段的稀釋氣體的流量在每分鐘大約0.3標準到每分鐘大約0.7標準升的範圍內。
  28. 如請求項23所述的半導體元件的製備方法，其中該第一矽前趨物供應步驟的該穩定化階段的該稀釋氣體是氮氣。
  29. 如請求項23所述的半導體元件的製備方法，其中該第一矽前趨物供應步驟的該穩定化階段的稀釋氣體的流量在每分鐘大約0.3標準升到每分鐘大約0.7標準升的範圍內。
  30. 如請求項23所述的半導體元件的製備方法，其中該第一矽前趨物供應步驟的該穩定化階段的製程溫度在大約25℃到大約700℃之間。
  31. 如請求項23所述的半導體元件的製備方法，其中該第一矽前趨物供應步驟的該穩定化階段的製程壓力在大約200帕到大約600帕之間。
  32. 如請求項23所述的半導體元件的製備方法，其中該第一矽前趨物供應步驟的該吹驅和真空化階段的稀釋氣體的流速在每分鐘大約3標準升到每分鐘大約7標準升的範圍內。
  33. 如請求項22所述的半導體元件的製備方法，其中該第一氮氣前趨物供應步驟包括一穩定化階段、一流動化階段以及一吹驅和真空化階段，該流動化階段的該第一氮氣前趨物的轉移時間在大約0.40s到大約0.70s的範圍內。
  34. 如請求項23所述的半導體元件的製備方法，其中該第一氮氣前趨物供應步驟的該流動化階段的流速在每分鐘大約0.5標準升到每分鐘大約5標準升的範圍內。
  35. 如請求項23所述的半導體元件的製備方法，其中該第一氮氣前趨物供應步驟的該流動化階段的製程壓力在大約40帕到大約100帕的範圍內。
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CN210607254U (zh) * 2019-10-31 2020-05-22 长鑫存储技术有限公司 半导体结构
TWI731687B (zh) * 2020-05-20 2021-06-21 華邦電子股份有限公司 半導體記憶體結構及其形成方法
CN114334982A (zh) * 2020-11-12 2022-04-12 福建省晋华集成电路有限公司 存储器
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