CN113436974B - 一种半导体器件及其制备方法 - Google Patents
一种半导体器件及其制备方法 Download PDFInfo
- Publication number
- CN113436974B CN113436974B CN202110718604.XA CN202110718604A CN113436974B CN 113436974 B CN113436974 B CN 113436974B CN 202110718604 A CN202110718604 A CN 202110718604A CN 113436974 B CN113436974 B CN 113436974B
- Authority
- CN
- China
- Prior art keywords
- metal
- forming
- layer
- drift layer
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000002360 preparation method Methods 0.000 title abstract description 5
- 239000002184 metal Substances 0.000 claims abstract description 228
- 229910052751 metal Inorganic materials 0.000 claims abstract description 228
- 238000012360 testing method Methods 0.000 claims abstract description 50
- 238000002161 passivation Methods 0.000 claims abstract description 45
- 238000000034 method Methods 0.000 claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 claims abstract description 28
- 230000004888 barrier function Effects 0.000 claims description 31
- 229920002120 photoresistant polymer Polymers 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 18
- 230000005533 two-dimensional electron gas Effects 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 238000001704 evaporation Methods 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 5
- 230000008020 evaporation Effects 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 3
- 101100108853 Mus musculus Anp32e gene Proteins 0.000 abstract description 7
- 101150008740 cpg-1 gene Proteins 0.000 abstract description 7
- 101150071119 cpg-2 gene Proteins 0.000 abstract description 7
- 101150014604 cpg-3 gene Proteins 0.000 abstract description 7
- 238000004377 microelectronic Methods 0.000 abstract description 4
- 230000008569 process Effects 0.000 description 12
- 230000003071 parasitic effect Effects 0.000 description 9
- 238000000151 deposition Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000001883 metal evaporation Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910002704 AlGaN Inorganic materials 0.000 description 1
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
本申请提供一种半导体器件及其制备方法，涉及半导体技术领域，方法包括：去除漂移层上的导电沟道形成无源结构；在无源结构的漂移层上形成第一源极金属和第一漏极金属；第一栅极金属位于第一源极金属和第一漏极金属之间；在第一栅极金属上形成第二钝化层；在第二钝化层上形成源场板，由于第一开路测试结构与实际器件结构高度相似，其区别仅在于通过微电子或半导体制备工艺将导电沟道去除，使得第一开路测试结构形成无栅控功能的无源测试结构，如此，在配合现有开路去嵌入结构时，能够完全去除Cpg和Cpd，包括Cpg1、Cpg2、Cpg3以及Cpd1和Cpd2，因此，能够有效提高模型精度，避免后期需要花费大量时间对参数进行拟合。
Description
技术领域
本申请涉及半导体技术领域，具体而言，涉及一种半导体器件及其制备方法。
背景技术
小信号模型参数的提取对于指导工艺步骤、检测工艺准确性、改善器件结构、研究工艺参数对器件高频性能的影响、集成电路应用等方面具有重要意义，因此建立准确反映器件参数的小信号模型去嵌结构具有很好地研究价值和实用价值。
现有去嵌结构包括开路和短路的去嵌结构，在应用于有场板的器件时，对于栅极而言，其开路去嵌结构只能去除器件无源区金属焊盘对地电容，即Cpg(栅源寄生电容)中的一小部分；对漏极而言，其开路结构只能去除器件无源区金属焊盘对地电容，即Cpd(漏源寄生电容)的一小部分，由于无法去除有源区内栅金属与源金属之间的金属电容、栅金属与源场板之间的金属电容以及源场板与漏金属之间的金属电容，严重影响模型精度，导致后期需要花费大量时间对参数进行拟合。
发明内容
本申请的目的在于，针对上述现有技术中的不足，提供一种半导体器件及其制备方法，通过去除有源区内的导电沟道，从而去除有源区内栅源寄生电容和漏源寄生电容，从而提高模型精度。
为实现上述目的，本申请实施例采用的技术方案如下：
本申请实施例的一方面，提供一种半导体器件制备方法，方法包括：在衬底上形成漂移层；去除漂移层上的导电沟道以形成无源结构；在无源结构的漂移层上形成第一源极金属和第一漏极金属；在无源结构的漂移层上形成第一栅极金属，第一栅极金属位于第一源极金属和第一漏极金属之间；在第一栅极金属上形成第二钝化层；在第二钝化层上形成源场板，得到第一开路测试结构。
可选的，在衬底上形成漂移层包括：在衬底上形成沟道层；在沟道层上形成势垒层以在势垒层和沟道层之间形成用作导电沟道的二维电子气。
可选的，去除漂移层上的导电沟道以形成无源结构包括：在势垒层上形成具有第一窗口的图形化光阻；对第一窗口内的势垒层进行离子注入以去除二维电子气。
可选的，去除漂移层上的导电沟道以形成无源结构包括：在势垒层上形成具有第二窗口的图形化光阻；刻蚀第二窗口内的势垒层以去除二维电子气。
可选的，在无源结构的漂移层上形成第一源极金属和第一漏极金属包括：在无源结构的漂移层上形成具有第三窗口的图形化光阻；在第三窗口内蒸镀金属分别形成第一源极金属和第一漏极金属；通过高温退火使得第一源极金属和第一漏极金属分别与无源结构的漂移层形成欧姆接触。
可选的，在第一源极金属和第一漏极金属之间的漂移层上形成第一栅极金属包括：在第一源极金属和第一漏极金属上形成第一钝化层；刻蚀第一钝化层形成栅极槽，栅极槽位于第一源极金属和第一漏极金属之间；在栅极槽内蒸镀金属形成第一栅极金属，第一栅极金属与无源结构的漂移层肖特基接触。
可选的，在第二钝化层上形成源场板包括：刻蚀第二钝化层以分别露出第一源极金属和第一漏极金属；通过蒸镀分别在第一源极金属和第一漏极金属上形成互连金属、在第二钝化层上形成源场板。
可选的，在去除漂移层上的导电沟道以形成无源结构之后，方法还包括：在无源结构的漂移层上分别形成第二源极金属和第二漏极金属，无源结构的漂移层位于第二源极金属和第二漏极金属之间的区域为伪沟道区域；在无源结构的漂移层上形成第二栅极金属，第二栅极金属位于伪沟道区域之外的区域，得到第二开路测试结构。
可选的，在去除漂移层上的导电沟道以形成无源结构之后，方法还包括：在无源结构的漂移层上分别形成第三源极金属和第三漏极金属；在无源结构的漂移层上形成第三栅极金属，第三源极金属分别与第三栅极金属和第三漏极金属连接，得到短路测试结构。
本申请实施例的另一方面，提供一种半导体器件，采用上述任一种的半导体器件制备方法制备。
本申请的有益效果包括：
本申请提供了一种半导体器件及其制备方法，方法包括：在衬底上形成漂移层；去除漂移层上的导电沟道以形成无源结构；在无源结构的漂移层上形成第一源极金属和第一漏极金属；在无源结构的漂移层上形成第一栅极金属，第一栅极金属位于第一源极金属和第一漏极金属之间；在第一栅极金属上形成第二钝化层；在第二钝化层上形成源场板，得到第一开路测试结构。由于第一开路测试结构的工艺与实际器件结构的工艺高度相似，第一开路测试结构与实际器件结构高度相似，其区别仅在于通过微电子或半导体制备工艺将导电沟道去除，使得第一开路测试结构形成无栅控功能的无源测试结构，如此，在配合现有开路去嵌入结构时，能够完全去除Cpg和Cpd，包括Cpg1、Cpg2、Cpg3、以及Cpd1和Cpd2，因此，能够有效提高模型精度，避免后期需要花费大量时间对参数进行拟合。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本申请实施例提供的一种半导体器件制备方法的流程示意图；
图2为本申请实施例提供的一种半导体器件制备方法的状态示意图之一；
图3为图2中A-A的剖视图之一；
图4为图2中A-A的剖视图之二；
图5为本申请实施例提供的一种半导体器件制备方法的状态示意图之二；
图6为图5中B-B的剖视图；
图7为本申请实施例提供的一种半导体器件制备方法的状态示意图之三；
图8为图7中B-B的剖视图；
图9为本申请实施例提供的一种半导体器件制备方法的状态示意图之四；
图10为图9中B-B的剖视图；
图11为本申请实施例提供的一种半导体器件制备方法的状态示意图之五；
图12为图11中B-B的剖视图；
图13为本申请实施例提供的一种半导体器件制备方法的状态示意图之六；
图14为图13中B-B的剖视图。
图标：100-衬底；110-沟道层；120-势垒层；130-二维电子气；140-图形化光阻；141-第一窗口；150-第一源极金属；160-第一漏极金属；170-第二源极金属；180-第三源极金属；190-第一钝化层；191-栅极槽；210-第一栅极金属；220-第二钝化层；230-源场板；240-第二栅极金属；250-第三栅极金属；260-第二漏极金属；270-第三漏极金属；300-漂移层；400-互连金属。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
应当理解，虽然术语第一、第二等可以在本文中用于描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于区域分一个元件与另一个元件。例如，在不脱离本公开的范围的情况下，第一元件可称为第二元件，并且类似地，第二元件可称为第一元件。如本文所使用，术语“和/或”包括相关联的所列项中的一个或多个的任何和所有组合。
应当理解，当一个元件(诸如层、区域或衬底)被称为“在另一个元件上”或“延伸到另一个元件上”时，其可以直接在另一个元件上或直接延伸到另一个元件上，或者也可以存在介于中间的元件。相反，当一个元件被称为“直接在另一个元件上”或“直接延伸到另一个元件上”时，不存在介于中间的元件。同样，应当理解，当元件(诸如层、区域或衬底)被称为“在另一个元件之上”或“在另一个元件之上延伸”时，其可以直接在另一个元件之上或直接在另一个元件之上延伸，或者也可以存在介于中间的元件。相反，当一个元件被称为“直接在另一个元件之上”或“直接在另一个元件之上延伸”时，不存在介于中间的元件。还应当理解，当一个元件被称为“连接”或“耦接”到另一个元件时，其可以直接连接或耦接到另一个元件，或者可以存在介于中间的元件。相反，当一个元件被称为“直接连接”或“直接耦接”到另一个元件时，不存在介于中间的元件。
除非另外定义，否则本文中使用的所有术语(包括技术术语和科学术语)的含义与本公开所属领域的普通技术人员通常理解的含义相同。还应当理解，本文所使用的术语应解释为含义与它们在本说明书和相关领域的情况下的含义一致，而不能以理想化或者过度正式的意义进行解释，除非本文中已明确这样定义。
现有去嵌结构包括开路和短路的去嵌结构，其开路去嵌结构包括在漂移层上形成的源极金属、漏极金属和栅极金属，其中源漏栅各自间隔设置，且在源极金属和漏极金属之间不设置栅极金属。在应用于有场板的器件时，对于栅极而言，Cpg(栅源寄生电容)主要包括三部分：有源区内的gate金属与Source金属之间的金属电容(Cpg1)、gate金属与源场板之间的金属电容(Cpg2)和无源区金属焊盘对地电容(Cpg3)，将上述开路去嵌结构应用于该器件，只能去除器件无源区金属焊盘对地电容(Cpg3)，即Cpg中的一小部分；对漏极而言，Cpd(漏源寄生电容)包括源场板与Drain之间的金属电容(Cpd1)和无源区金属焊盘对地电容(Cpd2)，同样，上述开路去嵌结构也只能去除器件无源区金属焊盘对地电容(Cpd2)，即Cpd中的一小部分，由于无法去除Cpg1、Cpg2以及Cpd1，严重影响模型精度，导致后期需要花费大量时间对参数进行拟合。
本申请实施例的一方面，提供一种半导体器件制备方法，如图1所示，方法包括：
S010：在衬底上形成漂移层。
如图3所示，首先提供一种衬底100，该衬底100可以是用于承载半导体集成电路元器件的基材，例如GaN、GaAs、SiC等。然后在该衬底100上沉积漂移层300，沉积的方式可以是通过化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)等工艺进行，本申请对其不做限定，具体可以根据实际需求进行合理选择。
漂移层300可以是一层、两层或多层，设置时应当结合器件类型进行合理选择，例如绝缘栅型场效应晶体管(MIS FET)、高电子迁移率晶体管(HEMT)等，本申请不对其做限制。当漂移层300作为MIS FET或HEMT器件时，其可以采用与实际MIS FET或HEMT器件制作漂移层300时的同一工艺制作，如此，可以使得漂移层300与实际器件的结构完全一致。
S020：去除漂移层上的导电沟道以形成无源结构。
在S010之后，如图4所示，通过破坏漂移层300上的导电沟道方式，实现去除漂移层300上导电沟道的目的，去除了导电沟道的器件结构不再具有栅控功能，形成无源结构，以便作为测试之用。为便于理解，漂移层300在去除导电沟道后称作无源结构的漂移层300，为简要描述，后续将以“伪漂移层300”代替“无源结构的漂移层300”。
S030：在无源结构的漂移层上形成第一源极金属和第一漏极金属。
在S020之后，如图6所示，继续在伪漂移层300上制作第一源极金属150和第一漏极金属160，第一源极金属150和第一漏极金属160可以采用蒸镀、电镀等工艺形成，制作时，通常可以将第一源极金属150和第一漏极金属160在同一步骤中形成。第一源极金属150和第二漏极金属260可以均是欧姆金属，欧姆金属可以是叠层金属，例如依次形成的Ti/Al/Ni/Au。
S040：在无源结构的漂移层上形成第一栅极金属，第一栅极金属位于第一源极金属和第一漏极金属之间。
在S030之后，如图8和图10所示，继续在伪漂移层300上制作第一栅极金属210，同理，第一栅极金属210也可以采用蒸镀、电镀等工艺制备。当器件为MIS FET器件时，还可以在制作第一栅极金属210之前，先在伪漂移层300上制作绝缘层，然后，再在绝缘层上制作第一栅极金属210。在器件为HEMT器件时，可以直接在伪漂移层300上制作第一栅极金属210。第一栅极金属210可以是叠层金属，例如依次形成的Ni/Au。
第一栅极金属210的制作位置应当位于第一源极金属150和第一漏极金属160之间，即位于漂移层300去除导电沟道位置的上方，使之具有和实际器件结构一致或高度相似的栅控结构。
S050：在第一栅极金属上形成第二钝化层。
如图12所示，在第一栅极金属210之上可以沉积第二钝化层220，沉积的方式可以参照漂移层300形成工艺进行，本申请对其不做限定，具体可以根据实际需求进行合理选择。第二钝化层220应当至少覆盖第一栅极金属210的顶壁和侧壁。第二钝化层220可以是SiN层、SiO2层。
S060：在第二钝化层上形成源场板，得到第一开路测试结构。
如图14所示，在第一栅极金属210上沉积第二钝化层220后，在第二钝化层220上制作源场板230，如此，便可以通过第二钝化层220将源场板230与第一栅极金属210进行绝缘隔离，得到第一开路测试结构，由于第一开路测试结构的工艺与实际器件结构的工艺高度相似，第一开路测试结构与实际器件结构高度相似，其区别仅在于通过微电子或半导体制备工艺将导电沟道去除，使得第一开路测试结构形成无栅控功能的无源测试结构，如此，在配合现有开路去嵌入结构时，能够完全去除Cpg和Cpd，包括Cpg1、Cpg2、Cpg3以及Cpd1和Cpd2，因此，能够有效提高模型精度，避免后期需要花费大量时间对参数进行拟合。
为便于进一步的理解本申请，以下将以HEMT器件为例进行说明：
可选的，漂移层300可以包括沟道层110和势垒层120，例如沟道层110可以是GaN层，势垒层120可以是AlGaN层；或，沟道层110可以是AlGaAs层，势垒层120可以是InGaP层等。
S010在衬底100上形成漂移层300时，可以先在衬底100上沉积形成沟道层110，在沟道层110上继续沉积形成势垒层120，如此，能够利用沟道层110和势垒层120形成的异质结在势垒层120和沟道层110之间形成二维电子气130，以作为漂移层300的导电沟道。当然，在另一种实施例中漂移层300还可以包括设置在沟道层110和衬底100之间的缓冲层，在再一种实施例中漂移层300还可以包括设置在沟道层110和势垒层120之间的插入层，例如AlN层等。
在此基础上，可以通过以下两种方式去除势垒层120和沟道层110之间的二维电子气130：
其中的一种实施例：如图3所示，先在势垒层120上涂覆光阻，涂覆的方式可以是旋转涂布。涂覆有光阻的器件经过软烘、边缘光刻胶去除、对准、曝光、显影、硬烘等步骤，在光阻上打开第一窗口141，使得光阻形成具有图案的图形化光阻140，如此，势垒层120在第一窗口141内露出。而后，如图4所示，采用离子注入工艺，向第一窗口141内的势垒层120注入离子，以此破坏去除势垒层120和沟道层110之间的二维电子气130。离子注入完成后，去除势垒层120表面的图形化光阻140。
其中的另一种实施例(图未示出)：同样先在势垒层120表面涂覆光阻，光阻经上一实施例中的软烘、边缘光刻胶去除等步骤，在光阻上打开第二窗口，使得光阻形成具有图案的图形化光阻140，此时，位于图形化光阻140下方的势垒层120在第二窗口内露出；然后通过刻蚀工艺，对第二窗口内露出的势垒层120进行刻蚀并去除，以此，破坏势垒层120和沟道层110形成的异质结，从而达到去除两者之间形成的二维电子气130。刻蚀的方式可以是干法刻蚀、湿法刻蚀等等，具体选择时，可以根据需求进行合理选择。刻蚀完成后，去除势垒层120表面的图形化光阻140。
可选的，如图6所示，通过S030在无源结构的漂移层300上形成第一源极金属150和第一漏极金属160时，可以先在伪漂移层300上涂覆光阻，经曝光、显影等工艺在光阻上打开第三窗口，使得伪漂移层300上的光阻形成具有图案的图形化光阻140，需要说的是，第三窗口用于形成第一源极金属150和第一漏极金属160，因此，本领域技术人员应当熟知第三窗口应当至少包括两个互不连通的窗口，当第三窗口包括多个时，多个也应当保持互不连通。
然后通过蒸镀金属，在至少两个第三窗口内分别形成欧姆金属，欧姆金属可以是依次形成的Ti/Al/Ni/Au，然后通过剥离图形化光阻140去除覆盖在图形化光阻140表面的欧姆金属。通过高温退火使得欧姆金属分别与伪漂移层300形成欧姆接触，即使得第一源极金属150和第一漏极金属160和伪漂移层300形成欧姆接触，使得第一开路测试结构尽可能的与实际器件结构相同。
可选的，通过S040在第一源极金属150和第一漏极金属160之间的漂移层300上形成第一栅极金属210时，可以参照图7和图8，先在第一源极金属150和第一漏极金属160上形成第一钝化层190，然后通过干法刻蚀在第一钝化层190上形成栅极槽191，栅极槽191位于第一源极金属150和第一漏极金属160之间的区域，以此，在栅极槽191内露出位于第一钝化层190下方的势垒层120。参照图9和图10，在栅极槽191内蒸镀金属形成第一栅极金属210，例如Ni/Au，使得第一栅极金属210与伪漂移层300肖特基接触，通过第一钝化层190能够有效对第一源极金属150、第一栅极金属210和第一漏极金属160进行相互绝缘隔离，使得第一开路测试结构尽可能的与实际器件结构相同。第一栅极金属210的形成可以参照第一源极金属150和第二漏极金属260的形成过程(光刻、蒸镀金属、金属剥离)，此处不再赘述。
可选的，通过S060在第二钝化层220上形成源场板230时，参照图11和图12，可以通过干法刻蚀对第二钝化层220进行刻蚀，在第二钝化层220上打开开口，使得第一源极金属150和第一漏极金属160露出。当还包括第一钝化层190时，如图12所示，还应当一并刻蚀第一钝化层190，使得在第一钝化层190上打开与第二钝化层220上开口连通且位置对应的开口，从而使得第一源极金属150和第一漏极金属160均在第一钝化层190和第二钝化层220上的开口内露出。
如图13和图14所示，然后通过金属蒸镀、金属剥离等工艺分别在第一源极金属150和第一漏极金属160上形成互连金属400，同时也在第二钝化层220上形成源场板230，使得第一开路测试结构尽可能的与实际器件结构相同。当然，在其它实施例中，源场板230和互连金属400还可以分别在两次光刻中完成。
在第一开路测试结构的基础上，还可以集成第二开路测试结构以及断路测试结构，在制作时，第二开路测试结构和短路测试结构可以在第一开路测试结构制作完成后再行制作，当然，也可以在制作第一开路测试结构时，同步制作，以下将结合第一开路测试结构的制作，对第二开路测试结构和短路测试结构的同步制作进行说明：
如图2和图3所示，可以将第一开路测试结构、第二开路测试结构和短路测试结构在同一衬底100、同一漂移层300上制作，制作时，先通过S020去除漂移层300上的导电沟道以形成无源结构，如图5所示，然后在无源结构的漂移层300上分别形成第二源极金属170、第三源极金属180，第二源极金属170和第三源极金属180的形成可以是和第一源极金属150同步制作。如图7和图9所示，在整个离子注入区域内沉积第一钝化层190，并参照前述方法制作第一栅极金属210，在制作第一栅极金属210的同时，也可以同步制作第二栅极金属240和第三栅极金属250。如图11所示，在图9所示的器件结构上制作第二钝化层220，并且使得第二钝化层220覆盖第一栅极金属210。如图13所示，制作互连金属400以及源场板230的同时，制作第二开路测试结构的第二漏极金属260，同步制作短路测试结构的第三漏极金属270，且使得第三漏极金属270、第三源极金属180和第三栅极金属250连接，形成短路结构。如此，便可以通过第二开路测试结构对Cpg3和Cpd2进行去除，通过第一开路测试结构和第二开路测试结构对Cpg1、Cpg2和Cpd1进行去除，通过短路测试结构对源级寄生电感Ls、栅极寄生电感Lg和漏极寄生电感Ld进行去除。
第二开路测试结构中的第二栅极金属240、第二漏极金属260和第二源极金属170处于如图13所示的左边器件的状态，即伪漂移层300位于第二源极金属170和第二漏极金属260之间的区域为伪沟道区域时，第二栅极金属240不位于位于伪沟道区域之内，即第二栅极金属240不位于第二源极金属170和第二漏极金属260之间，第二栅极金属240位于伪沟道区域之外的漂移层300的其它区域，本领域技术人员应当知晓，第二栅极金属240、第二漏极金属260和第二源极金属170互不连接，间隔设置。
短路测试结构中的第三源极金属180分别与第三栅极金属250和第三漏极金属270连接，得到短路测试结构。
本申请实施例的另一方面，提供一种半导体器件，采用上述任一种的半导体器件制备方法制备，由于制备的第一开路测试结构的工艺与实际器件结构的工艺高度相似，第一开路测试结构与实际器件结构高度相似，其区别仅在于通过微电子或半导体制备工艺将导电沟道去除，使得第一开路测试结构形成无栅控功能的无源测试结构，如此，在配合现有开路去嵌入结构时，能够完全去除Cpg和Cpd，包括Cpg1、Cpg2、Cpg3以及Cpd1和Cpd2，因此，能够有效提高模型精度，避免后期需要花费大量时间对参数进行拟合。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (10)
1.一种半导体器件制备方法，其特征在于，所述方法包括：
在衬底上形成漂移层；
去除所述漂移层上的导电沟道以形成无源结构；
在所述无源结构的漂移层上形成第一源极金属和第一漏极金属；
在所述无源结构的漂移层上形成第一栅极金属，所述第一栅极金属位于所述第一源极金属和所述第一漏极金属之间；
在所述第一栅极金属上形成第二钝化层；
在所述第二钝化层上形成源场板，得到第一开路测试结构。
2.如权利要求1所述的半导体器件制备方法，其特征在于，所述在衬底上形成漂移层包括：
在所述衬底上形成沟道层；
在所述沟道层上形成势垒层以在所述势垒层和所述沟道层之间形成用作导电沟道的二维电子气。
3.如权利要求2所述的半导体器件制备方法，其特征在于，所述去除所述漂移层上的导电沟道以形成无源结构包括：
在所述势垒层上形成具有第一窗口的图形化光阻；
对所述第一窗口内的所述势垒层进行离子注入以去除所述二维电子气。
4.如权利要求2所述的半导体器件制备方法，其特征在于，所述去除所述漂移层上的导电沟道以形成无源结构包括：
在所述势垒层上形成具有第二窗口的图形化光阻；
刻蚀所述第二窗口内的所述势垒层以去除所述二维电子气。
5.如权利要求1所述的半导体器件制备方法，其特征在于，所述在所述无源结构的漂移层上形成第一源极金属和第一漏极金属包括：
在所述无源结构的漂移层上形成具有第三窗口的图形化光阻；
在所述第三窗口内蒸镀金属分别形成第一源极金属和第一漏极金属；
通过高温退火使得所述第一源极金属和所述第一漏极金属分别与所述无源结构的漂移层形成欧姆接触。
6.如权利要求1所述的半导体器件制备方法，其特征在于，所述在所述第一源极金属和所述第一漏极金属之间的漂移层上形成第一栅极金属包括：
在所述第一源极金属和所述第一漏极金属上形成第一钝化层；
刻蚀所述第一钝化层形成栅极槽，所述栅极槽位于所述第一源极金属和所述第一漏极金属之间；
在所述栅极槽内蒸镀金属形成第一栅极金属，所述第一栅极金属与所述无源结构的漂移层肖特基接触。
7.如权利要求1所述的半导体器件制备方法，其特征在于，所述在所述第二钝化层上形成源场板包括：
刻蚀所述第二钝化层以分别露出所述第一源极金属和所述第一漏极金属；
通过蒸镀分别在所述第一源极金属和所述第一漏极金属上形成互连金属、在所述第二钝化层上形成源场板。
8.如权利要求1至7任一项所述的半导体器件制备方法，其特征在于，所述在去除所述漂移层上的导电沟道以形成无源结构之后，所述方法还包括：
在所述无源结构的漂移层上分别形成第二源极金属和第二漏极金属，所述无源结构的漂移层位于所述第二源极金属和所述第二漏极金属之间的区域为伪沟道区域；
在所述无源结构的漂移层上形成第二栅极金属，所述第二栅极金属位于所述伪沟道区域之外的区域，得到第二开路测试结构。
9.如权利要求1至7任一项所述的半导体器件制备方法，其特征在于，所述在去除所述漂移层上的导电沟道以形成无源结构之后，所述方法还包括：
在所述无源结构的漂移层上分别形成第三源极金属和第三漏极金属；
在所述无源结构的漂移层上形成第三栅极金属，所述第三源极金属分别与所述第三栅极金属和所述第三漏极金属连接，得到短路测试结构。
10.一种半导体器件，其特征在于，采用如权利要求1至9任一项所述的半导体器件制备方法制备。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110718604.XA CN113436974B (zh) | 2021-06-28 | 2021-06-28 | 一种半导体器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110718604.XA CN113436974B (zh) | 2021-06-28 | 2021-06-28 | 一种半导体器件及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113436974A CN113436974A (zh) | 2021-09-24 |
| CN113436974B true CN113436974B (zh) | 2022-06-24 |
Family
ID=77755210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110718604.XA Active CN113436974B (zh) | 2021-06-28 | 2021-06-28 | 一种半导体器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113436974B (zh) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0594488A1 (fr) * | 1992-10-19 | 1994-04-27 | France Telecom | Elément de test passif simulant le comportement au bruit d'un transistor |
| US5598010A (en) * | 1993-12-24 | 1997-01-28 | Nec Corporation | Semiconductor integrated circuit device having dummy pattern effective against micro loading effect |
| US6194739B1 (en) * | 1999-11-23 | 2001-02-27 | Lucent Technologies Inc. | Inline ground-signal-ground (GSG) RF tester |
| CN102375101A (zh) * | 2010-08-19 | 2012-03-14 | 上海华虹Nec电子有限公司 | 采用不同层金属引线连出的无源器件测试去嵌方法 |
| TW201232311A (en) * | 2011-01-31 | 2012-08-01 | Univ Nat Chiao Tung | Parameter extraction method for semiconductor device |
| CN103050479A (zh) * | 2011-10-14 | 2013-04-17 | 台湾积体电路制造股份有限公司 | 用于去嵌入的方法和装置 |
| CN103617319A (zh) * | 2013-11-26 | 2014-03-05 | 中国科学院微电子研究所 | 一种iii-v族mosfet的小信号模型参数直接提取方法 |
| CN105428271A (zh) * | 2015-12-22 | 2016-03-23 | 上海集成电路研发中心有限公司 | 射频mos器件的建模方法及测试结构 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2413149A1 (en) * | 2010-07-29 | 2012-02-01 | Imec | Capacitance measurement in microchips |
| TWI606357B (zh) * | 2016-02-22 | 2017-11-21 | 國立交通大學 | 高精確度之半導體元件參數萃取方法 |
-
2021
- 2021-06-28 CN CN202110718604.XA patent/CN113436974B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0594488A1 (fr) * | 1992-10-19 | 1994-04-27 | France Telecom | Elément de test passif simulant le comportement au bruit d'un transistor |
| US5598010A (en) * | 1993-12-24 | 1997-01-28 | Nec Corporation | Semiconductor integrated circuit device having dummy pattern effective against micro loading effect |
| US6194739B1 (en) * | 1999-11-23 | 2001-02-27 | Lucent Technologies Inc. | Inline ground-signal-ground (GSG) RF tester |
| CN102375101A (zh) * | 2010-08-19 | 2012-03-14 | 上海华虹Nec电子有限公司 | 采用不同层金属引线连出的无源器件测试去嵌方法 |
| TW201232311A (en) * | 2011-01-31 | 2012-08-01 | Univ Nat Chiao Tung | Parameter extraction method for semiconductor device |
| CN103050479A (zh) * | 2011-10-14 | 2013-04-17 | 台湾积体电路制造股份有限公司 | 用于去嵌入的方法和装置 |
| CN103617319A (zh) * | 2013-11-26 | 2014-03-05 | 中国科学院微电子研究所 | 一种iii-v族mosfet的小信号模型参数直接提取方法 |
| CN105428271A (zh) * | 2015-12-22 | 2016-03-23 | 上海集成电路研发中心有限公司 | 射频mos器件的建模方法及测试结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113436974A (zh) | 2021-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9601332B2 (en) | Systems and method for ohmic contacts in silicon carbide devices | |
| US20080182369A1 (en) | T-gate forming method and metamorphic high electron mobility transistor fabricating method using the same | |
| US9893156B2 (en) | Segmented field plate structure | |
| KR100647459B1 (ko) | 티형 또는 감마형 게이트 전극의 제조방법 | |
| KR900008277B1 (ko) | 전계효과 트랜지스터의 제조방법 | |
| CN113437136A (zh) | 一种半导体器件及其制备方法 | |
| CN111554742A (zh) | 一种GaN HEMT器件的制备方法 | |
| CN107293482B (zh) | 一种氮化镓高电子迁移率晶体管栅电极的制作方法 | |
| CN110752207B (zh) | 一种背面电容结构及制作方法 | |
| CN115440810A (zh) | 一种半导体器件、共源共栅级联器件及其制备方法 | |
| CN113436974B (zh) | 一种半导体器件及其制备方法 | |
| CN113437039A (zh) | 一种半导体器件及其制备方法 | |
| CN113436975B (zh) | 一种半导体器件及制备方法 | |
| JP2004200445A (ja) | 半導体装置およびその製造方法 | |
| CN112786450A (zh) | 晶体管及其制备方法、阵列基板及其制备方法、显示面板 | |
| JPH08172102A (ja) | 半導体装置の製造方法 | |
| CN110676317B (zh) | 一种晶体管管芯结构及制作方法 | |
| WO2014154125A1 (zh) | 一种实现源漏栅非对称自对准的射频功率器件及制造方法 | |
| TWI413234B (zh) | Semiconductor device and manufacturing method thereof | |
| CN113451129A (zh) | 一种高电子迁移率晶体管及制备方法 | |
| CN109461655B (zh) | 具有多栅结构的氮化物高电子迁移率晶体管制造方法 | |
| JP3124494B2 (ja) | 電界効果トランジスタの製造方法 | |
| CN114744024B (zh) | 一种半导体器件及其制备方法 | |
| KR20100000586A (ko) | 전계효과트랜지스터(초고주파 집적회로소자)의제조방법 | |
| CN110767650B (zh) | 一种提高抗击穿能力的smim电容结构及制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |