CN113421509A - 驱动电路及显示装置 - Google Patents

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CN113421509A CN202110622327.2A CN202110622327A CN113421509A CN 113421509 A CN113421509 A CN 113421509A CN 202110622327 A CN202110622327 A CN 202110622327A CN 113421509 A CN113421509 A CN 113421509A
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timing control
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傅鑫博
陈若峤
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Abstract

本申请公开了一种驱动电路及显示装置。驱动电路包括时序控制器以及第一电平转换器，第一电平转换器通过时序控制器输出的第一时序控制信号以及第二时序控制信号，并结合时序逻辑关系生成多个第一时钟信号。相较于现有技术，本申请实施例可以通过更少的时序控制信号生成多个第一时钟信号，从而降低时序控制器发出的时序控制信号的数量，节省走线布线空间，减少时序控制器以及电平转换器的I/O口被占用的数量。

Description

驱动电路及显示装置
技术领域
本申请涉及显示技术领域，具体涉及一种驱动电路及显示装置。
背景技术
在显示装置的驱动电路中，GOA(Gate Driver on Array，阵列基板行驱动技术)正得到广泛应用。GOA是直接将栅极驱动电路制作在阵列基板上的技术，其具有窄边框、低成本、高良率等优势。
GOA的驱动需要电平转换器，电平转换器将前端时序控制器发出的时序控制信号放大到可使GOA电路中的晶体管通断的正负电压，以控制GOA电路逐级打开。然而，在现有的显示装置中，时序控制器发出的时序控制信号较多，其占用了较大的走线空间；同时使得时序控制器以及电平转换器的I/O口被占用较多。
发明内容
本申请提供一种驱动电路及显示装置，可以降低时序控制器发出的时序控制信号的数量，从而节约走线空间，减少时序控制器以及电平转换器的I/O口被占用的数量。
第一方面，本申请提供一种驱动电路，其包括：
时序控制器，用于输出第一时序控制信号以及第二时序控制信号；
第一电平转换器，与所述时序控制器连接，所述第一电平转换器用于根据所述第一时序控制信号以及所述第二时序控制信号输出第一时钟信号组；
其中，所述第一时钟信号组包括多个第一时钟信号，所述第一电平转换器根据所述第一时序控制信号确定每一所述第一时钟信号的上升沿的起始时刻，所述第一电平转换器根据所述第二时序控制信号确定每一所述第一时钟信号的下降沿的起始时刻。
在本申请的一些实施例中，第n个所述第一时钟信号的第m个上升沿的起始时刻与所述第一时序控制信号的第n+(m-1)*k个上升沿的起始时刻对应，第n个所述第一时钟信号的第m个下降沿的起始时刻与所述第二时序控制信号的第n+(m-1)*k个上升沿的起始时刻对应，n、m均为大于0的整数，k为所述第一时钟信号的个数。
在本申请的一些实施例中，所述第一电平转换器根据所述第一时序控制信号的上升沿的起始时刻以及所述第二时序控制信号的下降沿的起始时刻确定每一所述第一时钟信号的脉冲宽度。
在本申请的一些实施例中，每一所述第一时钟信号的脉冲宽度等于所述第一时序控制信号对应的上升沿的起始时刻与所述第二时序控制信号对应的下降沿的起始时刻之间的差值。
在本申请的一些实施例中，所述第一电平转换器根据所述第一时序控制信号的脉冲宽度确定所述第一时钟信号的上升沿对应的削角宽度。
在本申请的一些实施例中，所述第一时序控制信号的脉冲宽度等于所述第一时钟信号的上升沿对应的削角宽度。
在本申请的一些实施例中，所述第一电平转换器根据所述第二时序控制信号的脉冲宽度确定所述第一时钟信号的下降沿对应的削角宽度。
在本申请的一些实施例中，所述第二时序控制信号的脉冲宽度等于所述第一时钟信号的下降沿对应的削角宽度。
在本申请的一些实施例中，所述时序控制器还用于输出第三时序控制信号以及第四时序控制信号；
所述驱动电路还包括第二电平转换器，所述第二电平转换器与所述时序控制器连接，所述第二电平转换器用于根据所述第三时序控制信号以及所述第四时序控制信号输出第二时钟信号组；
所述第二时钟信号组包括多个第二时钟信号，所述第二电平转换器根据所述第三时序控制信号确定每一所述第二时钟信号的上升沿的起始时刻，所述第二电平转换器根据所述第四时序控制信号确定每一所述第二时钟信号的下降沿的起始时刻。
在本申请的一些实施例中，所述第一时序控制信号、所述第二时序控制信号、所述第三时序控制信号以及所述第四时序控制信号为周期相同、且具有预设相位差的信号。
在本申请的一些实施例中，所述第一时序控制信号与所述第三时序控制信号为同一信号，所述第二时序控制信号与所述第四时序控制信号为同一信号。
在本申请的一些实施例中，所述时序控制器还用于输出第三时序控制信号以及第四时序控制信号；
所述第一电平转换器还用于根据所述第三时序控制信号以及所述第四时序控制信号输出第二时钟信号组；
所述第二时钟信号组包括多个第二时钟信号，所述第一电平转换器根据所述第三时序控制信号确定每一所述第二时钟信号的上升沿的起始时刻，所述第二电平转换器根据所述第四时序控制信号确定每一所述第二时钟信号的下降沿的起始时刻。
在本申请的一些实施例中，所述时序控制器还用于输出起始控制信号以及复位控制信号；
所述第一电平转换器还用于根据所述起始控制信号输出起始信号；所述第一电平转换器还用于根据所述复位控制信号输出复位信号。
在本申请的一些实施例中，所述第一时钟信号的上升沿的起始时刻等于所述第一时序控制信号对应的上升沿的起始时刻，所述第一时钟信号的下降沿的起始时刻等于所述第二时序控制信号对应的上升沿的起始时刻。
第二方面，本申请还提供一种显示装置，其包括显示面板以及与所述显示面板连接的控制板，所述控制板包括以上所述的驱动电路。
本申请提供的驱动电路以及显示装置，第一电平转换器通过时序控制器输出的第一时序控制信号以及第二时序控制信号，并结合时序逻辑关系生成多个第一时钟信号。相较于现有技术，本申请实施例可以通过更少的时序控制信号生成多个第一时钟信号，从而降低时序控制器发出的时序控制信号的数量，节省走线布线空间，减少时序控制器以及电平转换器的I/O口被占用的数量。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的驱动电路的第一种结构示意图；
图2为图1所示的驱动电路的时序示意图；
图3为本申请实施例提供的驱动电路的第二种结构示意图；
图4为图3所示的驱动电路的时序示意图；
图5为图3所示的驱动电路的另一时序示意图；
图6为本申请实施例提供的驱动电路的第三种结构示意图；
图7为本申请实施例提供的显示装置的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
应当理解的是，此处所描述的具体实施方式仅用于说明和解释本申请，并不用于限制本申请。本申请的权利要求书以及说明书中的术语“第一”、“第二”、“第三”、“第四”等是用于区别不同对象，而不是用于描述特定顺序。本申请的权利要求书以及说明书中的术语“包括”、“具有”以及它们任何变形，意图在于覆盖不排他的包含。
本申请实施例提供一种驱动电路以及显示装置，下文进行详细说明。需要说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。
请参阅图1，图1为本申请实施例提供的驱动电路的第一种结构示意图。本申请实施例提供的驱动电路100，其包括时序控制器101以及第一电平转换器102。时序控制器101与第一电平转换器102连接。时序控制器101用于输出第一时序控制信号CPV1以及第二时序控制信号CPV2。第一电平转换器102用于根据第一时序控制信号CPV1以及第二时序控制信号CPV2输出第一时钟信号组CKA。其中，第一时钟信号组CKA包括多个第一时钟信号CKa。需要说明的是，第一时钟信号CKa的数量可以根据实际需要设置。
在本申请实施例中，第一电平转换器102通过时序控制器101输出的第一时序控制信号CPV1以及第二时序控制信号CPV2，并结合时序逻辑关系生成多个第一时钟信号CKa。本申请实施例可以通过更少的时序控制信号生成多个第一时钟信号CKa，从而减少时序控制器101发出的时序控制信号的数量，节省走线布线空间，减少时序控制器101以及第一电平转换器102的I/O口被占用的数量。
具体的，请参阅图2，图2为图1所示的驱动电路的时序示意图。结合图1、图2所示，第一电平转换器102根据第一时序控制信号CPV1确定每一第一时钟信号CKa的上升沿的起始时刻t1。第一电平转换器102根据第二时序控制信号CPV2确定每一第一时钟信号CKa的下降沿的起始时刻t2。
可以理解的，由于第一时序控制信号CPV1确定第一时钟信号CKa的上升沿的起始时刻t1，第二时序控制信号CPV2确定第一时钟信号CKa的下降沿的起始时刻t2，本申请实施例可以通过该时序逻辑关系生成多个第一时钟信号CKa。
在本申请实施例中，第一时钟信号CKa的上升沿的起始时刻t1可以等于第一时序控制信号CPV1对应的上升沿的起始时刻t11。第一时钟信号CKa的下降沿的起始时刻t2可以等于第二时序控制信号CPV1对应的上升沿的起始时刻t22。当然，在一些实施例中，第一时钟信号CKa的上升沿的起始时刻t1也可以不等于第一时序控制信号CPV1对应的上升沿的起始时刻t11。第一时钟信号CKa的下降沿的起始时刻t2也可以不等于第二时序控制信号CPV2对应的上升沿的起始时刻t22。也即，第一时钟信号CKa的上升沿的起始时刻t1接近等于第一时序控制信号CPV1对应的上升沿的起始时刻t11。第一时钟信号CKa的下降沿的起始时刻t2接近等于第二时序控制信号CPV2对应的上升沿的起始时刻t22。
其中，第n个第一时钟信号CKa的第m个上升沿的起始时刻t1与第一时序控制信号CPV1的第n+(m-1)*k个上升沿的起始时刻t11对应。第n个第一时钟信号CKa的第m个下降沿的起始时刻t2与第二时序控制信号CPV2的第n+(m-1)*k个上升沿的起始时刻t22对应，n、m均为大于0的整数，k为第一时钟信号CKa的个数。需要说明的是，此处的对应指的是，第n个第一时钟信号CKa的第m个上升沿的起始时刻t1等于或者接近等于第一时序控制信号CPV1的第n+(m-1)*k个上升沿的起始时刻t11；第n个第一时钟信号CKa的第m个下降沿的起始时刻t2等于或者接近等于第二时序控制信号CPV2的第n+(m-1)*k个上升沿的起始时刻t22。
比如，当n为1，m为1，k为6时，第1个第一时钟信号CKa的第1个上升沿的起始时刻t1与第一时序控制信号CPV1的第1个上升沿的起始时刻t11对应；第1个第一时钟信号CKa的第1个下降沿的起始时刻t2与第二时序控制信号CPV2的第1个上升沿的起始时刻t22对应。再比如，当n为1，m为2，k为6时，第1个第一时钟信号CKa的第2个上升沿的起始时刻t1与第一时序控制信号CPV1的第7个上升沿的起始时刻t11对应；第1个第一时钟信号CKa的第2个下降沿的起始时刻t2与第二时序控制信号CPV2的第7个上升沿的起始时刻t22对应。
其中，第一电平转换器102根据第一时序控制信号CPV1的上升沿的起始时刻t11以及第二时序控制信号CPV2的下降沿的起始时刻t22确定每一第一时钟信号CKa的脉冲宽度d。
在本申请实施例中，每一第一时钟信号CKa的脉冲宽度d可以等于第一时序控制信号CPV1对应的上升沿时刻t11与第二时序控制信号CPV2对应的下降沿的起始时刻之间的差值。当然，在一些实施例中，每一第一时钟信号CKa的脉冲宽度d也可以不等于第一时序控制信号CPV1对应的上升沿时刻t11与第二时序控制信号CPV2对应的下降沿的起始时刻之间的差值。也即，每一第一时钟信号CKa的脉冲宽度d接近等于第一时序控制信号CPV1对应的上升沿时刻t11与第二时序控制信号CPV2对应的下降沿的起始时刻之间的差值。
其中，第一电平转换器102根据第一时序控制信号CPV1的脉冲宽度d1确定第一时钟信号CKa的上升沿对应的削角宽度d11。第一电平转换器102根据第二时序控制信号CPV2的脉冲宽度d2确定第一时钟信号CKa的下降沿对应的削角宽度d22。
在本申请实施例中，第一时序控制信号CPV1的脉冲宽度d1可以等于第一时钟信号CKa的上升沿对应的削角宽度d11。当然，在一些实施例中，第一时序控制信号CPV1的脉冲宽度d1也可以不等于第一时钟信号CKa的上升沿对应的削角宽度d11。也即，第一时序控制信号CPV1的脉冲宽度d1接近等于第一时钟信号CKa的上升沿对应的削角宽度d11。
在本申请实施例中，第二时序控制信号CPV2的脉冲宽度d2可以等于第一时钟信号CKa的下降沿对应的削角宽度d22。当然，在一些实施例中，第二时序控制信号CPV2的脉冲宽度d2也可以不等于第一时钟信号CKa的下降沿对应的削角宽度d22。也即，第二时序控制信号CPV2的脉冲宽度d2接近等于第一时钟信号CKa的下降沿对应的削角宽度d22。
在一些实施例中，时序控制器101还用于输出起始控制信号STV1以及复位控制信号RES1；第一电平转换器102还用于根据起始控制信号STV1输出起始信号STV2；第一电平转换器102还用于根据复位控制信号RES1输出复位信号RES2。其中，起始控制信号STV1与起始信号STV2对应。复位控制信号RES1与复位信号RES2对应。
请参阅图3，图3为本申请实施例提供的驱动电路的第二种结构示意图。图3所示的驱动电路200与图1所示的驱动电路100的区别在于：在图3所示的驱动电路200中，时序控制器101还用于输出第三时序控制信号CPV3以及第四时序控制信号CPV4；驱动电路200还包括第二电平转换器103，第二电平转换器103与时序控制器101连接，第二电平转换器103用于根据第三时序控制信号CPV3以及第四时序控制信号CPV4输出第二时钟信号组CKB。其中，第二时钟信号组CKB包括多个第二时钟信号CKb。需要说明的是，第二时钟信号CKb的数量可以根据实际需要设置。
在本申请实施例中，第一电平转换器102通过时序控制器101输出的第一时序控制信号CPV1以及第二时序控制信号CPV2，第二电平转换器103通过时序控制器101输出的第三时序控制信号CPV3以及第四时序控制信号CPV4，并结合时序逻辑关系生成多个第一时钟信号CKa以及多个第二时钟信号CKb。本申请实施例可以通过更少的时序控制信号生成多个第一时钟信号CKa以及多个第二时钟信号CKb，从而减少时序控制器101发出的时序控制信号的数量，节省走线布线空间，减少时序控制器101、第一电平转换器102以及第二电平转换器103的I/O口被占用的数量。
具体的，请参阅图4，图4为图3所示的驱动电路的时序示意图。结合图3、图4所示，第二电平转换器103根据第三时序控制信号CPV3确定每一第二时钟信号CKb的上升沿的起始时刻T1。第二电平转换器根据第四时序控制信号CPV4确定每一第二时钟信号CKb的下降沿的起始时刻T2。
可以理解的，由于第三时序控制信号CPV3确定第二时钟信号CKb的上升沿的起始时刻T1，第四时序控制信号CPV4确定第二时钟信号CKb的下降沿的起始时刻T2，本申请实施例可以通过该时序逻辑关系生成多个第二时钟信号CKb。
在本申请实施例中，第二时钟信号CKb的上升沿的起始时刻T1可以等于第三时序控制信号CPV3对应的上升沿的起始时刻T11。第二时钟信号CKb的下降沿的起始时刻T2可以等于第四时序控制信号CPV4对应的上升沿的起始时刻T22。当然，在一些实施例中，第二时钟信号CKb的上升沿的起始时刻T1也可以不等于第三时序控制信号CPV3对应的上升沿的起始时刻T11。
第二时钟信号CKb的下降沿的起始时刻T2也可以不等于第四时序控制信号CPV4对应的上升沿的起始时刻T22。也即，第二时钟信号CKb的上升沿的起始时刻T1接近等于第三时序控制信号CPV3对应的上升沿的起始时刻T11。
第二时钟信号CKb的下降沿的起始时刻T2接近等于第四时序控制信号CPV4对应的上升沿的起始时刻T22。
其中，第n个第二时钟信号CKb的第m个上升沿的起始时刻T1与第三时序控制信号CPV3的第n+(m-1)*k个上升沿的起始时刻T11对应。第n个第二时钟信号CKb的第m个下降沿的起始时刻T2与第四时序控制信号CPV4的第n+(m-1)*k个上升沿的起始时刻T22对应，n、m均为大于0的整数，k为第二时钟信号的个数。需要说明的是，此处的对应指的是，第n个第二时钟信号CKb的第m个上升沿的起始时刻T1等于或者接近等于第三时序控制信号CPV3的第n+(m-1)*k个上升沿的起始时刻T11；第n个第二时钟信号CKb的第m个下降沿的起始时刻T2等于或者接近等于第四时序控制信号CPV4的第n+(m-1)*k个上升沿的起始时刻T22。
其中，第二电平转换器103根据第三时序控制信号CPV3的上升沿的起始时刻T11以及第四时序控制信号CPV4的上升沿的起始时刻T22确定每一第二时钟信号的脉冲宽度D。
在本申请实施例中，每一第二时钟信号CKb的脉冲宽度D可以等于第三时序控制信号CPV3对应的上升沿时刻T11与第四时序控制信号CPV4对应的下降沿的起始时刻之间的差值。当然，在一些实施例中，每一第二时钟信号CKb的脉冲宽度D也可以不等于第三时序控制信号CPV3对应的上升沿时刻T11与第四时序控制信号CPV4对应的下降沿的起始时刻之间的差值。也即，每一第二时钟信号CKb的脉冲宽度D接近等于第三时序控制信号CPV3对应的上升沿时刻T11与第四时序控制信号CPV4对应的下降沿的起始时刻之间的差值。
其中，第二电平转换器103根据第三时序控制信号CPV3的脉冲宽度D1确定第二时钟信号CKb的上升沿对应的削角宽度D11。第二电平转换器根据第四时序控制信号CPV4的脉冲宽度D2确定第二时钟信号CKb的下降沿对应的削角宽度D22。
在本申请实施例中，第三时序控制信号CPV3的脉冲宽度D1可以等于第二时钟信号CKb的上升沿对应的削角宽度D11。当然，在一些实施例中，第三时序控制信号CPV3的脉冲宽度D1也可以不等于第二时钟信号CKb的上升沿对应的削角宽度D11。也即，第三时序控制信号CPV3的脉冲宽度D1接近等于第二时钟信号CKb的上升沿对应的削角宽度D11。
在本申请实施例中，第四时序控制信号CPV4的脉冲宽度D2可以等于第二时钟信号CKb的下降沿对应的削角宽度D22。当然，在一些实施例中，第四时序控制信号CPV4的脉冲宽度D2也可以不等于第二时钟信号CKb的下降沿对应的削角宽度D22。也即，第四时序控制信号CPV4的脉冲宽度D2接近等于第二时钟信号CKb的下降沿对应的削角宽度D22。
在本申请实施例中，第一时序控制信号CPV1、第二时序控制信号CPV2、第三时序控制信号CPV3以及第四时序控制信号CPV4为周期相同、且具有预设相位差的信号。在实际应用中，以分辨率为8k或者4k，刷新率为120Hz的显示装置为例，GOA电路需要12个时钟信号CK1～CK12。其中,多个第一时钟信号CKa依次为CK1、CK3、CK5、CK7、CK9、CK11。多个第二时钟信号CKb依次为CK2、CK3、CK6、CK8、CK10、CK12。
请参阅图5，图5为图3所示的驱动电路的另一时序示意图。在一些实施例中，第一时序控制信号CPV1与第三时序控制信号CPV3为同一信号，第二时序控制信号CPV2与第四时序控制信号CPV4为同一信号。在实际应用中，以分辨率为8k或者2k，刷新率为240Hz的显示装置为例，GOA电路需要12个时钟信号CK1～CK12。其中,多个第一时钟信号CKa为CK1、CK3、CK5、CK7、CK9、CK11。多个第二时钟信号为CK2、CK3、CK6、CK8、CK10、CK12。
具体的，时序控制器101设置4个时序控制信号输出端，第一电平转换器102以及第二电平转换器103均设置2个时序控制信号输出端以及6个时钟信号输出端，其提升了时序控制器101、第一电平转换器102以及第二电平转换器103的I/O口利用率，精简信号线数量，节省了走线布线空间；且有效的控制了单颗电平转换器的尺寸和成本。
另外，本申请实施例提供的驱动电路200将第一时钟信号CK1、CK3、CK5、CK7、CK9、CK11的驱动置于第一电平转换器102，将第二时钟信号CK2、CK3、CK6、CK8、CK10、CK12的驱动置于第二电平转换器103，分散了电平转换器的功耗，有利于改善电平转换器的温升。且通过控制第一时序控制信号CPV1、第二时序控制信号CPV2、第三时序控制信号CPV3以及第四时序控制信号CPV4的脉冲宽度可实现时钟信号的削角功能，控制方式简单。
需要说明的是，现有技术需通过一个时序控制器101输出12个时序控制信号到一个电平转换器中，电平转换器根据这12个时序控制信号一一对应生成12个时钟信号。第一方面，多个时序控制信号占用了较大的走线布线空间，对时序控制器101以及电平转换器的I/O口占用较多；此外，各个时序控制信号的时序需分别调整，调试复杂，耗时量大。第二方面，单颗电平转换器的功耗大，温度高。在分辨率为8k或者4k，刷新率为120Hz的显示装置中，面板尺寸大，扫描线行数多，总的阻抗会显著上升，以单颗电平转换器驱动单边的方式，其高电平/低电平负载电流较大。此外，由于行时间很短(1H约为1.85us)，GOA驱动的电平转换频率更高，电平转换器内置开关器件的开关损耗上升。电平转换器稳态功耗和瞬态损耗的提升，易导致温升问题。第三方面，时序控制信号没有削角控制，时序控制信号在高电平/低电平切换的瞬态不可控，进而使时钟信号电流较大，不利于温度和功耗的改善。
而本申请实施例则提升了时序控制器101、第一电平转换器102以及第二电平转换器103的I/O口利用率，精简信号线数量，节省了走线布线空间；且有效的控制了单颗电平转换器的尺寸和成本。分散了电平转换器的功耗，有利于改善电平转换器的温升。且通过控制第一时序控制信号CPV1、第二时序控制信号CPV2、第三时序控制信号CPV3以及第四时序控制信号CPV4的脉冲宽度可实现时钟信号的削角功能，控制方式简单。
请参阅图6，图6为本申请实施例提供的驱动电路的第三种结构示意图。图6所示的驱动电路300与图1所示的驱动电路100的区别在于：在图6所示的驱动电路300中，时序控制器101还用于输出第三时序控制信号CPV3以及第四时序控制信号CPV4；第一电平转换器102用于根据第三时序控制信号CPV3以及第四时序控制信号CPV4输出第二时钟信号组。其中，第二时钟信号组CKB包括多个第二时钟信号CKb。需要说明的是，第二时钟信号CKb的数量可以根据实际需要设置。
其中，图6所示的驱动电路300与图3所示的驱动电路200的区别仅仅在于：图3所示的驱动电路200设置有第二电平转换器103，通过第二电平转换器103输出第二时钟信号组CKB；而图6所示的驱动电路300则通过第一电平转换器102输出第二时钟信号组CKB。图6所示的驱动电路300中各个信号可参照图3所示的驱动电路200中各个信号的描述，在此不做赘述。
请参阅图7，图7为本申请实施例提供的显示装置的结构示意图。本申请实施例提供的显示装置1000包括显示面板1002以及与显示面板1002连接的控制板1001。控制板1001包括以上所述的驱动电路100/200/300
以上对本申请实施例所提供的驱动电路及显示装置进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (15)

1.一种驱动电路，其特征在于，包括：
时序控制器，用于输出第一时序控制信号以及第二时序控制信号；
第一电平转换器，与所述时序控制器连接，所述第一电平转换器用于根据所述第一时序控制信号以及所述第二时序控制信号输出第一时钟信号组；
其中，所述第一时钟信号组包括多个第一时钟信号，所述第一电平转换器根据所述第一时序控制信号确定每一所述第一时钟信号的上升沿的起始时刻，所述第一电平转换器根据所述第二时序控制信号确定每一所述第一时钟信号的下降沿的起始时刻。
2.根据权利要求1所述的驱动电路，其特征在于，第n个所述第一时钟信号的第m个上升沿的起始时刻与所述第一时序控制信号的第n+(m-1)*k个上升沿的起始时刻对应，第n个所述第一时钟信号的第m个下降沿的起始时刻与所述第二时序控制信号的第n+(m-1)*k个上升沿的起始时刻对应，n、m均为大于0的整数，k为所述第一时钟信号的个数。
3.根据权利要求1所述的驱动电路，其特征在于，所述第一电平转换器根据所述第一时序控制信号的上升沿的起始时刻以及所述第二时序控制信号的下降沿的起始时刻确定每一所述第一时钟信号的脉冲宽度。
4.根据权利要求3所述的驱动电路，其特征在于，每一所述第一时钟信号的脉冲宽度等于所述第一时序控制信号对应的上升沿的起始时刻与所述第二时序控制信号对应的下降沿的起始时刻之间的差值。
5.根据权利要求1所述的驱动电路，其特征在于，所述第一电平转换器根据所述第一时序控制信号的脉冲宽度确定所述第一时钟信号的上升沿对应的削角宽度。
6.根据权利要求5所述的驱动电路，其特征在于，所述第一时序控制信号的脉冲宽度等于所述第一时钟信号的上升沿对应的削角宽度。
7.根据权利要求1所述的驱动电路，其特征在于，所述第一电平转换器根据所述第二时序控制信号的脉冲宽度确定所述第一时钟信号的下降沿对应的削角宽度。
8.根据权利要求7所述的驱动电路，其特征在于，所述第二时序控制信号的脉冲宽度等于所述第一时钟信号的下降沿对应的削角宽度。
9.根据权利要求1所述的驱动电路，其特征在于，所述时序控制器还用于输出第三时序控制信号以及第四时序控制信号；
所述驱动电路还包括第二电平转换器，所述第二电平转换器与所述时序控制器连接，所述第二电平转换器用于根据所述第三时序控制信号以及所述第四时序控制信号输出第二时钟信号组；
所述第二时钟信号组包括多个第二时钟信号，所述第二电平转换器根据所述第三时序控制信号确定每一所述第二时钟信号的上升沿的起始时刻，所述第二电平转换器根据所述第四时序控制信号确定每一所述第二时钟信号的下降沿的起始时刻。
10.根据权利要求9所述的驱动电路，其特征在于，所述第一时序控制信号、所述第二时序控制信号、所述第三时序控制信号以及所述第四时序控制信号为周期相同、且具有预设相位差的信号。
11.根据权利要求9所述的驱动电路，其特征在于，所述第一时序控制信号与所述第三时序控制信号为同一信号，所述第二时序控制信号与所述第四时序控制信号为同一信号。
12.根据权利要求1所述的驱动电路，其特征在于，所述时序控制器还用于输出第三时序控制信号以及第四时序控制信号；
所述第一电平转换器还用于根据所述第三时序控制信号以及所述第四时序控制信号输出第二时钟信号组；
所述第二时钟信号组包括多个第二时钟信号，所述第一电平转换器根据所述第三时序控制信号确定每一所述第二时钟信号的上升沿的起始时刻，所述第二电平转换器根据所述第四时序控制信号确定每一所述第二时钟信号的下降沿的起始时刻。
13.根据权利要求1所述的驱动电路，其特征在于，所述时序控制器还用于输出起始控制信号以及复位控制信号；
所述第一电平转换器还用于根据所述起始控制信号输出起始信号；所述第一电平转换器还用于根据所述复位控制信号输出复位信号。
14.根据权利要求1所述的驱动电路，其特征在于，所述第一时钟信号的上升沿的起始时刻等于所述第一时序控制信号对应的上升沿的起始时刻，所述第一时钟信号的下降沿的起始时刻等于所述第二时序控制信号对应的上升沿的起始时刻。
15.一种显示装置，其特征在于，包括显示面板以及与所述显示面板连接的控制板，所述控制板包括权利要求1-14任一项所述的驱动电路。
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