CN113394193A - 半导体结构及其形成方法、激光熔丝的熔断方法 - Google Patents

半导体结构及其形成方法、激光熔丝的熔断方法 Download PDF

Info

Publication number
CN113394193A
CN113394193A CN202010174314.9A CN202010174314A CN113394193A CN 113394193 A CN113394193 A CN 113394193A CN 202010174314 A CN202010174314 A CN 202010174314A CN 113394193 A CN113394193 A CN 113394193A
Authority
CN
China
Prior art keywords
layer
laser fuse
metal
laser
conductive contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010174314.9A
Other languages
English (en)
Other versions
CN113394193B (zh
Inventor
吴桐
徐亚超
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202010174314.9A priority Critical patent/CN113394193B/zh
Priority to EP21768396.0A priority patent/EP4089727A4/en
Priority to PCT/CN2021/079973 priority patent/WO2021180122A1/zh
Priority to JP2022551008A priority patent/JP2023515550A/ja
Priority to KR1020227028936A priority patent/KR20220131383A/ko
Priority to US17/443,820 priority patent/US20210358846A1/en
Publication of CN113394193A publication Critical patent/CN113394193A/zh
Application granted granted Critical
Publication of CN113394193B publication Critical patent/CN113394193B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体结构及其形成方法，以及激光熔丝熔断方法，所述半导体结构包括：半导体衬底；位于所述半导体衬底上方的层间介质层以及位于所述层间介质层内的至少两层金属互连层；激光熔丝，位于底层金属互连层上方的任一金属互连层内，金属岛，位于所述激光熔丝下层的各金属互连层内，不同金属互连层内的金属岛之间通过导电接触孔连接，形成两条导电通路，所述激光熔丝通过导电接触孔串联所述两条导电通路；对准标记，与所述激光熔丝位于同一金属互连层内，作为对所述激光熔丝进行熔断时的激光对准的标记。所述对准标记与所述激光熔丝位于同一金属互连层内，能够提高激光对准效果。

Description

半导体结构及其形成方法、激光熔丝的熔断方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法、激光熔丝的熔断方法。
背景技术
随着半导体工艺水平的改进以及集成电路复杂度的提高，芯片内器件数量不断增加，而单个元器件如晶体管或存储单元的失效，往往会导致整个集成电路的功能失效。
例如，采用半导体制程制造的DRAM芯片会不可避免的产生缺陷的存储单元，而DRAM芯片上通常会形成有冗余存储单元，利用冗余存储单元去永久替换缺陷存储单元，即可修复DRAM芯片。常见的方法是在集成电路中形成一些可以熔断的连接线，也就是熔丝(fuse)结构，在芯片生产完成时，若其中有部分存储单元或电路出现功能问题，就可以通过选择性地熔断(或破坏)与缺陷电路相关的熔丝结构，同时激活冗余的存储单元以形成新的电路来替换，实现修复的目的。
激光熔丝是一种常用的熔丝结构，通过激光束熔断熔丝，使得电路结构发生变化。在熔断熔丝过程中，需要准确定位熔丝的位置。在芯片上会存在对准标记，通过激光器扫描对准标记从而在芯片上获得熔丝位置的指示。
而现有技术中，激光束经常会出现对准偏差，导致电路修复失败。
发明内容
本发明所要解决的技术问题是，提供一种半导体结构及其形成方法以及激光熔丝的熔断方法，减少激光熔断过程中的激光对准偏差。
为了解决上述问题，本发明提供了一种半导体结构，包括：半导体衬底；位于所述半导体衬底上方的层间介质层以及位于所述层间介质层内的至少两层金属互连层；激光熔丝，位于底层金属互连层上方的任一金属互连层内；金属岛，位于所述激光熔丝下层的各金属互连层内，不同金属互连层内的金属岛之间通过导电接触孔连接，形成两条导电通路，所述激光熔丝通过导电接触孔串联所述两条导电通路；对准标记，与所述激光熔丝位于同一金属互连层内，作为对所述激光熔丝进行熔断时的激光对准的标记。
可选的，自半导体衬底向上至所述激光熔丝方向上，每一导电通路内，所述导电接触孔及所述金属岛沿平行于所述半导体衬底表面方向上的横截面的关键尺寸逐层增大。
可选的，任一层导电接触孔/金属岛在半导体衬底上的投影位于上层的导电接触孔/金属岛在半导体衬底上的投影内。
可选的，所述层间介质层内具有与所述金属岛的顶部表面齐平的第一阻挡层。
可选的，所述层间介质层内还具有位于所述第一阻挡层表面环绕导电接触孔底部的第二阻挡层。
可选的，所述激光熔丝和所述对准标记表面覆盖有保护层。
可选的，还包括：覆盖所述层间介质层的顶部介质层，所述顶部介质层内形成有位于所述激光熔丝与所述对准标记上方的熔断窗口，所述熔断窗口底部与所述激光熔丝、所述对准标记表面之间具有部分厚度的介质材料，作为所述激光熔丝和所述对准标记表面的所述保护层。
可选的，所述保护层包括氧化硅层、氮化硅层或氮氧化硅层中的至少一层。
可选的，所述保护层的厚度为20nm～200nm。
可选的，所述激光熔丝与单个金属岛之间通过一个或两个以上的导电接触孔连接。
本发明的技术方案还提供一种半导体结构的形成方法，包括：提供半导体衬底；在所述半导体衬底上方形成层间介质层以及位于所述层间介质层内的至少两层金属互连层，包括：在底层金属互连层上方的任一金属互连层内形成激光熔丝，以及位于所述激光熔丝下层的各金属互连层内的金属岛，不同金属互连层内的金属岛之间通过导电接触孔连接，形成两条导电通路，所述激光熔丝通过导电接触孔串联所述两条导电通路；还包括形成与所述激光熔丝位于同一金属互连层内的对准标记，所述对准标记作为对所述激光熔丝进行熔断时的激光对准的标记。
可选的，自半导体衬底向上至所述激光熔丝方向上，每一导电通路内，所述导电接触孔及所述金属岛沿平行于所述半导体衬底表面方向上的横截面的关键尺寸逐层增大。
可选的，任一层导电接触孔/金属岛在半导体衬底上的投影位于上层的导电接触孔/金属岛在半导体衬底上的投影内。
可选的，所述层间介质层内具有与所述金属岛的顶部表面齐平的第一阻挡层，作为形成位于上层的导电接触孔的通孔的刻蚀停止层；所述层间介质层内还具有位于所述第一阻挡层表面环绕导电接触孔底部设置的第二阻挡层。
可选的，还包括：形成覆盖所述层间介质层的顶部介质层；刻蚀所述顶部介质层，形成位于所述激光熔丝与所述对准标记上方的熔断窗口，所述熔断窗口底部与所述激光熔丝、所述对准标记表面之间具有部分厚度的介质材料，作为覆盖所述激光熔丝和所述对准标记表面的所述保护层。
可选的，在所述激光熔丝与单个金属岛之间形成一个或两个以上的导电接触孔。
本发明的技术方案还提供一种半导体结构内的激光熔丝的熔断方法，所述半导体结构如上述任一项所述，包括：利用所述对准标记将激光对准至熔断位置，采用激光对所述激光熔丝进行熔断，以使所述两个导电通路之间断路，其中，所述熔断过程中，将激光熔丝及下方的导电通路内的金属岛及导电接触孔均进行激光熔断。
本发明的半导体结构中，对准标记与激光熔丝形成于同一金属互连层内，用于激光熔断的熔断窗口不会将所述对准标记暴露，从而可以避免由于对准标记暴露而导致的形变等问题，避免或减少激光对准发生偏移。
进一步的，自半导体衬底向上至所述激光熔丝方向上，每一导电通路内，所述导电接触孔及所述金属岛沿平行于所述半导体衬底表面方向上的横截面的关键尺寸逐层增大，使得任一层导电接触孔/金属岛在半导体衬底上的投影位于上层的导电接触孔/金属岛在半导体衬底上的投影内；熔断过程中，可以减少激光对准的难度，并且熔断过程中，各金属层之间不夹杂介质材料，能够降低需要的激光能量，从而降低功耗。
附图说明
图1为现有常用的一种激光熔丝结构的示意图；
图2a至图2d为本发明一具体实施方式的半导体结构的结构示意图；
图3a至图3c为本发明一具体实施方式的半导体结构的结构示意图；
图4a至图4b为本发明一具体实施方式的半导体结构的结构示意图。
具体实施方式
如背景技术中所述，现有技术中的激光熔丝熔断过程中经常会出现激光对准偏移而导致熔丝熔断失败，使得电路修复失败的问题。发明人研究发现，出现激光对准偏差的原因，是由于对准标记由于被暴露在空气中发生腐蚀，而无法起到准确的标记作用，具体解释如下：
请参考图1，为现有常用的一种激光熔丝结构的示意图。
该半导体结构中，激光熔丝101位于半导体衬底上方的第一层金属互连层内，而对准标记102则位于第二层金属互连层内。第一金属互连层是半导体衬底(图中未示出)上方的层间介质层120表面或内部形成的底层金属互连层，通过导电接触(CT)121直接连接至半导体衬底内形成的半导体器件。在第一层金属互连层内形成激光熔丝，使得激光熔丝101与半导体器件之间的连接线路最短，电阻较低，在熔断后能够显著改变不同器件之间的连接电路，使得熔断编程效果较佳。
由于第一层金属互连层内的线宽要求通常较高，金属线排布密度较大，而由于对准的对准标记通常要求尺寸较大，才能够实现较高的对准效果，因此，通常会将对准标记102形成在第二层金属互连层内，或者还可以形成在更上层的金属互连层内。
为了对激光熔丝101进行激光熔断，需要在激光熔丝101表面形成熔断窗口110，所述熔断窗口110底部需要停留在金属熔丝101上方，仅在金属熔丝101上方保留较小厚度的一层保护层111。在形成熔断窗口110的同时，会暴露出第二层金属互连层内的对准标记102表面。在半导体先进制程工艺中，为了降低电阻，提高集成电路的计算效率，第二层金属互连层及以上的金属互连层均采用Cu制程，由于Cu暴露在空气中极易发生腐蚀，腐蚀严重时，会导致对准标记102图形会发生变形或不清晰，从而造成激光对准偏移。
发明人提出了一种新的半导体结构及其形成方法以及激光熔丝的熔断方法，来解决上述问题。下面结合附图对本发明的具体实施方式做详细说明。
请参考图2a至图2d，为本发明一具体实施方式的半导体结构的形成过程的剖面侧视示意图。具体的，所述半导体结构内仅示出了激光熔丝结构阵列内的单个激光熔丝结构。
请参考图2a，提供半导体衬底(图中未示出)，所述半导体衬底表面形成有第一介质层201，所述第一介质层201内形成有连接所述半导体衬底内半导体器件的导电插塞2011。所述导电插塞2011的材料可以为钨、铜或银等金属材料。
请参考图2b，在所述第一介质层201上形成第二介质层202，以及位于所述第二介质层202内的金属岛2021。所述金属岛2021可以采用单大马士革工艺形成。实际上，该步骤在所述第二介质层202内形成底层金属互连层，所述底层金属层用于通过所述导电插塞2011直接与半导体衬底内的器件形成电连接，所述金属岛2021为所述底层金属层的一部分，在第二介质层202的其他位置处，还形成有金属互连线等结构。所述底层金属层可以通过单大马士革工艺形成，也可以通过形成覆盖所述第一介质层201的金属材料层后，对所述金属材料层进行图形化而形成所述底层金属互连层，然后再在所述第一介质层201上形成介质材料，并进行平坦化处理，形成表面与所述金属岛2021表面齐平第二介质层202。所述金属岛2021的横截面可以为矩形、圆形、多边形等平面图形。
请参考图2c，在所述第二介质层202表面形成阻挡层2022以及覆盖所述阻挡层2022的第三介质层203；在所述第三介质层203内形成导电接触孔2032以及位于所述导电接触孔2032上的激光熔丝2031。
所述导电接触孔2032底部贯穿所述阻挡层2022位于所述金属岛2021表面，连接所述金属岛2021和所述激光熔丝2031，所述激光熔丝2031通过导电接触孔2032连接两个金属岛2021，使得两个所述金属岛2021所在的两个导电通路之间连接。通过激光熔断所述激光熔丝2031即可断开所述两个导电通路。
所述激光熔丝2031位于底层金属互连层上方的第二层金属互连层内，所述第二金属互连层内还可以同时形成有其他金属互连线。该具体实施方式中，在所述第二层金属互连层内还形成有对准标记2033，所述对准标记2033用于标识激光熔丝2031的位置，用于在进行激光熔断的过程中，实现激光熔断位置的对准。
所述激光熔丝2031和所述导电接触孔2031可以通过双大马士革工艺形成，具体的，在所述第二介质层203内形成通孔及位于所述通孔上方的凹槽，然后填充所述通孔和凹槽，在通孔内形成所述导电接触孔2031，在所述凹槽内形成激光熔丝2031。所述对准标记可以通过单大马士革工艺形成。
所述激光熔丝2031、导电接触孔2032以及所述对准标记2033可以采用钨、铜或银等金属材料。较佳的，在所述激光熔丝2031、导电接触孔2032以及所述对准标记2033与所述第二介质层203之间还可以形成有金属阻挡层，以避免金属材料内原子的扩散。所述金属阻挡层的材料可以为TiN、TaN中的至少一种。
所述导电接触孔2032位于所述金属岛2021表面，横截面尺寸小于所述金属岛2021的顶部表面尺寸，所述阻挡层2022还覆盖部分所述金属岛2021的表面，可以避免所述金属岛2021的材料在所述金属岛2021与所述第二介质层203的接触面内发生电迁移或向所述第二介质层203内发生扩散。
在一些具体实施方式中，所述阻挡层2022的材料可以为SiN、SiON或SiCN等，所述第一介质层201、第二介质层202以及第三介质层203的材料可以为氧化硅、氮氧化硅、碳氧化硅等集成电路支撑中常用的层间介质层材料，或者还可以为无定型碳、多孔氧化硅等等低K介电材料。
该具体实施方式中，所述导电接触孔2032和所述导电插塞2011在竖直方向上有重叠，图2c的剖面示意图内，同时示出了所述导电接触孔2032以及导电插塞2011，以清楚的示意导电接触孔2032、金属岛2021以及导电插塞2011形成的导电通路，但并不限制所述导电接触孔2032以及导电插塞2011在竖直方向上有重叠。在一些具体实施方式中，由于布线规则的限制，所述导电接触孔2032和所述导电插塞2011的位置可能交错分布，使得所述导电接触孔2032以及导电插塞2011无法出现于同一个剖面示意图内。
在本发明的具体实施方式中，导电接触孔均指用于连接上下层金属互连层内的垂直互连结构，所述导电插塞为连接第一层金属互连层与半导体衬底的垂直互连结构，所述导电接触孔和所述导电插塞通常为柱状，虽然两者的命名不同，但是均是指竖直的互连结构。
请参考图3a，为另一具体实施方式中，半导体结构的激光熔丝结构内各个部分在半导体衬底表面的投影示意图；同时参考图3B，为所述激光熔丝结构的沿图3a中A-A’方向的剖面示意图；图3c为所述激光熔丝结构沿图3a中B-B’方向的剖面示意图。图3a至图3c中，仅示出了半导体结构中的激光熔丝及其连接的导电通路，省略了包围所述导电通路的层间介质层。
所述激光熔丝结构包括导电插塞3011、金属岛3021、导电接触孔3032以及激光熔丝3031。所述导电接触孔3032与所述导电插塞3011在竖直方向上相互错开，无重叠。
请继续参考图2d，依次形成覆盖所述第二介质层203的阻挡层2041以及位于所述阻挡层2041表面的第四介质层204；刻蚀所述第四介质层204，形成位于所述激光熔丝2031与所述对准标记2033上方的熔断窗口2042，所述熔断窗口2042底部与所述激光熔丝2031、所述对准标记2033表面之间具有部分厚度的介质材料，作为覆盖所述激光熔丝2031和所述对准标记2033表面的所述保护层。当不需要对所述激光熔丝2031进行熔断时，所述保护层能够保护所述激光熔丝2031及所述对准标记2033。当需要对所述激光熔丝2031进行熔断时，直接通过所述熔断窗口2042对激光熔丝2031进行熔断。
所述激光熔丝2031表面的保护层的厚度较小，使得所述保护层为透明状态，在进行激光熔断时，能够通过所述对准标记2033对所述激光熔丝2031进行对准。由于所述对准标记2033表面覆盖有保护层，能够避免所述对准标记2033被氧化或受到损伤而产生变形，从而能够避免激光熔断时，激光束发生偏移的问题。
该具体实施方式中，所述保护层包括阻挡层2041和位于所述阻挡层2041上的刻蚀所述第四介质层204后剩余的部分厚度的介质层。
在其他具体实施方式中，在形成熔断窗口2042的过程中，可以以所述阻挡层2041作为刻蚀停止层，使得所述激光熔丝2031以及对准标记2033上仅覆盖有阻挡层2041作为保护层。该具体实施方式中，刻蚀所述第四介质层204的停止时机较容易控制，保护层的厚度仅由所述阻挡层2041的厚度决定。可以选择两种不同的材料作为阻挡层2041和第四介质层204，使得刻蚀所述介质层204的过程中，对第四介质层204和阻挡层2041具有较高的刻蚀选择比。所述阻挡层2041还用于阻挡所述激光熔丝2031以及对准标记2033的材料向所述第四介质层204内扩散。在一些具体实施方式中，所述阻挡层2041的材料可以为氮化硅、碳氮化硅等，所述第四介质层204的材料可以为氧化硅、氮氧化硅、碳氧化硅等集成电路支撑中常用的层间介质层材料，或者还可以为无定型碳、多孔氧化硅等等低K介电材料。
上述具体实施方式中，所述第一介质层201、第二介质层202、第三介质层203、第四介质层204以及阻挡层2041、2022均作为半导体衬底上方的层间介质层或层间介质层内的一部分，用于隔离各金属层及层间互连结构。
在本发明的上述具体实施方式中，所述激光熔丝2031与单个金属岛2021之间仅通过当个导电接触孔2032进行连接；在其他具体实施方式中，在所述激光熔丝以及金属岛面积较大的情况下，可以提高导电接触孔的数量，使得激光熔丝与单个金属岛之间通过两个或两个以上的导电接触孔进行连接，以降低激光熔丝与金属岛之间的连接电阻，当激光熔丝被熔断后，两个导电通路之间的电阻变化更加显著。同样，也可以使得单个金属岛2021与下方的半导体衬底内的器件或者电路之间通过两个或两个以上的导电插塞进形连接，以降低连接电阻。
上述具体实施方式中，激光熔丝形成于半导体衬底上方的第二层金属互连层内，金属岛形成于半导体衬底上方的第一层金属互连层内；而在其他具体实施方式中，所述激光熔丝可以形成于所述半导体衬底上方的第二层或者第二层上方的任一层金属层内，激光熔丝层下方的多层金属层内均形成金属岛，通过导电接触孔形成上下串联的导电通路。只要对准标记与激光熔丝形成于同一金属层内，那么用于激光熔断的熔断窗口就不会将所述对准标记暴露，从而可以避免由于对准标记暴露而导致的形变等问题，避免或减少激光对准发生偏移。
在激光熔断过程中，如果仅仅是将所述激光熔丝熔断，熔断过程中产生的金属飞溅或设高温导致的金属扩散迁移，依然有可能使得所述激光熔丝连接的两个导电通路之间发生短路，尤其是，越来越多的采用多孔介电材料，作为各金属层间的介质层材料。为了能够使得所述激光熔丝连接的两个导电通路之间彻底断开，通常会将整个导电通路进行垂直熔断，将导电通路上的金属均进行激光融断，使得金属在高温下彻底被汽化排出。虽然，上述具体实施方式解决的激光对准偏移的问题，但是，将激光熔丝设置与第一层或更上层的金属互连层内，会导致激光熔丝与半导体衬底之间的距离增大，激光熔丝连接的导电通路上的导电接触孔、金属岛的数量增加，使得激光熔断需要消耗能量更大；进一步的，由于导电接触孔以及导电插塞的尺寸通常小于金属岛的尺寸，在竖直的激光熔断路径上，各层金属岛之间还存在介质层，而介质层需要消耗更多的激光能量。如于图3b所示的半导体结构，在导电接触孔之间，或者导电接触孔与导电插塞之间位置有偏移的情况下，单一竖直的激光熔断路径无法将导电通路上的金属完全熔断，还需要调整激光光束的位置，使得整个激光熔断过程消耗更多能量，操作也可能更为复杂。
为了进一步改进上述问题，发明人又提出了一种新的半导体结构及其形成方法。
请参考图4a至图4b为本发明另一具体实施方式的半导体结构的形成过程的结构示意图。
请参考图4a，提供半导体衬底(图中未示出)，所述半导体衬底表面形成有第一介质层401；在所述第一介质层401上形成第二介质层402、覆盖所述第二介质层402的第一阻挡层4021，以及位于所述第二介质层402内的金属岛4022，所述金属岛4022表面与所述第一阻挡层4021的表面齐平；然后，再在所述第一阻挡层4021及所述金属岛4022表面依次形成第二阻挡层4031和第三介质层403以及第一阻挡层4032。
所述第一介质层401内形成有连接所述半导体衬底内半导体器件的导电插塞4011。所述导电插塞4011的材料可以为钨、铜或银等金属材料。该具体实施方式中，以形成一个激光熔丝结构作为示例，因此，所述第一介质层401以形成两个导电插塞4011作为示意，分别用于形成两路不同的导电通路。
所述金属岛4022可以采用单大马士革工艺形成，包括：形成所述第二介质层402和第一阻挡层4021后，刻蚀所述第一阻挡层4021和所述第二介质层402形成凹槽，在所述凹槽内填充金属材料并进行平坦化处理，形成所述金属岛4022。实际上，该步骤同时用于在所述第二介质层402内形成底层金属互连层，所述底层金属层用于通过所述导电插塞4011直接与半导体衬底内的器件形成电连接，所述金属岛4022为所述底层金属层的一部分，在第二介质层402的其他位置处，还形成有金属互连线等结构。
所述第二阻挡层4031能够阻挡所述金属岛4022内的金属原子向上扩散至第三介质层403。在其他具体实施方式中，也可以不形成所述第二阻挡层4031。
该具体实施方式中，在平行于半导体衬底表面的方向上，所述金属岛4022横截面尺寸大于所述导电插塞4011的横截面尺寸，使得所述导电插塞4011在半导体衬底表面的投影位于所述金属岛4022在半导体衬底上的投影内。
请参考图4b，依次形成覆盖所述第一阻挡层4021以及金属岛4022表面的第二阻挡层4031以及第三介质层403；在所述第三介质层403内形成导电接触孔4033以及位于所述导电接触孔4033上方的激光熔丝4032。所述激光熔丝4032两端分别与所述导电接触孔4033连接，通过所述导电接触孔4033连接至下方的金属岛4022。
具体的，可以采用双大马士革工艺，形成所述导电接触孔4033以及所述激光熔丝4032。所述导电接触孔4033的横截面尺寸大于所述金属岛4022的尺寸，使得所述金属岛4022在半导体衬底表面的投影位于所述导电接触孔4033在半导体衬底表面的投影内。
由于所述导电接触孔4033的尺寸大于所述金属岛4022的尺寸，在刻蚀形成用于形成所述导电接触孔4033的通孔过程中，以所述第一阻挡层4021作为刻蚀阻挡层，及时停止刻蚀的进程，避免对所述第二介质层402造成过刻蚀。所述第一阻挡层4021和所述第二阻挡层4031分别环绕所述金属岛4022的顶部以及所述导电接触孔4033的底部设置，避免所述金属岛4022和所述导电接触孔4033在所述第二介质层402和所述第三介质层403的界面上发生电迁移或扩散问题。
所述第一阻挡层4021、4032和所述第二阻挡层4031采用不同的材料，使得所述第二阻挡层4031和所述第一阻挡层4021之间具有较高的刻蚀选择比。较佳的，所述第一阻挡层4021的材料可以为SiN、SiON或SiCN等，所述第二阻挡层4031的材料可以为SiN、SiON或SiCN等。
所述激光熔丝4033位于半导体衬底上方的第二层金属互连层内，本发明的具体实施方式中，还包括形成与所述激光熔丝4033位于同一层内的对准标记4034。
在其他具体实施方式中，所述激光熔丝还可以位于第三层或者更上层的金属互连层内。
自半导体衬底向上至所述激光熔丝方向上，每一导电通路内的导电连接结结构包括导电插塞、金属岛、导电接触孔，各导电连接结构沿平行于所述半导体衬底表面方向上的横截面的关键尺寸逐层增大，使得下层的导电连接结构在半导体衬底上的投影位于上层导电连接结构在半导体衬底上的投影内，例如，该具体实施方式中，任一层导电接触孔/金属岛在半导体衬底上的投影位于上层的导电接触孔/金属岛在半导体衬底上的投影内。所述关键尺寸(CriticalDimension)为所述导电连接结构的横截面的最小特征尺寸，例如导电连接结构的横截面为圆形时，所述关键尺寸为横截面的直径；若所述横截面为矩形时，则所述关键尺寸为图形的宽度。如图4b所示，自底部向上，所述导电插塞4011、金属岛4022、导电接触部4033的横截面尺寸越来越大。
后续还可以包括形成覆盖所述激光熔丝4032、对准标记4034以及第三介质层403的保护层，所述保护层的形成方法包括：形成覆盖所述第三介质层403的顶部介质层；刻蚀所述顶部介质层，形成位于所述激光熔丝4032与所述对准标记4034上方的熔断窗口，所述熔断窗口底部与所述激光熔丝4032、所述对准标记4034表面之间具有部分厚度的介质材料，作为覆盖所述激光熔丝4032和所述对准标记4034表面的所述保护层。
上述具体实施方式中，由于导电通路内，各导电连接结构，例如导电插塞、金属岛、导电接触孔的尺寸自底部向上逐步增大，使得在导电通路上，各个导电连接结构之间相互重叠，在竖直方向上，全部为金属材料，熔断过程中，可以减少激光对准的难度，并且熔断过程中，各金属层之间不夹杂介质材料，能够降低需要的激光能量，从而降低功耗。
本发明的具体实施方式还提供一种半导体结构，包括：半导体衬底；位于所述半导体衬底上方的层间介质层以及位于所述层间介质层内的至少两层金属互连层；激光熔丝，位于底层金属互连层上方的任一金属互连层内，金属岛，位于所述激光熔丝下层的各金属互连层内，不同金属互连层内的金属岛之间通过导电接触孔连接，形成两条导电通路，所述激光熔丝通过导电接触孔串联所述两条导电通路；对准标记，与所述激光熔丝位于同一金属互连层内，作为对所述激光熔丝进行熔断时的激光对准的标记。
由于所述对准标记与所述激光熔丝位于同一金属互连层内，因此在所述激光熔丝和对准标记上方形成的熔断窗口底部的保护层可以同时覆盖所述激光熔丝和对准标记，避免对准标记暴露，被氧化或受到损伤。
请参考图2d，为本发明一具体实施方式的半导体结构的剖面结构示意图。
该具体实施方式中，所述半导体结构包括：半导体衬底(图中未示出)，所述半导体衬底表面形成有第一介质层201，所述第一介质层201内形成有连接所述半导体衬底内半导体器件的导电插塞2011。所述第一介质层201上形成有第二介质层202，以及位于所述第二介质层202内的金属岛2021，所述金属岛2021与所述导电插塞2011连接；所述第二介质层202表面形成有阻挡层2022以及覆盖所述阻挡层2022的第三介质层203；在所述第三介质层203内形成有导电接触孔2032以及位于所述导电接触孔2032上的激光熔丝2031，所述导电接触孔2032底部贯穿所述阻挡层2022位于所述金属岛2021表面，连接所述金属岛2021和所述激光熔丝2031，所述激光熔丝2031通过导电接触孔2032连接两个金属岛2021，使得两个所述金属岛2021所在的两个导电通路之间连接；覆盖所述第二介质层203表面的阻挡层2041以及位于所述阻挡层2041表面的第四介质层204，位于所述激光熔丝2031与所述对准标记2033上方的熔断窗口2042，所述熔断窗口2042底部与所述激光熔丝2031、所述对准标记2033表面之间具有部分厚度的介质材料，作为覆盖所述激光熔丝2031和所述对准标记2033表面的所述保护层。当不需要对所述激光熔丝2031进行熔断时，所述保护层能够保护所述激光熔丝2031及所述对准标记2033。当需要对所述激光熔丝2031进行熔断时，直接通过所述熔断窗口2042对激光熔丝2031进行熔断。
该具体实施方式中，所述金属岛2021位于半导体衬底表面的底层金属互连层内，所述激光熔丝2031和对准标记2033位于所述底层金属互连层上方的第二层金属互连层内。
在其他具体实施方式中，所述激光熔丝还可以形成于第三层或者第三层以上的任一层金属互连层内，所述激光熔丝下方通过多层金属岛以及层间的导电接触部连接至半导体衬底内的器件或电路。
图2d所示的具体实施方式中，所述导电插塞2011与所述导电接触孔2032在垂直于半导体衬底表面方向上有重叠；在其他具体实施方式中，所述导电插插塞与其上方的导电接触孔或者不同层的导电接触部之间，在竖直方向上也可以交错分布。请参考图3b，导电插塞3011与所述导电接触孔3032在竖直方向上相互错开。
请继续参考图2d，熔断窗口2042底部的保护层可以包括氧化硅层、氮化硅层或氮氧化硅层中的至少一层。所述保护层的厚度可以为20nm～200nm。
该具体实施方式中，所述激光熔丝2031与单个金属岛2021之间仅通过当个导电接触孔2032进行连接；在其他具体实施方式中，在所述激光熔丝以及金属岛面积较大的情况下，可以提高导电接触孔的数量，使得激光熔丝与单个金属岛之间通过两个或两个以上的导电接触孔进行连接，以降低激光熔丝与金属岛之间的连接电阻，当激光熔丝被熔断后，两个导电通路之间的电阻变化更加显著。同样，也可以使得单个金属岛2021与下方的半导体衬底内的器件或者电路之间通过两个或两个以上的导电插塞进形连接，以降低连接电阻。
请参考图4b，为本发明另一具体实施方式的半导体结构的示意图。
该具体实施方式中，所述半导体结构包括：半导体衬底(图中未示出)，所述半导体衬底表面形成有第一介质层401；在所述第一介质层401上形成有第二介质层402、覆盖所述第二介质层402的第一阻挡层4021，以及位于所述第二介质层402内的金属岛4022，所述金属岛4022表面与所述第一阻挡层4021的表面齐平；覆盖所述第一阻挡层4021及所述金属岛4022表面的第二阻挡层4031、位于所述第二阻挡层4031表面的第三介质层403以及位于所述第三介质层403表面的第一阻挡层4032；覆盖所述第一阻挡层4021以及金属岛4022表面的第二阻挡层4031和位于所述第二阻挡层4031表面的第三介质层403；位于所述第三介质层403内的导电接触孔4033以及位于所述导电接触孔4033上方的激光熔丝4032。所述激光熔丝4032两端分别与所述导电接触孔4033连接，通过所述导电接触孔4033连接至下方的金属岛4022。
所述第一介质层401内形成有连接所述半导体衬底内半导体器件的导电插塞4011。所述导电插塞4011的材料可以为钨、铜或银等金属材料。该具体实施方式中，以形成一个激光熔丝结构作为示例，因此，所述第一介质层401以形成有两个导电插塞4011作为示意，分别用于形成两路不同的导电通路。
所述金属岛4022位于底层金属层内，用于通过所述导电插塞4011直接与半导体衬底内的器件形成电连接，所述金属岛4022为所述底层金属层的一部分，在第二介质层402的其他位置处，还形成有金属互连线等结构。
所述第二阻挡层4031能够阻挡所述金属岛4022内的金属原子向上扩散至第三介质层403。在其他具体实施方式中，也可以没有所述第二阻挡层4031。
该具体实施方式中，在平行于半导体衬底表面的方向上，所述金属岛4022横截面尺寸大于所述导电插塞4011的横截面尺寸，使得所述导电插塞4011在半导体衬底表面的投影位于所述金属岛4022在半导体衬底上的投影内。
所述导电接触孔4033的横截面尺寸大于所述金属岛4022的尺寸，使得所述金属岛4022在半导体衬底表面的投影位于所述导电接触孔4033在半导体衬底表面的投影内。
由于所述导电接触孔4033的尺寸大于所述金属岛4022的尺寸，在刻蚀形成用于形成所述导电接触孔4033的通孔过程中，以所述第一阻挡层4021作为刻蚀阻挡层，及时停止刻蚀的进程，避免对所述第二介质层402造成过刻蚀。所述第一阻挡层4021和所述第二阻挡层4031分别环绕所述金属岛4022的顶部以及所述导电接触孔4033的底部设置，避免所述金属岛4022和所述导电接触孔4033在所述第二介质层402和所述第三介质层403的界面上发生电迁移或扩散问题。
所述激光熔丝4033位于半导体衬底上方的第二层金属互连层内，所述对准标记4034与所述激光熔丝4033位于同一层金属互连层内。
在其他具体实施方式中，所述激光熔丝和对准标记还可以位于第三层或者更上层的金属互连层内。
自半导体衬底向上至所述激光熔丝方向上，每一导电通路内，所述导电接触孔及所述金属岛沿平行于所述半导体衬底表面方向上的横截面的关键尺寸逐层增大，使得任一层导电接触孔/金属岛在半导体衬底上的投影位于上层的导电接触孔/金属岛在半导体衬底上的投影内。
所述半导体结构还可以包括覆盖所述激光熔丝4032、对准标记4034以及第三介质层403的保护层，所述保护层上方为熔断窗口。
由于上述半导体结构的导电通路内，各导电连接结构，例如导电插塞、金属岛、导电接触孔的尺寸自底部向上逐步增大，使得在导电通路上，各个导电连接结构之间相互重叠，在竖直方向上，全部为金属材料，熔断过程中，可以减少激光对准的难度，并且熔断路径(如图4b中虚线所示)上，各金属层之间不夹杂介质材料，能够降低需要的激光能量，从而降低功耗。
本发明的具体实施方式还提供一种半导体结构内的激光熔丝的熔断方法，具体包括：利用与激光熔丝位于同一金属互连层内的对准标记，将激光对准至熔断位置，采用激光对所述激光熔丝进行熔断，以使所述两个导电通路之间断路，其中，所述熔断过程中，将激光熔丝及下方的两个导电通路内的金属岛及导电接触孔均进行激光熔断，使得导电通路上的金属在高温下彻底被汽化排出，提高熔断效果。
熔断过程中，可以通过调整激光光束位置，使其始终对准导电通路内的金属。如图4b所示的结构，由于在导电通路上，各个导电连接结构之间相互重叠，在竖直方向上，全部为金属材料，因此，可以减少激光对准的难度，沿图4b中虚线方向进行熔断，几乎不用或者仅需稍微移动激光光束，就能够使得整个导电通路内的金属均被熔断，且由于通断路径上不夹杂介质材料，能够降低需要的激光能量，从而降低功耗。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (17)

1.一种半导体结构，其特征在于，包括：
半导体衬底；
位于所述半导体衬底上方的层间介质层以及位于所述层间介质层内的至少两层金属互连层；
激光熔丝，位于底层金属互连层上方的任一金属互连层内；
金属岛，位于所述激光熔丝下层的各金属互连层内，不同金属互连层内的金属岛之间通过导电接触孔连接，形成两条导电通路，所述激光熔丝通过导电接触孔串联所述两条导电通路；
对准标记，与所述激光熔丝位于同一金属互连层内，作为对所述激光熔丝进行熔断时的激光对准的标记。
2.根据权利要求1所述的半导体结构，其特征在于，自半导体衬底向上至所述激光熔丝方向上，每一导电通路内，所述导电接触孔及所述金属岛沿平行于所述半导体衬底表面方向上的横截面的关键尺寸逐层增大。
3.根据权利要求1所述的半导体结构，其特征在于，任一层导电接触孔/金属岛在半导体衬底上的投影位于上层的导电接触孔/金属岛在半导体衬底上的投影内。
4.根据权利要求1所述的半导体结构，其特征在于，所述层间介质层内具有与所述金属岛的顶部表面齐平的第一阻挡层。
5.根据权利要求4所述的半导体结构，其特征在于，所述层间介质层内还具有位于所述第一阻挡层表面环绕导电接触孔底部的第二阻挡层。
6.根据权利要求1所述的半导体结构，其特征在于，所述激光熔丝和所述对准标记表面覆盖有保护层。
7.根据权利要求6所述的半导体结构，其特征在于，还包括：覆盖所述层间介质层的顶部介质层，所述顶部介质层内形成有位于所述激光熔丝与所述对准标记上方的熔断窗口，所述熔断窗口底部与所述激光熔丝、所述对准标记表面之间具有部分厚度的介质材料，作为所述激光熔丝和所述对准标记表面的所述保护层。
8.根据权利要求6所述的半导体结构，其特征在于，所述保护层包括氧化硅层、氮化硅层或氮氧化硅层中的至少一层。
9.根据权利要求6所述的半导体结构，其特征在于，所述保护层的厚度为20nm～200nm。
10.根据权利要求1所述的半导体结构，其特征在于，所述激光熔丝与单个金属岛之间通过一个或两个以上的导电接触孔连接。
11.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上方形成层间介质层以及位于所述层间介质层内的至少两层金属互连层，包括：
在底层金属互连层上方的任一金属互连层内形成激光熔丝，以及位于所述激光熔丝下层的各金属互连层内的金属岛，不同金属互连层内的金属岛之间通过导电接触孔连接，形成两条导电通路，所述激光熔丝通过导电接触孔串联所述两条导电通路；
还包括形成与所述激光熔丝位于同一金属互连层内的对准标记，所述对准标记作为对所述激光熔丝进行熔断时的激光对准的标记。
12.根据权利要求11所述的半导体结构的形成方法，其特征在于，自半导体衬底向上至所述激光熔丝方向上，每一导电通路内，所述导电接触孔及所述金属岛沿平行于所述半导体衬底表面方向上的横截面的关键尺寸逐层增大。
13.根据权利要求12所述的半导体结构的形成方法，其特征在于，任一层导电接触孔/金属岛在半导体衬底上的投影位于上层的导电接触孔/金属岛在半导体衬底上的投影内。
14.根据权利要求11所述的半导体结构的形成方法，其特征在于，所述层间介质层内具有与所述金属岛的顶部表面齐平的第一阻挡层，作为形成位于上层的导电接触孔的通孔的刻蚀停止层；所述层间介质层内还具有位于所述第一阻挡层表面环绕导电接触孔底部设置的第二阻挡层。
15.根据权利要求11所述的半导体结构的形成方法，其特征在于，还包括：形成覆盖所述层间介质层的顶部介质层；刻蚀所述顶部介质层，形成位于所述激光熔丝与所述对准标记上方的熔断窗口，所述熔断窗口底部与所述激光熔丝、所述对准标记表面之间具有部分厚度的介质材料，作为覆盖所述激光熔丝和所述对准标记表面的所述保护层。
16.根据权利要求11所述的半导体结构的形成方法，其特征在于，在所述激光熔丝与单个金属岛之间形成一个或两个以上的导电接触孔。
17.一种半导体结构内的激光熔丝的熔断方法，所述半导体结构如权利要求1至10中任一项所述，其特征在于，包括：
利用所述对准标记将激光对准至熔断位置，采用激光对所述激光熔丝进行熔断，以使所述两个导电通路之间断路，其中，所述熔断过程中，将激光熔丝及下方的导电通路内的金属岛及导电接触孔均进行激光熔断。
CN202010174314.9A 2020-03-13 2020-03-13 半导体结构及其形成方法、激光熔丝的熔断方法 Active CN113394193B (zh)

Priority Applications (6)

Application Number Priority Date Filing Date Title
CN202010174314.9A CN113394193B (zh) 2020-03-13 2020-03-13 半导体结构及其形成方法、激光熔丝的熔断方法
EP21768396.0A EP4089727A4 (en) 2020-03-13 2021-03-10 SEMICONDUCTOR STRUCTURE AND METHOD FOR FORMING IT, AND METHOD OF FUSING FOR LASER FUSE
PCT/CN2021/079973 WO2021180122A1 (zh) 2020-03-13 2021-03-10 半导体结构及其形成方法、激光熔丝的熔断方法
JP2022551008A JP2023515550A (ja) 2020-03-13 2021-03-10 半導体構造及びその形成方法、レーザヒューズの溶断方法
KR1020227028936A KR20220131383A (ko) 2020-03-13 2021-03-10 반도체 구조와 그 형성 방법, 및 레이저 퓨즈의 퓨징 방법
US17/443,820 US20210358846A1 (en) 2020-03-13 2021-07-27 Semiconductor structure and forming method thereof, and method for fusing laser fuse

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010174314.9A CN113394193B (zh) 2020-03-13 2020-03-13 半导体结构及其形成方法、激光熔丝的熔断方法

Publications (2)

Publication Number Publication Date
CN113394193A true CN113394193A (zh) 2021-09-14
CN113394193B CN113394193B (zh) 2022-03-22

Family

ID=77615852

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010174314.9A Active CN113394193B (zh) 2020-03-13 2020-03-13 半导体结构及其形成方法、激光熔丝的熔断方法

Country Status (6)

Country Link
US (1) US20210358846A1 (zh)
EP (1) EP4089727A4 (zh)
JP (1) JP2023515550A (zh)
KR (1) KR20220131383A (zh)
CN (1) CN113394193B (zh)
WO (1) WO2021180122A1 (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08274178A (ja) * 1995-03-31 1996-10-18 Toshiba Corp 半導体装置の製造方法
US6295721B1 (en) * 1999-12-28 2001-10-02 Taiwan Semiconductor Manufacturing Company Metal fuse in copper dual damascene
JP2003163268A (ja) * 2001-09-17 2003-06-06 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその製造方法
TW561573B (en) * 2001-09-17 2003-11-11 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit device and method for fabricating the same
JP2005166900A (ja) * 2003-12-02 2005-06-23 Seiko Epson Corp 半導体装置及びその製造方法
CN1983587A (zh) * 2005-12-12 2007-06-20 台湾积体电路制造股份有限公司 半导体结构及其形成方法
CN101047147A (zh) * 2006-03-27 2007-10-03 台湾积体电路制造股份有限公司 集成电路结构及其制造方法
JP2009224528A (ja) * 2008-03-17 2009-10-01 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP2014216377A (ja) * 2013-04-23 2014-11-17 イビデン株式会社 電子部品とその製造方法及び多層プリント配線板の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4037561B2 (ja) * 1999-06-28 2008-01-23 株式会社東芝 半導体装置の製造方法
JP2002110799A (ja) * 2000-09-27 2002-04-12 Toshiba Corp 半導体装置及びその製造方法
JP4217388B2 (ja) * 2001-06-26 2009-01-28 株式会社東芝 半導体チップ及び半導体モジュール
JP4484548B2 (ja) * 2004-03-08 2010-06-16 株式会社リコー 半導体装置
JP2006080282A (ja) * 2004-09-09 2006-03-23 Sharp Corp 半導体装置およびその製造方法
JP2007067087A (ja) * 2005-08-30 2007-03-15 Sony Corp 半導体装置の製造方法および半導体装置
JP5076407B2 (ja) * 2006-09-05 2012-11-21 ミツミ電機株式会社 半導体装置及びその製造方法
CN103137544B (zh) * 2011-11-22 2015-11-11 北大方正集团有限公司 一种半导体芯片结构和芯片中金属熔丝的制作方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08274178A (ja) * 1995-03-31 1996-10-18 Toshiba Corp 半導体装置の製造方法
US6295721B1 (en) * 1999-12-28 2001-10-02 Taiwan Semiconductor Manufacturing Company Metal fuse in copper dual damascene
JP2003163268A (ja) * 2001-09-17 2003-06-06 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその製造方法
TW561573B (en) * 2001-09-17 2003-11-11 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit device and method for fabricating the same
JP2005166900A (ja) * 2003-12-02 2005-06-23 Seiko Epson Corp 半導体装置及びその製造方法
CN1983587A (zh) * 2005-12-12 2007-06-20 台湾积体电路制造股份有限公司 半导体结构及其形成方法
CN101047147A (zh) * 2006-03-27 2007-10-03 台湾积体电路制造股份有限公司 集成电路结构及其制造方法
JP2009224528A (ja) * 2008-03-17 2009-10-01 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP2014216377A (ja) * 2013-04-23 2014-11-17 イビデン株式会社 電子部品とその製造方法及び多層プリント配線板の製造方法

Also Published As

Publication number Publication date
CN113394193B (zh) 2022-03-22
KR20220131383A (ko) 2022-09-27
EP4089727A4 (en) 2023-07-19
WO2021180122A1 (zh) 2021-09-16
EP4089727A1 (en) 2022-11-16
JP2023515550A (ja) 2023-04-13
US20210358846A1 (en) 2021-11-18

Similar Documents

Publication Publication Date Title
KR100534096B1 (ko) 반도체 기억소자의 퓨즈 영역 및 그 제조방법
US6175145B1 (en) Method of making a fuse in a semiconductor device and a semiconductor device having a fuse
KR100271746B1 (ko) 반도체 장치 및 그 제조 방법
US6074940A (en) Method of making a fuse in a semiconductor device and a semiconductor device having a fuse
US8384131B2 (en) Semiconductor device and methods of forming the same
US7101804B2 (en) Method for forming fuse integrated with dual damascene process
JP4455819B2 (ja) 半導体素子のヒューズの形成法
US6750529B2 (en) Semiconductor devices including fuses and multiple insulation layers
CN113394193B (zh) 半导体结构及其形成方法、激光熔丝的熔断方法
CN113394195B (zh) 半导体结构及其形成方法、熔丝阵列
US6306746B1 (en) Backend process for fuse link opening
KR20120103982A (ko) 퓨즈 패턴 및 그 제조 방법
KR100871389B1 (ko) 반도체 소자의 퓨즈 및 그의 형성방법
US6876015B2 (en) Semiconductor devices
KR100838920B1 (ko) 금속 퓨즈를 갖는 반도체 디바이스
KR101062820B1 (ko) 반도체 장치의 퓨즈 및 그 제조방법
KR100605599B1 (ko) 반도체 장치 및 그 제조방법
KR100285757B1 (ko) 반도체장치및그제조방법
TW529147B (en) Structure of metal fuse of semiconductor device
KR101102048B1 (ko) 반도체 소자의 퓨즈 및 그 제조 방법
KR100861305B1 (ko) 반도체 소자의 제조방법
KR101051176B1 (ko) 고집적 반도체 장치를 위한 퓨즈 구조
KR20020031799A (ko) 반도체장치의 퓨즈 및 배선 형성방법
KR101095054B1 (ko) 고집적 반도체 장치를 위한 퓨즈 구조
US20070102785A1 (en) Semiconductor device with fuse and method of fabricating the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant