CN113261097B - 一种芯片封装装置、终端设备 - Google Patents

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Abstract

本申请实施例提供一种芯片封装装置、终端设备，涉及微电子技术领域，用于在有限的部件空间内，增大信号管脚或电源管脚的数量。该芯片封装装置包括第一差分对管脚、第一管脚、第二管脚。其中，第一差分对管脚包括第一差分信号管脚、第二差分信号管脚。此外，第一管脚和第二管脚均位于第一差分信号管脚和第二差分信号管脚之间，第一管脚、第二管脚为差分信号管脚或均为电源管脚。其中，第一管脚与第一差分信号管脚、第二差分信号管脚相邻。第二管脚与第一差分信号管脚、第二差分信号管脚相邻。第一管脚和第二管脚分别位于将第一差分信号管脚和第二差分信号管脚相连的第一虚拟直线的两侧。

Description

一种芯片封装装置、终端设备
技术领域
本申请涉及微电子技术领域，尤其涉及一种芯片封装装置、终端设备。
背景技术
差分信号因其具有良好的抗噪声、抗干扰能力，越来越多的作为微电子产品内部信号传输方式。
为了在微电子产品的芯片和外部器件之间传输差分信号，可以通过如图1a所示的差分对管脚100，进行差分信号的传输。每个差分对管脚100包括两个差分信号管脚101。此外，每个差分对管脚100的周围可以采用接地管脚200进行隔离，从而减小相邻两个差分对管脚100传输的差分信号之间产生串扰的几率，保证各个差分对管脚100传输的差分信号的完整性。
这样一来，由于任意一个差分对管脚100的上、下、左、右都需要设置接地管脚200，从而将相邻的两个差分对管脚100隔离开。因此在芯片和与其电连接的外部器件之间需要设置的接地管脚200的数量较多。为了能够布置下其他信号管脚或者电源管脚，需要进一步增大芯片的封装尺寸，从而很难实现微电子产品小型化的设计。
发明内容
本申请实施例提供一种芯片封装装置、终端设备，用于在有限的部件空间内，增大信号管脚或电源管脚的数量。
为达到上述目的，本申请实施例采用如下技术方案：
本申请实施例的一方面，提供一种芯片封装装置。该芯片封装装置包括第一差分对管脚、第一管脚、第二管脚。其中，第一差分对管脚包括第一差分信号管脚、第二差分信号管脚。此外，第一管脚和第二管脚均位于第一差分信号管脚和第二差分信号管脚之间，第一管脚、第二管脚为差分信号管脚或均为电源管脚。其中，第一管脚与第一差分信号管脚、第二差分信号管脚相邻。第二管脚与第一差分信号管脚、第二差分信号管脚相邻。第一管脚和第二管脚分别位于将第一差分信号管脚和第二差分信号管脚相连的第一虚拟直线的两侧。
在此情况下，在第一差分信号管脚和第二差分信号管脚上传输的差分信号的激励下，会形成与第一差分信号管脚和第二差分信号管脚的对称面重合的零电位平面。将第一管脚和第二管脚设置于第一差分信号管脚和第二差分信号管脚之间，可以使得第一管脚和第二管脚，能够靠近或位于上述零电位平面的位置。这样一来，可以减小第一差分对管脚与第一管脚和第二管脚形成谐振回路的几率，从而可以减小第一管脚和第二管脚上的电压对第一差分对管脚传输的差分信号的影响。
可选的，第一管脚和第二管脚关于第一差分信号管脚和第二差分信号管脚的对称点中心对称。在此情况下，第一管脚到对称点的距离，与第二管脚到对称点的距离相同。从而减小第一差分对管脚与第一管脚和第二管脚形成谐振回路的几率。
可选的，第一管脚和第二管脚关于第一虚拟直线对称设置。在此情况下，第一管脚到第一虚拟直线的距离，与第二管脚到第一虚拟直线的距离相同。从而减小第一差分对管脚与第一管脚和第二管脚形成谐振回路的几率。
可选的，第一管脚与第一差分信号管脚和第二差分信号管脚的对称点相连的第二虚拟直线，与第一差分信号管脚和第二差分信号管脚的对称面之间具有第一夹角γ1；第一夹角γ1为0～45°。此外，第二管脚与对称点相连的第三虚拟直线，与第一差分信号管脚和第二差分信号管脚的对称面之间具有第二夹角γ2；第二夹角γ2为0～45°。在0～30GHz的频率范围内，当第一夹角γ1、第二夹角γ2越大时，第一差分对管脚的差模插损的谐振现象越明显。此外，该谐振现象与频率有关，例如，当频率为0～15GHz的范围内，且第一夹角γ1、第二夹角γ2在0～45°的范围内取值时，各条第一差分对管脚的差模插损曲线的变化相似，谐振现象不是很明显，对具有该芯片封装装置的终端设备的性能影响不大。此外，在0～45°的范围内，当第一夹角γ1、第二夹角γ2越小时，例如在5°、10°或15°时，上述角度分别对应的第一差分对管脚的差模插损曲线图变化较缓慢，引起谐振现象的几率较小。因此，在本申请的一些实施例中，上述第一夹角γ1、第二夹角γ2可以为5°、10°或15°。
可选的，第一管脚、第二管脚位于第一差分信号管脚和第二差分信号管脚的对称面的位置。这样一来，第一差分信号管脚和第二差分信号管脚的零电位平面穿过第一管脚和第二管脚的中心。从而可以最大限度的减小第一差分对管脚与第一管脚和第二管脚形成谐振回路的几率。
可选的，芯片封装装置还包括芯片。第一差分对管脚、第一管脚以及第二管脚与芯片电连接。由于第一管脚以及第二管脚可以为用于传输差分信号或电源电压的管脚，在芯片上设置管脚的区域面积有限的情况下，可以增大差分信号管脚或电源管脚的数量。有利于减小芯片的尺寸。
可选的，芯片封装装置还包括芯片和封装基板。芯片与封装基板电连接。第一差分对管脚、第一管脚以及第二管脚位于封装基板远离芯片的一侧。由于第一管脚以及第二管脚可以为用于传输差分信号或电源电压的管脚，在封装基板上设置管脚的区域面积有限的情况下，可以增大差分信号管脚或电源管脚的数量。有利于减小封装基板的尺寸。
可选的，封装基板包括至少一层绝缘层，以及与第一差分信号管脚电连接的第一差分走线、与第二差分信号管脚电连接的第二差分走线、与第一管脚电连接的第一走线、与第二管脚电连接的第二走线。第一走线与第一差分走线、第二差分走线之间具有至少一层绝缘层。这样一来，第一管脚与第一差分信号管脚、第二差分信号管脚在封装基板内从不同层出线。降低第一管脚对第一差分对管脚上差分信号的影响。此外，第二走线与第一差分走线、第二差分走线之间具有至少一层绝缘层。这样一来，第二管脚与第一差分信号管脚、第二差分信号管脚在封装基板内从不同层出线。降低第二管脚对第一差分对管脚上差分信号的影响。
可选的，相邻的第一管脚与第一差分信号管脚的间距、相邻的第一管脚与第二差分信号管脚的间距、相邻的第二管脚与第一差分信号管脚的间距、相邻的第二管脚与第二差分信号管脚的间距和相邻的第一差分信号管脚与第二差分信号管脚的间距相等。
在此基础上，可选的，芯片封装装置还包括封装基板。封装基板包括与第一差分信号管脚电连接的第一差分过孔、与第二差分信号管脚电连接的第二差分过孔。封装基板还包括接地平面。第一差分过孔和第二差分过孔在接地平面的反焊盘相连通。这样一来，可以通过该相连通的反焊盘将第一过孔在接地平面的反焊盘和第一过孔在接地平面的反焊盘间隔开。进一步达到隔离第一差分对管脚与第一管脚和第二管脚的目的。
可选的，芯片封装装置包括多个阵列排布的管脚。多个阵列排布的管脚包括第一管脚、第一差分信号管脚、第二差分信号管脚以及第二管脚。第一管脚位于第N行，第M列；N≥1，M≥2；N、M为正整数。第一差分信号管脚位于第N+1行，第M-1列，第二差分信号管脚位于第N+1行，第M+1列。第二管脚位于第N+2行，第M列。在此情况下，第一管脚的中心与第一差分信号管脚、第二差分信号管脚的中心连线为等腰三角形。第二管脚的中心与第一差分信号管脚、第二差分信号管脚的中心连线为等腰三角形。第一差分信号管脚与第二差分信号管脚之间的间距小于第一管脚与第二管脚之间的间距。从而通过缩小第一差分信号管脚与第二差分信号管脚的间距，达到节省芯片封装装置中管脚的部件空间的目的。此外，多个阵列排布的管脚还包括第三差分信号管脚、第四差分信号管脚、第三管脚、第四管脚。第三管脚和第四管脚均位于第三差分信号管脚和第四差分信号管脚之间。第三管脚、第四管脚为差分信号管脚或均为电源管脚。第三管脚与第三差分信号管脚、第四差分信号管脚相邻。第四差分管脚与第三差分信号管脚、第四差分信号管脚相邻。第三管脚、第四管脚分别位于将第三差分信号管脚和第四差分信号管脚相连的第四虚拟直线两侧。第三管脚位于第N+3行，第M+3列。第三差分信号管脚位于第N+4行，第M+2列，第四差分信号管脚位于第N+4行，第M+4列。第四管脚位于第N+5行，第M+3列。同理，第三差分信号管脚与第四差分信号管脚之间的间距小于第三管脚与第四管脚之间的间距。多个阵列排布的管脚还包括位于第N+2行，第M+2列，以及位于第N+3行，第M+1列的接地管脚。该接地管脚可以将同一管脚组件中第二管脚与第三差分信号管脚隔离，减小信号串扰。
可选的，芯片封装装置包括多个阵列排布的管脚。多个阵列排布的管脚包括第一管脚、第一差分信号管脚、第二差分信号管脚以及第二管脚。第一管脚位于第N行，第M列；N≥1，M≥2；N、M为正整数。第一差分信号管脚位于第N+1行，第M-1列，第二差分信号管脚位于第N+1行，第M+1列。第二管脚位于第N+2行，第M列。同上所述，第一差分信号管脚与第二差分信号管脚之间的间距小于第一管脚与第二管脚之间的间距。从而通过缩小第一差分信号管脚与第二差分信号管脚的间距。此外，多个阵列排布的管脚还包括第三差分信号管脚、第四差分信号管脚、第三管脚、第四管脚。第三管脚和第四管脚均位于第三差分信号管脚和第四差分信号管脚之间。第三管脚、第四管脚为差分信号管脚或均为电源管脚。第三管脚与第三差分信号管脚、第四差分信号管脚相邻；第四差分管脚与第三差分信号管脚、第四差分信号管脚相邻。第三管脚、第四管脚分别位于将第三差分信号管脚和第四差分信号管脚相连的第四虚拟直线两侧。第三管脚位于第N+2行，第M+4列。第三差分信号管脚位于第N+3行，第M+3列，第四差分信号管脚位于第N+3行，第M+5列。第四管脚位于第N+4行，第M+4列。同理，第三差分信号管脚与第四差分信号管脚之间的间距小于第三管脚与第四管脚之间的间距。此外，由于同一管脚组件中，第三差分信号管脚与第二管脚位于同一行，从而可以减小同一管脚组件中，第三差分信号管脚与第二管脚之间的距离，达到节省芯片封装装置中的管脚部件空间的目的。此外，多个阵列排布的管脚还包括位于第N+2行，第M+2列的接地管脚。该接地管脚，可以将同一管脚组件中的第二差分信号管脚与第三差分信号管脚，以及第二管脚与第三管脚隔离，减小信号串扰。
可选的，相邻的第一管脚与第一差分信号管脚的间距、相邻的第一差分信号管脚与第二管脚的间距、相邻的第二管脚与第二差分信号管脚的间距和相邻的第二差分信号管脚与第一管脚的间距相等。这样一来，第一管脚、第一差分信号管脚、第二管脚以及第二差分信号管脚的中心连线可以构成矩形。从而可以使得包括上述第一管脚、第一差分信号管脚、第二管脚以及第二差分信号管脚的管脚组件，适用于矩形排布的球栅格阵列中。
可选的，芯片封装装置包括多个阵列排布的管脚。多个阵列排布的管脚包括第一管脚、第一差分信号管脚、第二差分信号管脚以及第二管脚。第一管脚位于第N行，第M列；N≥1，M≥2；N、M为正整数。第一差分信号管脚位于第N+1行，第M-1列，第二差分信号管脚位于第N+1行，第M+1列。第二管脚位于第N+2行，第M列；第一管脚和第二管脚为接地管脚。多个阵列排布的管脚还包括第三差分信号管脚和第四差分信号管脚；第二管脚位于第三差分信号管脚和第四差分信号管脚之间，且与第三差分信号管脚、第四差分信号管脚相邻。第三差分信号管脚位于第N+3行，第M-1列，第四差分信号管脚位于第N+3行，第M+1列。在此情况下，在第一管脚、第二管脚位于第一差分对管脚上的差分信号所形成的零电位平面时，该第一管脚、第二管脚也位于第三差分对管脚上的差分信号所形成的零电位平面。这样一来，可以减小靠近第三差分对管脚的第二管脚，对第三差分信号管脚和第四差分信号管脚构成的第三差分对管脚上的差分信号产生的影响。此外，第一差分对管脚和第三差分对管脚之间只间隔有第二管脚，因此可以增加芯片封装装置中差分对管脚的设置数量。
本申请实施例的另一方面，提供一种终端设备，包括印刷电路板以及如上所述的任意一种芯片封装装置。该印刷电路板与芯片封装装置电连接。上述终端设备具有与前述实施例提供的芯片封装装置相同的技术效果，此处不再赘述。
附图说明
图1a为现有技术提供的一种多个管脚的排布方式；
图1b为现有技术提供的一种多个管脚的排布方式；
图2a为本申请提供的一种终端设备的结构示意图；
图2b为图2a中芯片封装装置的结构示意图；
图2c为图2b所示的任意一个芯片封装装置的部分结构示意图；
图3a为图2c中位于封装基板同一侧的多个管脚的一种排布示意图；
图3b为图3a构成一对差分信号管脚之间的零电位平面的示意图；
图3c为图2c中位于封装基板同一侧的多个管脚的另一种排布示意图；
图3d为图3c的管脚排布方式中，差分对管脚的差模插损曲线；
图3e为图2c中位于封装基板同一侧的多个管脚的另一种排布示意图；
图3f为图3e的管脚排布方式中，差分对管脚的差模插损曲线；
图3g为图2c中位于封装基板同一侧的多个管脚的另一种排布示意图；
图4a为与多个管脚电连接的封装基板内部结构截面示意图；
图4b为与多个管脚电连接的封装基板内部立体结构示意图；
图5a为图2b中位于封装基板同一侧的多个管脚的另一种排布示意图；
图5b为图5a中紧耦合的两个管脚的反焊盘连通的示意图；
图5c为图5a中紧耦合的两个管脚的反焊盘隔离的示意图；
图5d为图2b中位于封装基板同一侧的多个管脚的另一种排布示意图；
图6为图2b中位于封装基板同一侧的多个管脚的另一种排布示意图；
图7为图2b中位于封装基板同一侧的多个管脚的另一种排布示意图；
图8a为图7所示的管脚排布方式中，任意一组差分对管脚的差模远端串扰曲线与图1a所示的管脚排布方式中，任意一组差分对管脚的差模远端串扰曲线；
图8b为图7所示的管脚排布方式中，任意一组差分对管脚的差模插损曲线与图1a所示的管脚排布方式中，任意一组差分对管脚的差模插损曲线；
图8c为图7所示的管脚排布方式中，任意一组差分对管脚的共模插损曲线与图1a所示的管脚排布方式中，任意一组差分对管脚的共模插损曲线；
图9为图2b中位于封装基板同一侧的多个管脚的另一种排布示意图；
图10为图2b中位于封装基板同一侧的多个管脚的另一种排布示意图；
图11为多个管脚电连接的封装基板和PCB内部立体结构示意图。
附图标记：
01-终端设备；100-差分对管脚；101-差分信号管脚；200-接地管脚；10-显示屏；11-中框；12-壳体；300-芯片封装装置；30-芯片；31-封装基板；32-管脚；311-第一差分信号管脚；321a-第一差分信号管脚；321b-第二差分信号管脚；312-第二差分对管脚；322a-第一管脚；322b-第二管脚；13-走线；14-胶层；302a-第一差分走线；302b-第二差分走线；303a-第一走线；303b-第二走线；40a-第一差分过孔；40b-第二差分过孔；41a-第一过孔；41b-第二过孔；201-接地平面；202-反焊盘；20-管脚组件；313-第三差分对管脚；323a-第三差分信号管脚；323b-第四差分信号管脚；324a-第三管脚；324b-第四管脚；50-过孔。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。
本文中，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
此外，本文中，“上”、“下”等方位术语是相对于附图中的结构示意置放的方位来定义的，应当理解到，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据结构所放置的方位的变化而相应地发生变化。
本申请实施例提供一种终端设备。该终端设备包括例如手机、平板电脑、个人数字助理(personal digital assistant，PDA)、车载电脑、智能穿戴产品等。本申请实施例对上述终端设备的具体形式不做特殊限制。以下为了方便说明，是以终端设备为手机为例进行的说明。
在此情况下，如图2a所示，上述终端设备01主要包括显示屏10、中框11以及壳体12。显示屏10与中框11相连接后，设置于壳体12内。
上述终端设备01还可以包括设置于中框11朝向壳体12一侧表面上的印刷电路板(printed circuit board，PCB)，以及与该PCB电连接的至少一个芯片封装装置300。其中，图2b(芯片封装装置300的剖视图)是以，PCB与两个芯片封装装置，分别为第一芯片封装装置300a和第二芯片封装装置300b为例进行的说明。
第一芯片封装装置300a包括第一芯片30a。第二芯片封装装置300b包括第二芯片30b。该第一芯片30a、第二芯片30b可以实现数据的处理或者存储。
PCB与图2a中显示屏10背面的柔性电路板(flexible printed circuit，FPC)电连接。从而可以通过PCB将第一芯片封装装置300a、第二芯片封装装置300b处理或存储的数据提供至显示屏10，以使得显示屏10显示画面。
在本申请的一些实施例中，为了使得上述第一芯片30a、第二芯片30b能够与PCB电连接，如图2b所示，第一芯片封装装置300a还包括第一封装基板31a、位于第一芯片30a与第一封装基板31a之间的多个第一级管脚32a，以及位于第一封装基板31a与PCB之间的多个第二级管脚32b。
这样一来，第一芯片30a通过位于第一芯片30a下方的多个第一级管脚32a与第一封装基板31a电连接。第一封装基板31a又通过位于其下方的多个第二级管脚32b与PCB电连接，从而使得第一芯片30a与PCB之间实现信号传输。
同理，第二芯片封装装置300b还包括第二封装基板31b、位于第二芯片30b与第二封装基板31b之间的多个第一级管脚32a，以及位于第二封装基板31a与PCB之间的多个第二级管脚32b。
这样一来，第二芯片30b通过位于第二芯片30b下方的多个第一级管脚32a与第二封装基板31b电连接。第二封装基板31b又通过位于其下方的多个第二级管脚32b与PCB电连接，从而使得第二芯片30b与PCB之间实现信号传输。
需要说明的是，上述第一级管脚32a为用于将芯片封装装置中芯片的内部电路引出的引出端。例如，上述第一级管脚32a可以为用于将第一芯片封装装置300a中第一芯片30a的内部电路引出的引出端。该引出端与第一封装基板31a电连接。该引出端也可以称为接口。
第二级管脚32b为用于将芯片封装装置中封装基板的内部电路引出的引出端。例如，第二级管脚32b可以为用于将第一芯片封装装置300a中第一封装基板31a的内部电路引出的引出端。该引出端与PCB电连接。该引出端也可以称为接口。
在本申请的实施例中，上述第一级管脚32a、第二级管脚32b可以为焊料凸块(solderbump)，或者焊球(solderball)，或者铜柱(Cu pillar)。
以下以第一芯片封装装置300a、第二芯片封装基板300b中的任意一个芯片封装基板为例，对位于如图2c(芯片封装装置的剖视图)所示的，位于芯片封装装置300中芯片30的下表面(朝向封装基板31的表面)上的多个第一级管脚32a的设置方式进行举例说明。
多个第一级管脚32a包括如图3a(多个第一级管脚32a在芯片30下表面的垂直投影)所示的第一差分信号管脚321a、第二差分信号管脚321b、第一管脚322a、第二管脚322b。
第一差分信号管脚321a与第二差分信号管脚321b构成用于传输差分信号的第一差分对管脚311。
示例的，在第一差分对管脚311传输差分信号时，第一差分信号管脚321a可以为正极，且具有第一电压V1。第二差分信号管脚321b可以为负极，且具有第二电压V2。此时，该第一差分对管脚311上传输的差分信号Vdiff＝V1-V2。
上述第一管脚322a、第二管脚322b均位于第一差分信号管脚321a和第二差分信号管脚321b之间。
需要说明的是，如图3a所示，第一虚拟辅助直线A-A穿过第一差分信号管脚321a的中心与第一虚拟直线O1-O1垂直。第二虚拟辅助直线B-B穿过第二差分信号管脚321b的中心与第一虚拟直线O1-O1垂直。
其中，第一虚拟直线O1-O1用于将第一差分信号管脚321a和第二差分信号管脚321b相连。
需要说明的是，本申请中，上述用于将第一管脚322a和第二管脚322b相连的第一虚拟直线O1-O1是指，该第一虚拟直线O1-O1的一端延伸至第一管脚322a的中心，另一端延伸至第二管脚322b的中心。
在此情况下，第一虚拟辅助直线A-A和第二虚拟辅助直线B-B之间的间距H1，与第一差管脚321a和第二差分信号管脚321b之间的间距(第一差管脚321a的中心到第二差分信号管脚321b的中心之间的距离)相等。
基于此，第一管脚322a位于第一差分信号管脚321a和第二差分信号管脚321b之间是指，第一管脚322a的至少一部分可以位于上述第一虚拟辅助直线A-A和第二虚拟辅助直线B-B之间。同理，第二管脚322b位于第一差分信号管脚321a和第二差分信号管脚321b之间是指，第二管脚322b的至少一部分可以位于上述第一虚拟辅助直线A-A和第二虚拟辅助直线B-B之间。
此外，如图3a所示，在第一管脚322a、第二管脚322b位于第一虚拟辅助直线A-A和第二虚拟辅助直线B-B之间的基础上，第一管脚322a与第一差分信号管脚321a、第二差分信号管脚321b相邻。第二管脚322b与第一差分信号管脚321a、第二差分信号管脚321b相邻。
此外，第一管脚322a和第二管脚322b分别位于第一差分对管脚311的两侧，即第一管脚322a和第二管脚322b分别位于第一虚拟直线O1-O1两侧。
在第一差分信号管脚321a和第二差分信号管脚321b上传输的差分信号的激励下，会形成与第一差分信号管脚321a和第二差分信号管脚321b的对称面重合的如图3b所示的零电位平面Q1-Q1。
在此情况下，将第一管脚322a和第二管脚322b设置于第一差分信号管脚321a和第二差分信号管脚321b之间，可以使得第一管脚322a和第二管脚322b，能够靠近或位于上述零电位平面Q1-Q1位置。这样一来，可以减小第一差分对管脚311与第一管脚322a和第二管脚322b形成谐振回路的几率，从而可以减小第一管脚322a和第二管脚322b上的电压对第一差分对管脚311传输的差分信号的影响。
以下在第一管脚322a和第二管脚322b位于第一差分信号管脚321a、第二差分信号管脚321b之间，且第一管脚322a和第二管脚322b位于第一虚拟直线O1-O1两侧的基础上，对第一管脚322a和第二管脚322b靠近或位于上述零电位平面Q1-Q1的设置方式进行举例说明。
在本申请的一些实施例中，例如，如图3c所示，第一管脚322a和第二管脚322b关于第一差分信号管脚321a、第二差分信号管脚321b的对称点M中心对称。在此情况下，第一管脚322a到对称点M的距离，与第二管脚322b到对称点M的距离相同。从而减小第一差分对管脚311与第一管脚322a和第二管脚322b形成谐振回路的几率。
在此基础上，为了使得第一管脚322a和第二管脚322b靠近零电位平面Q1-Q1的设置，如图3c所示，第一管脚322a与上述对称点M相连的第二虚拟直线O2-O2，与零电位平面Q1-Q1之间具有第一夹角γ1。该第一夹角γ1为0～45°。
此外，第二管脚322b与对称点M相连的第三虚拟直线03-03，与零电位平面Q1-Q1之间具有第二夹角γ2。该第二夹角γ2为0～45°。
在第一管脚322a和第二管脚322b关于第一差分信号管脚321a、第二差分信号管脚321b的对称点M中心对称时，上述第一夹角γ1和第二夹角γ2相等。在此情况下，图3d中的8条曲线分别为第一夹角γ1、第二夹角γ2依次为5°、10°、15°、20°、25°、30°、35°以及40°时，第一差分对管脚311的差模插损曲线图。其中，图3d中横坐标为频率，纵坐标为差模插损。由图3d可以看出，在0～30GHz的频率范围内，当第一夹角γ1、第二夹角γ2越大时，第一差分对管脚311的差模插损的谐振现象越明显。
此外，该谐振现象与频率有关，例如，当频率为0～15GHz的范围内，且第一夹角γ1、第二夹角γ2在0～45°的范围内取值时，各条第一差分对管脚311的差模插损曲线的变化相似，谐振现象不是很明显，对具有该芯片封装装置300的终端设备的性能影响不大。
此外，由图3d可知在0～45°的范围内，当第一夹角γ1、第二夹角γ2越小时，例如在5°、10°或15°时，上述角度分别对应的第一差分对管脚311的差模插损曲线图变化较缓慢，引起谐振现象的几率较小。因此，在本申请的一些实施例中，上述第一夹角γ1、第二夹角γ2可以为5°、10°或15°。
或者，在本申请的一些实施例中，又例如，如图3e所示，第一管脚322a和第二管脚322b关于第一虚拟直线O1-O1对称设置。在此情况下，第一管脚322a到第一虚拟直线O1-O1的距离，与第二管脚322b到第一虚拟直线O1-O1的距离相同。从而减小第一差分对管脚311与第一管脚322a和第二管脚322b形成谐振回路的几率。
在此基础上，为了使得第一管脚322a和第二管脚322b靠近零电位平面Q1-Q1的设置，同上所述，图3e中，第一夹角γ1、第一夹角γ2为0～45°。第一夹角γ1与第一夹角γ2相同。
在第一管脚322a和第二管脚322b关于第一虚拟直线O1-O1对称设置时，上述第一夹角γ1和第二夹角γ2相等。在此情况下，图3f中的8条曲线分别为第一夹角γ1、第二夹角γ2依次为5°、10°、15°、20°、25°、30°、35°以及40°时，第一差分对管脚311的差模插损曲线图。其中，图3f中横坐标为频率，纵坐标为差模插损。由图3f可以看出，在0～30GHz的频率范围内，当第一夹角γ1、第二夹角γ2越大时，第一差分对管脚311的差模插损的谐振现象越明显。
此外，该谐振现象与频率有关，例如，当频率为0～10GHz的范围内，第一夹角γ1、第二夹角γ2在0～45°的范围内取值时，各条第一差分对管脚311的差模插损曲线的变化相似，谐振现象不是很明显，对具有该芯片封装装置300的终端设备的性能影响不大。
此外，由图3d可知在0～45°的范围内，当第一夹角γ1、第二夹角γ2越小时，例如在5°、10°或15°时，第一差分对管脚311的差模插损曲线图变化较缓慢，引起谐振现象的几率较小。因此，在本申请的一些实施例中，上述第一夹角γ1、第二夹角γ2可以为5°、10°或15°。
或者，为了进一步降低第一管脚322a和第二管脚322b的电压对第一差分对管脚311传输的差分信号的影响，在本申请的一些实施例中，又例如，如图3g所示，第一管脚322a和第二管脚322b可以位于零电位平面Q1-Q1上。
在此情况下，如图3g所示，第一差分信号管脚321a和第二差分信号管脚321b的零电位平面Q1-Q1穿过第一管脚322a和第二管脚322b的中心。在此情况下，第一管脚322a和第二管脚322b位于该的零电位平面Q1-Q1上。从而可以最大限度的减小第一差分对管脚311与第一管脚322a和第二管脚322b形成谐振回路的几率。从而可以最大限度的减小第一管脚322a和第二管脚322b上的电压对第一差分对管脚311传输的差分信号的影响。
此外，在本申请的一些实施例中，第一管脚322a和第二管脚322b可以均为电源管脚。这样一来，可以增加芯片30与封装基板31之间电源管脚的数量，增大电源流通能力。
或者，在本申请的另一些实施例中，第一管脚322a和第二管脚322b可以构成用于传输差分信号的另一对差分对管脚，例如如图3g所示的第二差分对管脚312。
上述第一差分信号管脚321a、第二差分信号管脚321b构成的第一差分对管脚311，与第一管脚322a和第二管脚322b构成的第二差分对管脚312对可以传输不同的差分信号，从而可以提高芯片30与封装基板31之间差分信号管脚的数量，便于芯片封装装置300在有限的封装尺寸下，能够传输更多的差分信号。
相对于图1b所示的相邻两行差分对管脚100位置交错的排布方式而言，由于位于第一行的差分对管脚100与位于第二行左边(或右边)的差分对管脚100之间未设置接地管脚200，因此存在信号串扰。然而本申请实施例中，在第一管脚322a和第二管脚322b构成第二差分对管脚312的情况下，第一管脚322a和第二管脚322b可以分别采用图3c、图3e或者图3g所示的设置方式位于第一差分对管脚311的两侧。这样一来，第一差分对管脚311中的第一差分信号管脚321a和第二差分信号管脚321b，可以靠近或位于第一管脚322a和第二管脚322b之间的零电位平面Q2-Q2(如图3g所示)上。从而使得第一差分对管脚311传输的差分信号，与第二差分对管脚312上传输的差分信号互不干扰。
由上述可知，本申请提供的芯片封装装置300中，与一差分对管脚，例如第一差分对管脚311位置相近的管脚，例如上述第一管脚322a和第二管脚322b不再是如图1a所示的接地管脚200，而是可以用于传输差分信号，或者电源电压的管脚，从而可以使得芯片封装装置300在有限的部件空间内，增大信号管脚或电源管脚的数量，从而有利于降低芯片封装装置300的尺寸。
此外，本申请提供的芯片封装装置300中，当第一管脚322a和第二管脚322b构成第二差分对管脚312时，该第二差分对管脚312中的第一管脚322a和第二管脚322b，可以位于或靠近第一差分信号管脚321a和第二差分信号管脚321b之间的零电位平面Q1-Q1的位置。因此，相对于图1b所示的相邻两行差分对管脚100位置交错的排布方式而言，本申请提供的芯片封装装置300可以有效减小相邻的第一差分对管脚311和第二差分对管脚312之间的差分信号的串扰。
上述是以图2c中，位于芯片30和封装基板31之间的多个第一级管脚32a的排布方式为例进行的说明。在此基础上，为了进一步降低，上述多个第一级管脚32a中，第一管脚322a和第二管脚322b上的电压对第一差分对管脚311传输的差分信号的影响，以下对与第一管脚322a和第二管脚322b，以及第一差分对管脚311中的第一差分信号管脚321a和第二差分信号管脚321b电连接的封装基板31结构的设置方式进行说明。
示例的，如图4a(封装基板31的截面图)所示，封装基板31包括至少一层绝缘层301。相邻两层表面设置有走线的绝缘层301通过胶层14粘接在一起。
绝缘层301的上、下表面覆盖有金属层，例如铜层。对该铜层进行图案化处理可以形成能够导电的多条走线13。
上述多条走线13包括与第一差分信号管脚321a电连接的第一差分走线302a、与第二差分信号管脚321b电连接的第二差分走线302b、与第一管脚322a电连接的第一走线303a，以及如图4b(封装基板31的内部结构立体图)所示的与第二管脚322b电连接的第二走线303b。需要说明的是，图4a所示的截面图中未剖切到第二管脚322b。
第一管脚322a电连接的第一走线303a与第一差分信号管脚321a电连接的第一差分走线302a，以及第二差分信号管脚321b电连接的第二差分走线302b之间具有至少一层绝缘层301。从而可以通过上述绝缘层301将第一走线303a与第一差分走线302a、第二差分走线302b隔离。
这样一来，如图4b所示，第一管脚322a与第一差分信号管脚321a、第二差分信号管脚321b在封装基板31内从不同层出线。降低第一管脚322a对第一差分对管脚311上差分信号的影响。
同理，第二管脚322b电连接的第二走线303b与第一差分信号管脚321a电连接的第一差分走线302a，以及第二差分信号管脚321b电连接的第二差分走线302b之间具有至少一层绝缘层301。从而可以通过上述绝缘层301将第二走线303b与第一差分走线302b、第二差分走线302b隔离。
这样一来，如图4b所示，第二管脚322b与第一差分信号管脚321a、第二差分信号管脚321b在封装基板31内从不同层出线。降低第二管脚322b对第一差分对管脚311上差分信号的影响。
以下是以至少相邻的上述第一差分信号管脚321a、第二差分信号管脚321b，以及位于第一差分信号管脚321a、第二差分信号管脚321b之间的第一管脚322a以及第二管脚322b构成一个管脚组件20(如图5a所示)为例，在对芯片30与封装基板31之间的多个第一级管脚32a包括至少一个上述管脚组件20时，对该管脚组件20的设置方式进行举例说明。
示例一
本示例中，如图5a(多个第一级管脚32a在芯片30下表面的垂直投影)所示，同一管脚组件20中，第一管脚322a与第一差分信号管脚321a的间距H、第一管脚322a与第二差分信号管脚321b的间距、第二管脚322b与第一差分信号管脚321a的间距、第二管脚322b与第二差分信号管脚321b的间距和第一差分信号管脚321a与第二差分信号管脚321b的间距均相等。
示例的，H可以为1mm。
在此情况下，第一管脚322a的中心与第一差分信号管脚321a、第二差分信号管脚321b的中心连线为等腰三角形。第二管脚322b的中心与第一差分信号管脚321a、第二差分信号管脚321b的中心连线为等腰三角形。
基于此，如图5a所示，第一差分信号管脚321a与第二差分信号管脚321b之间的间距H小于第一管脚322a与第二管脚322b之间的间距L。从而通过缩小第一差分信号管脚321a与第二差分信号管脚321b的间距，达到节省芯片封装装置300中管脚的部件空间的目的。
在此情况下，第一差分对管脚311中的第一差分信号管脚321a与第二差分信号管脚321b为紧耦合。当第一管脚322a与第二管脚322b构成用于传输差分信号的第二差分对管脚312时，第一管脚322a与第二管脚322b为松耦合。
基于此，与该管脚组件20电连接的封装基板31，包括如图4b所示的第一差分过孔40a、第二差分过孔40b、第一过孔41a以及第二过孔41b。
其中，第一差分过孔40a与第一差分信号管脚321a电连接。第二差分过孔40b与第二差分信号管脚321b电连接。第一过孔41a与第一管脚322a电连接。第二过孔41b与第二管脚322b电连接。
此外，上述封装基板31还包括如图5b(封装基板31内部的一层接地平面的俯视图)所示的接地平面201。第一差分过孔40a、第二差分过孔40b在封装基板31中的同一层接地平面201的反焊盘202a相连通。
在此情况下，通过将紧耦合的第一差分信号管脚321a与第二差分信号管脚321b在同一接地平面201内的反焊盘202a相连通。连通后的反焊盘202a位于第一管脚322a和第二管脚322b之间。
这样一来，可以通过该相连通的反焊盘202a将第一过孔41a在接地平面201的反焊盘202b和第一过孔41a在接地平面201的反焊盘202c间隔开。进一步达到隔离第一差分对管脚311(包括第一差分信号管脚321a与第二差分信号管脚321b)与第一管脚322a和第二管脚322b的目的。
或者，在申请的另一些实施例中，第一差分过孔40a在封装基板31内的接地平面201上的反焊盘202a1(如图5c所示)，与第二差分过孔40b在封装基板31内的同一层接地平面201上的反焊盘202a2隔离开。
以下，在芯片封装装置300包括多个阵列排布的管脚，例如上述第一级管脚32a，且该多个阵列排布的第一级管脚32a包括上述管脚组件20的情况下，对多个第一级管脚32a的排布方式进行说明。
如图5d(多个第一级管脚32a在芯片30下表面的垂直投影)所示，同一管脚组件20中，第一管脚322a位于第N行，第M列。其中，N≥1，M≥2；N、M为正整数。例如，第一管脚322a位于第一行，第二列。
第一差分信号管脚321a位于第N+1行，第M-1列，第二差分信号管脚321b位于第N+1行，第M+1列。例如，第一差分信号管脚321a位于第二行，第一列，第二差分信号管脚321b位于第二行，第三列。第二管脚322b位于第N+2行，第M列。例如，第二管脚322b位于第三行，第二列。
需要说明的是，为了方便说明，图5d中，未将左侧一列接地管脚(黑色圆形)设置成第一列，而是将最左侧的一组管脚组件20中的第一差分信号管脚321a所在的一列为第一列。由于第一行管脚与第二管脚交错设置，所以最左侧的一组管脚组件20中第一列只有第一差分信号管脚321a。
此外，本申请实施例中，是以同一管脚组件20中，构成差分对管脚，例如第一差分对管脚311的第一差分信号管脚321a和第二差分信号管脚321b的中心连线的方向为行的方向，与该第一差分信号管脚321a和第二差分信号管脚321b的中心连线垂直的方向为列的方向。
此外，芯片封装装置300还包括多个如图5d所示的接地管脚200。相邻两个管脚组件20之间，可以设置多个上述接地管脚200。
例如，第一行中，一个管脚组件20中的第一管脚322a与另一个管脚组件20中的第一管脚322a之间具有两个接地管脚200。该接地管脚200用于将不同管脚组件20中位于同一行的两个第一管脚322a进行隔离。
第二行中，一个管脚组件20中的第二差分信号管脚321b和另一个管脚组件20中的第一差分信号管脚321a之间具有一个接地管脚200。该接地管脚200用于将不同管脚组件20中的位于同一行的两个差分信号管脚进行隔离。
第三行中，一个管脚组件20中的第二管脚322b与另一个管脚组件20中的第二管脚322b之间具有两个接地管脚200。该接地管脚200用于将不同管脚组件20中位于同一行的两个第二管脚322b进行隔离。
此外，在本申请的另一些实施例中，上述管脚组件20还包括设置于芯片30朝向封装基板31一侧表面的，如图6(多个第一级管脚32a在芯片30下表面的垂直投影)所示的第三差分对管脚313、第三管脚324a、第四管脚324b。第三差分对管脚313对包括第三差分信号管脚323a和第四差分信号管脚323b。第三管脚324a、第四管脚324b位于第三差分信号管脚323a和第四差分信号管脚323b之间。第三管脚324a、第四管脚324b分别位于第三差分对管脚313的两侧，即第三管脚324a、第四管脚324b分别位于将第三差分信号管脚323a和第四差分信号管脚323b相连的第四虚拟直线O4-O4两侧。
此外，第三管脚324a与第三差分信号管脚323a和第四差分信号管脚323b相邻。第四管脚324b与第三差分信号管脚323a和第四差分信号管脚323b相邻。
同理，同一管脚组件20中，第三管脚324a的中心与第三差分信号管脚323a、第四差分信号管脚323b的中心连线为等腰三角形。第四管脚324b的中心与第三差分信号管脚323a、第四差分信号管脚323b的中心连线为等腰三角形。
此外，第三管脚324a为信号管脚或电源管脚。第四管脚324b为信号管脚或电源管脚。第三管脚324a、第四管脚324b与第一管脚322a、第二管脚322b的设置方式同理可得，此处不再赘述。
在此情况下，第三管脚324a位于第N+3行，第M+3列。例如位于第四行，第五列。第三差分信号管脚323a位于第N+4行，第M+2列，第四差分信号管脚323b位于第N+4行，第M+4列。例如，第三差分信号管脚323a位于第五行，第四列，第四差分信号管脚323b位于第五行，第六列。第四管脚324b位于第N+5行，第M+3列。例如，第四管脚324b位于第六行，第五列。
此外，芯片封装装置300还包括位于第N+2行，第M+2列(例如，第三行、第四列)，以及位于第N+3行，第M+1列(例如，第四行，第3列)的接地管脚200。
其中，位于第N+2行，第M+2列(例如，第三行、第四列)的接地管脚200，可以将同一管脚组件20中第二差分信号管脚321b与第三管脚324a隔离，减小信号串扰。
位于第N+3行，第M+1列(例如，第四行，第3列)的接地管脚200，可以将同一管脚组件20中第二管脚322b与第三差分信号管脚323a隔离，减小信号串扰。
示例二
本示例中，与示例一相同，同一管脚组件中，第一管脚322a的中心与第一差分信号管脚321a、第二差分信号管脚321b的中心连线为等腰三角形。第二管脚322b的中心与第一差分信号管脚321a、第二差分信号管脚321b的中心连线为等腰三角形。
在此情况下，如图7(多个第一级管脚32a在芯片30下表面的垂直投影)所示，同一管脚组件20中，第一管脚322a位于第N行，第M列。其中，N≥1，M≥2；N、M为正整数。例如，第一管脚322a位于第一行，第二列。第一差分信号管脚321a位于第N+1行，第M-1列，第二差分信号管脚321b位于第N+1行，第M+1列。例如，第一差分信号管脚321a位于第二行，第一列，第二差分信号管脚321b位于第二行，第三列。第二管脚322b位于第N+2行，第M列。例如，第二管脚322b位于第三行，第二列。
此外，在管脚组件20如图7所示，还包括第三管脚324a、第四管脚324b以及第三差分信号管脚323a、第四差分信号管脚323b的情况下，第三管脚324a的中心与第三差分信号管脚323a、第四差分信号管脚323b的中心连线为等腰三角形。第四管脚324b的中心与第三差分信号管脚323a、第四差分信号管脚323b的中心连线为等腰三角形。
与示例一的不同之处在于，同一管脚组件20中，第三管脚324a位于第N+2行，第M+4列。例如，第三管脚323a位于第三行，第六列。
第三差分信号管脚323a位于第N+3行，第M+3列，第四差分信号管脚323b位于第N+3行，第M+5列。例如，第三差分信号管脚323a位于第四行，第五列，第四差分信号管脚323b位于第四行，第七列。第四管脚324b位于第N+4行，第M+4列。例如，第四管脚324b位于第五行，第六列。
在此情况下，由于同一管脚组件20中，第三差分信号管脚323a位于第四行，与第二管脚322b位于同一行，从而可以减小同一管脚组件20中，第三差分信号管脚323a与第二管脚322b之间的距离，达到节省芯片封装装置300中的管脚部件空间的目的。
此外，芯片封装装置300还包括如图7所示，位于第N+2行，第M+2列(例如第三行，第四列)，以及位于第N+3列，第M+1行(位于第四行，第2列)的接地管脚200。
这样一来，通过位于第N+2列，第M+2行(例如第三行，第四列)的接地管脚200，可以将同一管脚组件20中的第二差分信号管脚321b与第三差分信号管脚323a，以及第二管脚322b与第三管脚324a隔离，减小信号串扰。
以下，以任意一个管脚组件20中，第一管脚322a、第二管脚322b为一对差分对管脚；第三管脚324a和第四管脚324b为一对差分对管脚的情况下，相邻的差分对管脚之间的信号干扰情况下如表1所示。
表1
Figure GPA0000307076000000161
由表1可知看出，在一组差分对管脚中两个管脚信号传输时长差值分别在0Ps、0.8Ps或者1.5Ps时，相邻两组差分对管脚上传输的差分信号间的远端串扰，可以控制在-65dB以下，从而能够实现信号管脚高密度排布时，降低信号间串扰的目的。
此外，对如图7所示的管脚排布方式中，任意一组差分对管脚传输高速差分信号的差分指标，与图1a所示的管脚排布方式中，任意一组差分对管脚传输高速差分信号的差分指标进行比对。
如图8a所示，横坐标频率，纵坐标为远端串扰。可以看出图7所示的管脚排布方式中，任意一组差分对管脚的差模远端串扰曲线(虚线所示)与图1a所示的管脚排布方式中，任意一组差分对管脚的差模远端串扰曲线(实线所示)基本重合。并且，在0～15GHz的频率范围内，差分对管脚的远端串扰逐渐增大。
如图8b所示，横坐标频率，纵坐标为差模插损。可以看出图7所示的管脚排布方式中，任意一组差分对管脚的差模插损曲线(虚线所示)与图1a所示的管脚排布方式中，任意一组差分对管脚对的差模插损曲线(实线所示)基本重合。并且，在0～15GHz的频率范围内，差分对管脚的差模插损逐渐减小。
如图8c所示，横坐标频率，纵坐标为共模插损。可以看出图7所示的管脚排布方式中，任意一组差分对管脚的共模插损曲线(虚线所示)与图1a所示的管脚排布方式中，任意一组差分对管脚对的共模插损曲线(实线所示)相似。因此图7所示的管脚排布方式能够有效抑制差分信号的共模噪声。并且，具有共模滤波效果，例如，在0～15GHz的频率范围内，共模滤波频段可以分为三个频段，第一个共模滤波的中心频点为2.21GHz左右，虚线曲线上相应频点的共模插损为-0.96dB左右。第二个共模滤波的中心频点为6.28GHz左右，虚线曲线上相应频点的共模插损为-0.98dB左右。第三个共模滤波的中心频点为11.78GHz左右，虚线曲线上相应频点的共模插损为-0.67dB左右。
因此，相对于接地管脚200将差分对管脚100全隔离的方案而言，本申请实施例提供的一组差分对管脚，例如第一差分对管脚311与第一管脚322a和第二管脚322b交错设置的方案，可以在保证差分信号传输特性与采用图1a所示管脚排布方式相同的前提下，通过增加用于传输差分信号，或者电源电压的第一管脚322a和第二管脚322b，从而可以在有限的部件空间内增大信号管脚或电源管脚的数量。
需要说明的是，以上对图7所示的管脚排布方式中，任意一组差分对管脚传输高速差分信号的差分指标的说明。本申请其他示例提供的第一差分对管脚311与第一管脚322a和第二管脚322b交错设置的方案中，任意一组差分对管脚传输高速差分信号的差分指标同理可得，不再一一赘述。
示例三
本示例中，与示例一相同，同一管脚组件中，第一管脚322a的中心与第一差分信号管脚321a、第二差分信号管脚321b的中心连线为等腰三角形。第二管脚322b的中心与第一差分信号管脚321a、第二差分信号管脚321b的中心连线为等腰三角形。
在此情况下，如图9(多个第一级管脚32a在芯片30下表面的垂直投影)所示，同一管脚组件20中，第一管脚322a位于第N行，第M列。其中，N≥1，M≥2；N、M为正整数。例如，第一管脚322a位于第一行，第二列。第一差分信号管脚321a位于第N+1行，第M-1列，第二差分信号管脚321b位于第N+1行，第M+1列。例如，第一差分信号管脚321a位于第二行，第一列，第二差分信号管脚321b位于第二行，第三列。第二管脚322b位于第N+2行，第M列。例如，第二管脚322b位于第三行，第二列。
与示例一的不同之处在于，同一管脚组件20中，第一管脚322a、第二管脚322b可以为电源管脚。
此外，上述管脚组件20还包括设置于芯片30朝向封装基板31一侧表面的，如图9所示的第三差分对管脚313。
该第三差分对管脚313包括第三差分信号管脚323a和第四差分信号管脚323b。第三差分信号管脚323a位于第N+3行，第M-1列，第四差分信号管脚323b位于第N+3行，第M+1列。例如，第三差分信号管脚323a位于第四行，第一列，第四差分信号管脚323b位于第四行，第3列。
在此情况下，在第一管脚322a、第二管脚322b位于第一差分对管脚311上的差分信号所形成的零电位平面Q1-Q1(图3d所示)时，该第一管脚322a、第二管脚322b也位于第三差分对管脚313上的差分信号所形成的零电位平面(与零电位平面Q1-Q1重合)。
这样一来，可以减小靠近第三差分对管脚313的第二管脚322b，对第三差分信号管脚323a和第四差分信号管脚323b构成的第三差分对管脚313上的差分信号产生的影响。此外，第一差分对管脚311和第三差分对管脚313之间只间隔有第二管脚322b，因此可以增加芯片封装装置300中差分对管脚的设置数量。
示例四
本示例中，如图10(多个第一级管脚32a在芯片30下表面的垂直投影)所示，第一管脚322a与第一差分信号管脚321a的间距H、第一差分信号管脚321a与第二管脚322b的间距、第二管脚322b与第二差分信号管脚321b的间距和第二差分信号管脚321b与第一管脚322a的间距相等。
示例的，上述H可以为1mm。
这样一来，第一管脚322a、第一差分信号管脚321a、第二管脚322b以及第二差分信号管脚321b的中心连线可以构成矩形。从而可以使得包括上述第一管脚322a、第一差分信号管脚321a、第二管脚322b以及第二差分信号管脚321b的管脚组件20，适用于矩形排布的球栅格阵列(ball grid array，BGA)中。
在此情况下，以第一差分信号管脚321a和第二差分信号管脚321b的中心连线的方向为行，与第一差分信号管脚321a和第二差分信号管脚321b的中心连线垂直的方向为列，同一管脚组件20中第一管脚322a、第一差分信号管脚321a、第二管脚322b以及第二差分信号管脚321b的排布方式与示例三相同。
即，第一管脚322a位于第N行，第M列。其中，N≥1，M≥2；N、M为正整数。例如，第一管脚322a位于第一行，第二列。第一差分信号管脚321a位于第N+1行，第M-1列，第二差分信号管脚321b位于第N+1行，第M+1列。例如，第一差分信号管脚321a位于第二行，第一列，第二差分信号管脚321b位于第二行，第三列。第二管脚322b位于第N+2行，第M列。例如，第二管脚322b位于第三行，第二列。
该第三差分对管脚313中的第三差分信号管脚323a位于第N+3行，第M-1列，第四差分信号管脚323b位于第N+3行，第M+1列。例如，第三差分信号管脚323a位于第四行，第一列，第四差分信号管脚323b位于第四行，第三列。第二管脚322a位于第三差分信号管脚323a和第四差分信号管脚323b之间。
需要说明的是，上述各个示例均是以至少包括第一差分信号管脚321a和第二差分信号管脚321b、第一管脚322a以及第二管脚322b的管脚组件20，其位于芯片30朝向封装基板31的一侧为例，对具有该管脚组件20的管脚分布方式进行的说明。
在本申请的另一些实施例中，具有该管脚组件20的管脚分布方式同样适用于位于封装基板31朝向PCB(图2b)表面的多个第二级管脚32b，上述第二级管脚32b中管脚组件20分布方式，在此不再一一赘述。
在此情况下，如图2b所示，芯片30与封装基板31电连接，多个第二级管脚32b中的上述管脚组件20位于封装基板31远离芯片30的一侧。
基于此，为了进一步降低多个第二级管脚32b中，第一管脚322a和第二管脚322b上的电压对第一差分对管脚311传输的差分信号的影响，与上述第一管脚322a和第二管脚322b，以及第一差分对管脚311中的第一差分信号管脚321a和第二差分信号管脚321b电连接的PCB内部结构的设置与封装基板31内部结构的方式同理。
例如，如图11(封装基板31以及PCB的内部立体结构图)所示，第一管脚322a、第二管脚322b通过封装基板31中的过孔50所电连接的走线13，与第一差分信号管脚321a和第二差分信号管脚321b通过封装基板31中的过孔50所电连接的走线13之间具有至少一层绝缘层。从而使得第一管脚322a、第二管脚322b与第一差分信号管脚321a和第二差分信号管脚321b在封装基板31中从不同层出线，减小第一管脚322a、第二管脚322b对由第一差分信号管脚321a和第二差分信号管脚321b构成的第一差分对管脚上的差分信号的影响。
此外，第一管脚322a、第二管脚322b通过PCB中的过孔50所电连接的走线13，与第一差分信号管脚321a和第二差分信号管脚321b通过PCB中的过孔50所电连接的走线13之间具有至少一层绝缘层。从而使得第一管脚322a、第二管脚322b与第一差分信号管脚321a和第二差分信号管脚321b在PCB中可以从不同层出线，减小第一管脚322a、第二管脚322b对由第一差分信号管脚321a和第二差分信号管脚321b构成的第一差分对管脚上的差分信号的影响。
此外，当管脚组件20中第一管脚322a、第二管脚322b为上述松耦合，第一差分信号管脚321a和第二差分信号管脚321b为紧耦合时，紧耦合的第一差分信号管脚321a与第二差分信号管脚321b在PCB内同一接地平面上的反焊盘的设置方式同上所述，可以相连通。从而可以通过该相连通的反焊盘将第一管脚322a、第二管脚322b分别在PCB内同一接地平面上的反焊盘将隔开，达到隔离第一差分对管脚311(包括第一差分信号管脚321a与第二差分信号管脚321b)与第一管脚322a和第二管脚322b的目的。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (13)

1.一种芯片封装装置，其特征在于，包括：
第一差分对管脚，包括第一差分信号管脚、第二差分信号管脚；
第一管脚和第二管脚，均位于所述第一差分信号管脚和所述第二差分信号管脚之间，所述第一管脚、所述第二管脚为差分信号管脚或均为电源管脚；
其中，所述第一管脚与所述第一差分信号管脚、所述第二差分信号管脚相邻；所述第二管脚与所述第一差分信号管脚、所述第二差分信号管脚相邻；
所述第一管脚和所述第二管脚分别位于第一虚拟直线的两侧，所述第一虚拟直线为将所述第一差分信号管脚和所述第二差分信号管脚相连的虚拟直线；
以及，所述第一管脚和所述第二管脚关于所述第一虚拟直线对称设置，或，所述第一管脚和所述第二管脚关于所述第一差分信号管脚和所述第二差分信号管脚的对称点中心对称；
所述第一管脚与所述第一差分信号管脚和所述第二差分信号管脚的对称点相连的第二虚拟直线，与所述第一差分信号管脚和所述第二差分信号管脚的对称面之间具有第一夹角γ1；所述第一夹角γ1为0～45°。
2.根据权利要求1所述的芯片封装装置，其特征在于，
所述第二管脚与所述对称点相连的第三虚拟直线，与所述第一差分信号管脚和所述第二差分信号管脚的对称面之间具有第二夹角γ2；所述第二夹角γ2为0～45°。
3.根据权利要求1或2所述的芯片封装装置，其特征在于，所述第一管脚、所述第二管脚位于所述第一差分信号管脚和所述第二差分信号管脚的对称面的位置。
4.根据权利要求1所述的芯片封装装置，其特征在于，所述芯片封装装置还包括芯片，其中：
所述第一差分对管脚、所述第一管脚以及所述第二管脚与所述芯片电连接。
5.根据权利要求1所述的芯片封装装置，其特征在于，所述芯片封装装置还包括芯片和封装基板，其中：
所述芯片与所述封装基板电连接；
所述第一差分对管脚、所述第一管脚以及所述第二管脚位于所述封装基板远离所述芯片的一侧。
6.根据权利要求1所述的芯片封装装置，其特征在于，所述芯片封装装置还包括封装基板；
所述封装基板包括至少一层绝缘层，以及与所述第一差分信号管脚电连接的第一差分走线、与所述第二差分信号管脚电连接的第二差分走线、与所述第一管脚电连接的第一走线、与所述第二管脚电连接的第二走线；所述第一走线与所述第一差分走线之间、所述第一走线与所述第二差分走线之间具有至少一层绝缘层。
7.根据权利要求1所述的芯片封装装置，其特征在于，相邻的所述第一管脚与所述第一差分信号管脚的间距、相邻的所述第一管脚与所述第二差分信号管脚的间距、相邻的所述第二管脚与所述第一差分信号管脚的间距、相邻的所述第二管脚与所述第二差分信号管脚的间距和相邻的所述第一差分信号管脚与所述第二差分信号管脚的间距相等。
8.根据权利要求7所述的芯片封装装置，其特征在于，所述芯片封装装置还包括封装基板；
所述封装基板包括与所述第一差分信号管脚电连接的第一差分过孔、与所述第二差分信号管脚电连接的第二差分过孔；封装基板还包括接地平面；所述第一差分过孔和所述第二差分过孔在所述接地平面的反焊盘相连通。
9.根据权利要求7所述的芯片封装装置，其特征在于，所述芯片封装装置包括多个阵列排布的管脚；所述多个阵列排布的管脚包括所述第一管脚、所述第一差分信号管脚、所述第二差分信号管脚以及所述第二管脚，其中：
所述第一管脚位于第N行，第M列；N≥1，M≥2；N、M为正整数；
所述第一差分信号管脚位于第N+1行，第M-1列，所述第二差分信号管脚位于第N+1行，第M+1列；
所述第二管脚位于第N+2行，第M列；
所述多个阵列排布的管脚还包括第三差分信号管脚、第四差分信号管脚、第三管脚、第四管脚；所述第三管脚和所述第四管脚均位于所述第三差分信号管脚和所述第四差分信号管脚之间；所述第三管脚、第四管脚为差分信号管脚或均为电源管脚；
所述第三管脚与所述第三差分信号管脚、所述第四差分信号管脚相邻；所述第四管脚与所述第三差分信号管脚、所述第四差分信号管脚相邻；所述第三管脚、所述第四管脚分别位于第四虚拟直线的两侧，所述第四虚拟直线为将所述第三差分信号管脚和所述第四差分信号管脚相连的虚拟直线；
所述第三管脚位于第N+3行，第M+3列；
所述第三差分信号管脚位于第N+4行，第M+2列，所述第四差分信号管脚位于第N+4行，第M+4列；
所述第四管脚位于第N+5行，第M+3列；
所述多个阵列排布的管脚还包括位于第N+2行，第M+2列，以及位于第N+3行，第M+1列的接地管脚。
10.根据权利要求7所述的芯片封装装置，其特征在于，所述芯片封装装置包括多个阵列排布的管脚；所述多个阵列排布的管脚包括所述第一管脚、所述第一差分信号管脚、所述第二差分信号管脚以及所述第二管脚，其中：
所述第一管脚位于第N行，第M列；N≥1，M≥2；N、M为正整数；
所述第一差分信号管脚位于第N+1行，第M-1列，所述第二差分信号管脚位于第N+1行，第M+1列；
所述第二管脚位于第N+2行，第M列；
所述多个阵列排布的管脚还包括第三差分信号管脚、第四差分信号管脚、第三管脚、第四管脚；所述第三管脚和所述第四管脚均位于所述第三差分信号管脚和所述第四差分信号管脚之间；所述第三管脚、第四管脚为差分信号管脚或均为电源管脚；
所述第三管脚与所述第三差分信号管脚、所述第四差分信号管脚相邻；所述第四管脚与所述第三差分信号管脚、所述第四差分信号管脚相邻；所述第三管脚、所述第四管脚分别位于第四虚拟直线两侧，所述第四虚拟直线为将所述第三差分信号管脚和所述第四差分信号管脚相连的虚拟直线；
所述第三管脚位于第N+2行，第M+4列；
所述第三差分信号管脚位于第N+3行，第M+3列，所述第四差分信号管脚位于第N+3行，第M+5列；
所述第四管脚位于第N+4行，第M+4列；
所述多个阵列排布的管脚还包括位于第N+2行，第M+2列的接地管脚。
11.根据权利要求1所述的芯片封装装置，其特征在于，相邻的所述第一管脚与所述第一差分信号管脚的间距、相邻的所述第一差分信号管脚与所述第二管脚的间距、相邻的所述第二管脚与所述第二差分信号管脚的间距和相邻的所述第二差分信号管脚与所述第一管脚的间距相等。
12.根据权利要求7或11所述的芯片封装装置，其特征在于，所述芯片封装装置包括多个阵列排布的管脚；所述多个阵列排布的管脚包括所述第一管脚、所述第一差分信号管脚、所述第二差分信号管脚以及所述第二管脚，其中：
所述第一管脚位于第N行，第M列；N≥1，M≥2；N、M为正整数；
所述第一差分信号管脚位于第N+1行，第M-1列，所述第二差分信号管脚位于第N+1行，第M+1列；
所述第二管脚位于第N+2行，第M列；所述第一管脚和所述第二管脚为接地管脚；
所述多个阵列排布的管脚还包括第三差分信号管脚和第四差分信号管脚；所述第二管脚位于所述第三差分信号管脚和所述第四差分信号管脚之间，且与所述第三差分信号管脚、所述第四差分信号管脚相邻；
所述第三差分信号管脚位于第N+3行，第M-1列，所述第四差分信号管脚位于第N+3行，第M+1列。
13.一种终端设备，其特征在于，包括印刷电路板以及如权利要求1-12任一项所述的芯片封装装置；所述印刷电路板与所述芯片封装装置电连接。
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