CN113206097B - 存储器件的制作方法 - Google Patents

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Abstract

本申请公开了一种存储器件的制作方法，包括：在存储单元区域和逻辑区域依次形成第三隔离层和第四隔离层；在第四隔离层表面形成第一BARC；对第一BARC进行去除处理，使存储单元区域的字线之间的沟槽，以及字线和逻辑区域之间的沟槽保留第一BARC；在第四隔离层和剩余的第一BARC表面形成第二BARC；分别对存储单元区域和逻辑区域进行刻蚀，在存储单元区域形成存储器件的浮栅和控制栅，在逻辑区域形成逻辑器件的栅极。本申请通过在晶圆上形成第一BARC后，对第一BARC进行去除，使存储单元区域的字线之间的沟槽，以及字线和逻辑区域之间的沟槽保留第一BARC，从而在继续形成第二BARC后，降低了字线的高度在后续刻蚀中的高度差对刻蚀的影响。

Description

存储器件的制作方法
技术领域
本申请涉及半导体制造技术领域，具体涉及一种存储器件的制作方法。
背景技术
采用非易失性存储(non-volatile memory，NVM)技术的存储器目前被广泛应用于智能手机、平板电脑、数码相机、通用串行总线闪存盘(universal serial bus flashdisk，USB闪存盘，简称“U盘”)等具有存储功能的电子产品中。
NVM存储器中，NORD闪存(flash)具有传输效率高，在1MB至4MB的容量时成本较低的特点，其通常包括在衬底上形成的存储单元(flash cell)和位于存储单元外围的逻辑器件。
相关技术中，在存储器件(例如NORD闪存器件)的制作过程中，由于存储单元区域内字线(word line，WL)高于周围的区域，导致应位于字线顶部的光阻大量积聚在沟槽处，在后续逻辑器件的栅极的刻蚀过程中，由于字线顶部光阻层较其它区域的厚度低，导致字线顶部的氧化物被大量刻蚀，从而在存储单元的刻蚀成型过程中因字线顶部氧化物厚度较薄，导致字线多晶硅被刻蚀，其表面产生大量缺陷，降低了产品的可靠性。
发明内容
本申请提供了一种存储器件的制作方法，可以解决相关技术中提供的存储器件的制作过程中由于字线两侧的沟槽处积累光阻从而在后续的工序中字线多晶硅被刻蚀，其表面产生大量缺陷，从而导致产品的可靠性较低的问题。
一方面，本申请实施例提供了一种存储器件的制作方法，包括：
提供一衬底，所述衬底包括存储单元区域和逻辑区域，所述存储单元区域的衬底形成有栅氧层，所述栅氧层上形成有字线，所述字线两侧的栅氧层上依次形成有浮栅多晶硅层、第一隔离层和控制栅多晶硅层，所述字线高于所述浮栅多晶硅层，所述字线表面，所述字线和所述控制栅多晶硅层、所述浮栅多晶硅层之间形成有第二隔离层，所述逻辑区域的衬底上依次形成有栅氧层、多晶硅层和第二隔离层，所述多晶硅层高于所述浮栅多晶硅层；
依次形成第三隔离层和第四隔离层；
在所述第四隔离层表面形成第一底部抗反射涂层(bottom anti-reflectivecoating，BARC)；
对所述第一BARC进行去除处理，使所述存储单元区域的字线之间的沟槽，以及字线和所述逻辑区域之间的沟槽保留所述第一BARC；
在所述第四隔离层和剩余的第一BARC表面形成第二BARC；
分别对存储单元区域和逻辑区域进行刻蚀，在所述存储单元区域形成存储器件的浮栅和控制栅，在所述逻辑区域形成逻辑器件的栅极。
可选的，所述分别对存储单元区域和逻辑区域进行刻蚀，包括：
进行第一次刻蚀，去除所述第一BARC、所述第二BARC，所述控制栅多晶硅层上的第四隔离层，以及所述逻辑区域中目标区域的栅氧层、多晶硅层、第三隔离层和第四隔离层，使所述目标区域的衬底暴露，剩余的多晶硅层形成所述栅极；
进行第二次刻蚀，去除剩余的第三隔离层和第四隔离层；
进行第三次刻蚀，去除所述存储区域中目标区域的栅氧层、控制栅多晶硅层、第一隔离层、浮栅多晶硅层和第三隔离层，剩余的浮栅多晶硅层形成所述浮栅，剩余的控制栅多晶硅层形成所述控制栅。
可选的，所述第一次刻蚀采用干法刻蚀，所述第二次刻蚀采用湿法刻蚀，所述第三次刻蚀采用干法刻蚀。
可选的，所述进行第一次刻蚀，包括：
采用光刻工艺在所述逻辑器件区域中所述逻辑器件的栅极对应的区域覆盖光阻；
进行离子刻蚀，去除所述第一BARC、所述第二BARC，所述控制栅多晶硅层上的第四隔离层，以及所述逻辑区域中目标区域的栅氧层、多晶硅层、第三隔离层和第四隔离层。
可选的，所述第三隔离层包括二氧化硅(SiO2)层，所述第四隔离层包括二氧化硅层。
可选的，所述依次形成第三隔离层和第四隔离层，包括：
采用等离子体增强化学沉积(plasma enhanced chemical vapor deposition，PECVD)工艺在所述第二隔离层、所述控制栅多晶硅层和所述多晶硅层上沉积二氧化硅形成所述第三隔离层；
采用正硅酸乙酯化学沉积(TEOS chemical vapor deposition)工艺在所述第三隔离层上沉积二氧化硅形成所述第四隔离层。
可选的，所述第二隔离层包括二氧化硅层。
可选的，所述第一隔离层包括氧化层-氮化层-氧化层(oxide-nitride-oxide，ONO)。
可选的，所述字线和所述浮栅多晶硅层、所述控制栅多晶硅层之间还形成有氮化硅(SiN)层。
本申请技术方案，至少包括如下优点：
在存储器件的制作过程中，通过在晶圆上形成第一BARC后，对第一BARC进行去除，使存储单元区域的字线之间的沟槽，以及字线和逻辑区域之间的沟槽保留第一BARC，从而在继续形成第二BARC后，降低了字线的高度在后续刻蚀中的高度差对刻蚀的影响，从而在一定程度上降低了后续工艺中字线顶部被大量刻蚀的几率，提高了产品的可靠性。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请一个示例性实施例提供的存储器件的制作方法的流程图；
图2至图8是本申请一个示例性实施例提供的存储器件的制作过程的示意图；
图9是本申请一个示例性实施例提供的存储器件的制作方法的流程图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
参考图1，其示出了本申请一个示例性实施例提供的存储器件的制作方法的流程图，该存储器件可以是NORD闪存器件，该方法包括：
步骤101，提供一衬底，该衬底包括存储单元区域和逻辑区域。
步骤102，依次形成第三隔离层和第四隔离层。
参考图2，其示出了本申请一个示例性实施例中依次形成第三隔离层和第四隔离层的剖面示意图。如图2所示，衬底110包括存储单元区域1011和逻辑区域1012，存储单元区域1011用于形成存储器件，逻辑区域1012用于形成逻辑器件，其中：
存储单元区域1011的衬底110上形成有栅氧层120，栅氧层120上形成有字线131，字线131两侧的栅氧层120上依次形成有浮栅多晶硅层132、第一隔离层(如图2中虚线所示)和控制栅多晶硅层133。可选的，第一隔离层包括ONO，该ONO从下至上依次包括二氧化硅层、氮化硅层和二氧化硅层。
字线131高于浮栅多晶硅层132，字线131的表面，字线131和控制栅多晶硅层133、浮栅多晶硅层132之间形成有第二隔离层152。可选的，第二隔离层152包括二氧化硅层；可选的，字线131和浮栅多晶硅层132、控制栅多晶硅层133之间还形成有氮化硅层160。
逻辑区域1012的衬底110上依次形成有栅氧层120、多晶硅层134和第二隔离层152，多晶硅层134高于浮栅多晶硅层132。可选的，第二隔离层152包括二氧化硅层。
由图2可看出，由于字线的高度高于周围的区域，会导致在后续的刻蚀工序中，应位于字线顶部的光阻大量积聚在其两侧的沟槽处，在后续逻辑器件的栅极的刻蚀过程中，由于字线顶部光阻层较其它区域的厚度低，会导致字线顶部的氧化物被大量刻蚀。
可选的，第三隔离层153可包括二氧化硅层，第四隔离层154可包括二氧化硅层。
示例性的，如图2所示，可采用等离子体增强化学沉积工艺在第二隔离层152、控制栅多晶硅层133和多晶硅层134上沉积二氧化硅形成第三隔离层153(第三隔离层153的厚度
Figure BDA0003037263010000051
至200埃(例如，其可以是100埃))，可采用正硅酸乙酯化学沉积工艺在第三隔离层153上沉积二氧化硅形成第四隔离层154(第四隔离层154的厚度可以是100埃至500埃(例如，其可以是300埃))。
可选的，如图2所示，存储单元区域1011中每个需要形成存储器件的区域的外围形成有浅槽隔离(shallow trench isolation，STI)结构170，逻辑区域1012中每个需要形成逻辑器件的区域的外围形成有浅槽隔离结构170。
步骤103，在第四隔离层表面形成第一BARC。
参考图3，其示出了本申请一个示例性实施例中在第四隔离层表面形成第一BARC的剖面示意图。示例性的，如图4所示，可通过旋涂的方式在第四隔离层表面形成第一BARC181。
步骤104，对第一BARC进行去除处理，使存储单元区域的字线之间的沟槽，以及字线和逻辑区域之间的沟槽保留第一BARC。
参考图4，其示出了本申请一个示例性实施例中对第一BARC进行去除处理后的剖面示意图。示例性的，如图5所示，可对第一BARC181进行回刻蚀，去除字线131和多晶硅层134上方的第一BARC181，使字线131和多晶硅层134上方的第四隔离层154暴露，保留存储单元区域的字线131之间的沟槽中的第一BARC181，和字线131和逻辑区域1012之间的沟槽中的第一BARC181。通过回刻蚀，使存储单元区域的字线之间的沟槽，以及字线和逻辑区域之间的沟槽保留第一BARC，降低了字线和周围区域的高度差(如图5中虚线所示)。
步骤105，在第四隔离层和剩余的第一BARC表面形成第二BARC。
参考图5，其示出了本申请一个示例性实施例中在第四隔离层和剩余的第一BARC表面形成第二BARC的剖面示意图。示例性的，如图5所示，可通过旋涂的方式在第四隔离层154和剩余的第一BARC181表面形成第二BARC182。
步骤106，分别对存储单元区域和逻辑区域进行刻蚀，在存储单元区域形成存储器件的浮栅和控制栅，在逻辑区域形成逻辑器件的栅极。
参考图8，其示出了本申请一个示例性实施例中在存储单元区域形成存储器件的浮栅和控制栅，在逻辑区域形成逻辑器件的栅极后的剖面示意图。示例性的，如图8所示，通过相应的刻蚀工序后，存储单元区域1011中剩余的浮栅多晶硅层132形成存储器件的浮栅，存储单元区域1011中剩余的控制栅多晶硅层133形成存储器件的控制栅，逻辑区域1012剩余的多晶硅层134形成逻辑器件的栅极。
综上所述，本申请实施例中，在存储器件的制作过程中，通过在晶圆上形成第一BARC后，对第一BARC进行去除，使存储单元区域的字线之间的沟槽，以及字线和逻辑区域之间的沟槽保留第一BARC，从而在继续形成第二BARC后，降低了字线的高度在后续刻蚀中的高度差对刻蚀的影响，从而在一定程度上降低了后续工艺中字线顶部被大量刻蚀的几率，提高了产品的可靠性。
参考图9，本申请一个示例性实施例提供的存储器件的制作方法的流程图，该存储器件可以是NORD闪存器件，该方法可以是图1实施例中的步骤106的一种可选的实施方式，该方法包括：
步骤901，进行第一次刻蚀，去除第一BARC、第二BARC，控制栅多晶硅层上的第四隔离层，以及逻辑区域中目标区域的栅氧层、多晶硅层、第三隔离层和第四隔离层，使目标区域的衬底暴露，剩余的多晶硅层形成逻辑器件的栅极。
参考图6，其示出了本申请一个示例性实施例中进行第一次刻蚀后的剖面示意图。示例性的，如图6所示，可采用干法刻蚀进行第一次刻蚀，去除第一BARC181、第二BARC182，控制栅多晶硅层133上的第四隔离层154，以及逻辑区域1012中目标区域(该目标区域是逻辑区域1012中除栅极所在区域以外的其它区域)的栅氧层120、多晶硅层134、第三隔离层153和第四隔离层154，使目标区域的衬底110暴露，剩余的多晶硅层134形成逻辑器件的栅极。
步骤902，进行第二次刻蚀，去除剩余的第三隔离层和第四隔离层。
参考图7，其示出了本申请一个示例性实施例中进行第二次刻蚀后的剖面示意图。示例性的，如图7所示，可采用湿法刻蚀进行第二次刻蚀，去除剩余的第三隔离层153和第四隔离层154。
步骤903，进行第三次刻蚀，去除存储区域中目标区域的栅氧层、控制栅多晶硅层、第一隔离层、浮栅多晶硅层和第三隔离层，剩余的浮栅多晶硅层形成浮栅，剩余的控制栅多晶硅层形成控制栅。
形成得到的浮栅和控制栅如图8所示。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (9)

1.一种存储器件的制作方法，其特征在于，包括：
提供一衬底，所述衬底包括存储单元区域和逻辑区域，所述存储单元区域的衬底形成有栅氧层，所述栅氧层上形成有字线，所述字线两侧的栅氧层上依次形成有浮栅多晶硅层、第一隔离层和控制栅多晶硅层，所述字线高于所述浮栅多晶硅层，所述字线表面，所述字线和所述控制栅多晶硅层、所述浮栅多晶硅层之间形成有第二隔离层，所述逻辑区域的衬底上依次形成有栅氧层、多晶硅层和第二隔离层，所述多晶硅层高于所述浮栅多晶硅层；
依次形成第三隔离层和第四隔离层；
在所述第四隔离层表面形成第一BARC；
对所述第一BARC进行去除处理，使所述存储单元区域的字线之间的沟槽，以及字线和所述逻辑区域之间的沟槽保留所述第一BARC；
在所述第四隔离层和剩余的第一BARC表面形成第二BARC；
分别对存储单元区域和逻辑区域进行刻蚀，在所述存储单元区域形成存储器件的浮栅和控制栅，在所述逻辑区域形成逻辑器件的栅极。
2.根据权利要求1所述的方法，其特征在于，所述分别对存储单元区域和逻辑区域进行刻蚀，包括：
进行第一次刻蚀，去除所述第一BARC、所述第二BARC，所述控制栅多晶硅层上的第四隔离层，以及所述逻辑区域中目标区域的栅氧层、多晶硅层、第三隔离层和第四隔离层，使所述目标区域的衬底暴露，剩余的多晶硅层形成所述栅极；
进行第二次刻蚀，去除剩余的第三隔离层和第四隔离层；
进行第三次刻蚀，去除所述存储区域中目标区域的栅氧层、控制栅多晶硅层、第一隔离层、浮栅多晶硅层和第三隔离层，剩余的浮栅多晶硅层形成所述浮栅，剩余的控制栅多晶硅层形成所述控制栅。
3.根据权利要求2所述的方法，其特征在于，所述第一次刻蚀采用干法刻蚀，所述第二次刻蚀采用湿法刻蚀，所述第三次刻蚀采用干法刻蚀。
4.根据权利要求3所述的方法，其特征在于，所述进行第一次刻蚀，包括：
采用光刻工艺在所述逻辑器件区域中所述逻辑器件的栅极对应的区域覆盖光阻；
进行离子刻蚀，去除所述第一BARC、所述第二BARC，所述控制栅多晶硅层上的第四隔离层，以及所述逻辑区域中目标区域的栅氧层、多晶硅层、第三隔离层和第四隔离层。
5.根据权利要求4所述的方法，其特征在于，所述第三隔离层包括二氧化硅层，所述第四隔离层包括二氧化硅层。
6.根据权利要求5所述的方法，其特征在于，所述依次形成第三隔离层和第四隔离层，包括：
采用等离子体增强化学沉积工艺在所述第二隔离层、所述控制栅多晶硅层和所述多晶硅层上沉积二氧化硅形成所述第三隔离层；
采用正硅酸乙酯化学沉积工艺在所述第三隔离层上沉积二氧化硅形成所述第四隔离层。
7.根据权利要求1至6任一所述的方法，其特征在于，所述第二隔离层包括二氧化硅层。
8.根据权利要求7所述的方法，其特征在于，所述第一隔离层包括ONO。
9.根据权利要求8所述的方法，其特征在于，所述字线和所述浮栅多晶硅层、所述控制栅多晶硅层之间还形成有氮化硅层。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111129020A (zh) * 2019-12-27 2020-05-08 华虹半导体(无锡)有限公司 闪存器件的制作方法
CN111129023A (zh) * 2019-12-10 2020-05-08 华虹半导体(无锡)有限公司 闪存器件的制造方法
CN112670290A (zh) * 2020-12-23 2021-04-16 华虹半导体(无锡)有限公司 存储器件的形成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111129023A (zh) * 2019-12-10 2020-05-08 华虹半导体(无锡)有限公司 闪存器件的制造方法
CN111129020A (zh) * 2019-12-27 2020-05-08 华虹半导体(无锡)有限公司 闪存器件的制作方法
CN112670290A (zh) * 2020-12-23 2021-04-16 华虹半导体(无锡)有限公司 存储器件的形成方法

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