CN113013109A - 嵌有电子组件的基板 - Google Patents

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barrier layer
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黄美善
边大亭
朴昌华
郑相镐
张俊亭
罗骥皓
朴帝相
李用悳
车有琳
朴丽日
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Abstract

本发明提供一种嵌有电子组件的基板，所述嵌有电子组件的基板包括：芯结构，包括第一绝缘体和芯布线层，并且所述芯结构具有腔并具有设置为底表面的阻挡层；电子组件，设置在所述腔中并附接到所述阻挡层；以及堆积结构，包括第二绝缘体和堆积布线层，所述第二绝缘体覆盖所述芯结构和所述电子组件中的每个的至少一部分并填充所述腔的至少一部分，其中，所述阻挡层具有第一区域和第二区域，在所述第一区域中所述阻挡层的一个表面的一部分从所述第一绝缘体暴露，在所述第二区域中所述阻挡层的一个表面的其他部分被所述第一绝缘体覆盖，并且所述阻挡层的一个表面在所述第一区域中的表面粗糙度大于所述阻挡层的一个表面在所述第二区域中的表面粗糙度。

Description

嵌有电子组件的基板
本申请要求于2019年12月19日在韩国知识产权局提交的第10-2019-0171093号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种嵌有电子组件的基板。
背景技术
归因于电路的高致密化、小型化和纤薄化，需要改善各种特性。出于这样的原因，已经积极研究了用于将有源组件和/或无源组件嵌入印刷电路板(PCB)中的技术。正在积极研究能够确保相应的结构的可靠性的技术。另一方面，由于嵌有组件的基板通常具有插入到具有高的热膨胀系数(CTE)的有机复合材料中的具有低的热膨胀系数的芯片(die)等，因此由于热膨胀系数的差异而可能出现各种可靠性问题。例如，由于基板的翘曲而在异质材料之间可能出现界面分层，并且甚至在热循环或湿度测试之后，也可能出现上述界面分层。
发明内容
本公开的一方面可提供一种在异质材料之间具有改善的结合可靠性的嵌有电子组件的基板。
本公开的另一方面可提供一种可以以系统级封装件(SiP)的形式被模块化和小型化的嵌有电子组件的基板。
本公开中提出的若干解决方案中的一个可在于：在为了形成腔而设置的阻挡层的暴露表面上另外地形成精细粗糙度。
根据本公开的一方面，一种嵌有电子组件的基板可包括：芯结构，包括第一绝缘体和多个芯布线层，所述多个芯布线层分别设置在所述第一绝缘体上或者所述第一绝缘体中，并且所述芯结构具有在所述第一绝缘体的厚度方向上穿过所述第一绝缘体的至少一部分的腔，且所述芯结构具有设置为所述腔的底表面的阻挡层；电子组件，设置在所述腔中并且附接到所述阻挡层；以及堆积结构，包括第二绝缘体以及一个或更多个堆积布线层，所述第二绝缘体覆盖所述芯结构和所述电子组件中的每个的至少一部分并且设置在所述腔的至少一部分中，所述一个或更多个堆积布线层均设置在所述第二绝缘体上或者所述第二绝缘体中。所述阻挡层可具有第一区域和第二区域，在所述第一区域中，所述阻挡层的一个表面的一部分通过所述腔从所述第一绝缘体暴露，在所述第二区域中，所述阻挡层的所述一个表面的其他部分被所述第一绝缘体覆盖，并且所述阻挡层的所述一个表面在所述第一区域中的表面粗糙度可大于所述阻挡层的所述一个表面在所述第二区域中的表面粗糙度。
根据本公开的另一方面，一种嵌有电子组件的基板可包括：芯结构，包括第一绝缘体和多个芯布线层，所述多个芯布线层分别设置在所述第一绝缘体上或者所述第一绝缘体中，并且所述芯结构具有在所述第一绝缘体的厚度方向上穿过所述第一绝缘体的至少一部分的腔，且所述芯结构具有设置为所述腔的底表面的阻挡层；电子组件，设置在所述腔中并且附接到所述阻挡层；以及堆积结构，包括第二绝缘体以及一个或更多个堆积布线层，所述第二绝缘体覆盖所述芯结构和所述电子组件中的每个的至少一部分并且设置在所述腔的至少一部分中，所述一个或更多个堆积布线层均设置在所述第二绝缘体上或者所述第二绝缘体中。所述阻挡层的一个表面的在通过所述腔从所述第一绝缘体暴露的区域中的部分可具有第一凹凸部和第二凹凸部，所述第二凹凸部形成在所述第一凹凸部上并且具有比所述第一凹凸部的凹凸高度差小的凹凸高度差。
根据本公开的另一方面，一种嵌有电子组件的基板可包括：芯结构，包括第一绝缘体和多个芯布线层，所述多个芯布线层分别设置在所述第一绝缘体上或所述第一绝缘体中，并且所述芯结构具有在所述第一绝缘体的厚度方向上穿过所述第一绝缘体的至少一部分的腔，且所述芯结构具有设置为所述腔的底表面的阻挡层；电子组件，设置在所述腔中并且附接到所述阻挡层；以及堆积结构，包括第二绝缘体以及一个或更多个堆积布线层，所述第二绝缘体覆盖所述芯结构和所述电子组件中的每个的至少一部分并且设置在所述腔的至少一部分中，所述一个或更多个堆积布线层均设置在所述第二绝缘体上或者所述第二绝缘体中。所述阻挡层的一个表面的在通过所述腔从所述第一绝缘体暴露的区域中的部分可具有0.6μm至1.2μm的中心线平均粗糙度Ra和/或7μm至13μm的十点平均粗糙度Rz。
本公开中提出的若干解决方案中的其他解决方案可在于：通过将表面安装组件设置在嵌有电子组件的基板上而引入模块化的结构。
例如，一个或更多个表面安装组件可分别通过电连接金属凸块安装在根据上述示例的嵌有电子组件的基板上。
附图说明
通过以下结合附图进行的详细描述，本公开的以上和其他方面、特征及其他优点将被更清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3是示出嵌有电子组件的基板的示例的示意性截面图；
图4是沿图3的线I-I'截取的嵌有电子组件的基板的示意性剖切平面图；
图5是图3的嵌有电子组件的基板的R区域的示意性放大截面图；
图6是通过电子显微镜观察到的图5的A区域的示意性表面照片；
图7是通过电子显微镜观察到的图5的B区域的示意性表面照片；以及
图8至图14是示出制造图3的嵌有电子组件的基板的示例的示意性工艺图。
具体实施方式
在下文中，现在将参照附图详细描述本公开的示例性实施例。
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接和/或电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到下面将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模数转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。芯片相关组件1020可具有包括上述芯片或电子组件的封装件的形式。
网络相关组件1030可包括基于诸如以下的协议操作的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进仅数据(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括基于各种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，并且还可包括用于各种其他目的的具有芯片组件的形式的无源组件等。此外，其他组件1040可与上述芯片相关组件1020和/或网络相关组件1030组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接和/或电连接到主板1010或者可不物理连接和/或电连接到主板1010的其他电子组件。其他电子组件的示例可包括相机1050、天线1060、显示器1070、电池1080等。然而，其他电子组件不限于此，并且还可包括音频编解码器、视频编解码器、功率放大器、指南针、加速度计、陀螺仪、扬声器、大容量存储装置(例如，硬盘驱动器)、光盘(CD)、数字通用光盘(DVD)等。此外，根据电子装置1000的类型，可包括用于各种目的的其他电子组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板个人计算机(PC)、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，并且可以是处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，电子装置可以是例如智能电话1100。主板1110可容纳在智能电话1100中，并且各种电子组件1120可物理连接和/或电连接到主板1110。此外，可物理连接和/或电连接到主板1110或者可不物理连接和/或电连接到主板1110的其他电子组件(诸如相机模块1130和/或扬声器1140)可容纳在智能电话1100中。电子组件1120中的一些可以是上述芯片相关组件，例如，半导体封装件1121，但不限于此。半导体封装件1121可具有其中电子组件嵌入多层印刷电路板中的形式和/或其中电子组件表面安装在多层印刷电路板上的形式，但不限于此。另一方面，电子装置不必限于智能电话1100，而是可以是如上所述的其他电子装置。
图3是示出嵌有电子组件的基板的示例的示意性截面图。
图4是沿图3的线I-I'截取的嵌有电子组件的基板的示意性剖切平面图。
图5是图3的嵌有电子组件的基板的R区域的示意性放大截面图。
图6是通过电子显微镜观察到的图5的A区域的示意性表面照片。
图7是通过电子显微镜观察到的图5的B区域的示意性表面照片。
参照图3至图7，根据示例的嵌有电子组件的基板100可包括芯结构110、电子组件120和堆积结构160，并且还可包括第一钝化层170和第二钝化层180。芯结构110可包括第一绝缘体111a、111b和111c以及多个芯布线层112a、112b、112c和112d，多个芯布线层112a、112b、112c和112d分别设置在第一绝缘体111a、111b和111c上或者第一绝缘体111a、111b和111c中。芯结构110可具有腔110H，腔110H在厚度方向上穿过第一绝缘体111a、111b和111c的至少一部分(例如，111a和111c)。阻挡层115可设置为腔110H的底表面。电子组件120可设置在腔110H中并且附接到阻挡层115。阻挡层115可具有中央区域和边缘区域，在中央区域中，阻挡层115的上表面的一部分通过腔110H从第一绝缘体111a、111b和111c暴露，在边缘区域中，阻挡层115的上表面的其他部分被第一绝缘体111a、111b和111c覆盖。在这种情况下，阻挡层115的上表面在中央区域中的表面粗糙度可大于阻挡层115的上表面在边缘区域中的表面粗糙度。这里，表面粗糙度可以是中心线平均粗糙度Ra和/或十点平均粗糙度Rz。
此外，如上所述，近来需要用于将有源组件和/或无源组件嵌入基板中的技术。在这种嵌有电子组件的基板的结构中，与非对称结构相比，在对称结构中翘曲控制可能相对容易。然而，需要非对称结构在消除不必要的层的同时充分确保电子组件的厚度。此外，为了将电子组件嵌入并埋设在非对称结构的基板中，需要形成具有盲腔形式的腔。为了形成这种腔，可考虑激光加工或喷砂加工。在这种情况下，可能需要利用金属材料形成的阻挡层来调节加工深度。在形成腔之后，可使用粘合剂等将电子组件附接到阻挡层。然而，在激光加工或喷砂加工之后，阻挡层的暴露的表面可能由于加工而难以具有精细粗糙度。因此，在包含树脂的粘合剂和包含金属的阻挡层的异质材料之间的粘合性可能是低的。结果，在阻挡层和粘合剂之间可能容易出现界面分层。例如，可能由于基板的翘曲而出现界面分层，并且甚至在热循环或吸湿测试之后也可能出现界面分层。也就是说，可能出现可靠性问题。
另一方面，在根据示例的嵌有电子组件的基板100中，在阻挡层115的上表面(其提供用于形成腔110H的底表面)的通过腔110H暴露的中央区域中另外地形成精细粗糙度。因此，阻挡层115的上表面的在暴露的中央区域中的部分可具有与阻挡层115的上表面的在掩埋的边缘区域中的部分的表面粗糙度不同的表面粗糙度。例如，阻挡层115的上表面在中央区域中的表面粗糙度(例如，中心线平均粗糙度Ra)可大于阻挡层115的上表面在边缘区域中的表面粗糙度(例如，中心线平均粗糙度Ra)。对于另一示例，阻挡层115的上表面在中央区域中的表面粗糙度(例如，十点平均粗糙度Rz)可大于阻挡层115的上表面在边缘区域中的表面粗糙度(例如，十点平均粗糙度Rz)。通过阻挡层115的上表面在暴露区域中的表面粗糙度具有这种相对尺寸，可通过增大表面积或锚固效果(anchoring effect)来改善机械结合力。结果，可改善粘合剂125和阻挡层115的异质材料之间的粘合性。因此，可解决诸如界面分层等的可靠性问题。
此外，阻挡层115的上表面的在通过腔110H从第一绝缘体111a、111b和111c暴露的中央区域中的部分可具有第一凹凸部和第二凹凸部，第一凹凸部具有第一高度差h1，第二凹凸部形成在第一凹凸部上并具有第二高度差h2。尽管在附图中简要地示出，但是第一高度差h1和第二高度差h2是指各个凹凸的高度差的平均值。例如，阻挡层115的上表面的通过激光加工或喷砂加工暴露的中央区域可基本上具有浮雕形式(embossed form)的第一凹凸部。此外，通过表面抛光等，可在第一凹凸部上进一步形成具有精细粗糙度形式的第二凹凸部。在这种情况下，可通过浮雕形式的第一凹凸部来增大表面积而改善与粘合剂125的粘合性，并且可通过具有精细粗糙度形式的第二凹凸部来提供锚固效果等而进一步改善与粘合剂125的粘合性。此外，由于具有精细粗糙度形式的第二凹凸部形成在浮雕形式的第一凹凸部上，因此可更有效地实现阻挡层115的上表面的暴露的中央区域和阻挡层115的上表面的掩埋的边缘区域之间的表面粗糙度的相对差异。因此，可更有效地解决诸如界面分层等的可靠性问题。
此外，阻挡层115的上表面的嵌入第一绝缘体111a、111b和111c中的边缘区域的部分可具有第三凹凸部，第三凹凸部具有第三高度差h3。尽管附图中简要地示出，但是第三高度差h3是指凹凸的高度差的平均值。在这种情况下，上述第一凹凸部的第一高度差h1可大于第三凹凸部的第三高度差h3，上述第二凹凸部的第二高度差h2可大于第三凹凸部的第三高度差h3。通过实现这种相对尺寸，可更有效地改善阻挡层115和粘合剂125之间的粘合性，并且可更有效地解决诸如界面分层的可靠性问题。
此外，阻挡层115在具有暴露的上表面的中央区域中的厚度可比阻挡层115在具有掩埋的上表面的边缘区域中的厚度薄。例如，阻挡层115的中央区域可在用于形成腔110H的工艺和用于形成精细粗糙度的工艺中被部分地去除，因此可具有这种厚度关系。
在下文中，将参照附图更详细地描述根据示例的在嵌有电子组件的基板100中包括的各个组件。
芯结构110可包括：第一芯绝缘层111a；第一芯布线层112a和阻挡层115，均设置在第一芯绝缘层111a的下表面上；第二芯布线层112b，设置在第一芯绝缘层111a的上表面上；第二芯绝缘层111b，设置在第一芯绝缘层111a的下表面上并且覆盖第一芯布线层112a和阻挡层115中的每个的至少一部分；第三芯布线层112c，设置在第二芯绝缘层111b的下表面上；第三芯绝缘层111c，设置在第一芯绝缘层111a的上表面上并且覆盖第二芯布线层112b的至少一部分；以及第四芯布线层112d，设置在第三芯绝缘层111c的上表面上。芯结构110还可包括：第一芯过孔层113a，穿过第一芯绝缘层111a，并且将第一芯布线层112a和第二芯布线层112b彼此连接；第二芯过孔层113b，穿过第二芯绝缘层111b并且将第一芯布线层112a和第三芯布线层112c彼此连接；以及第三芯过孔层113c，穿过第三芯绝缘层111c并且将第二芯布线层112b和第四芯布线层112d彼此连接。
芯结构110可根据特定材料进一步改善嵌有电子组件的基板100的刚性，并用于确保第一堆积绝缘层130的厚度的均匀性。此外，芯结构110可包括第一芯布线层112a、第二芯布线层112b、第三芯布线层112c和第四芯布线层112d以及第一芯过孔层113a、第二芯过孔层113b和第三芯过孔层113c，可设计各种电路，并且还可提供上下电连接路径。此外，芯结构110可包括设置在电子组件120的背面下方的第三芯布线层112c，因此可容易地提供背面布线层。芯结构110可利用比附图中所示的层更多的层构成。此外，芯结构110的芯布线层112a、112b、112c和112d的数量可大于堆积结构160的堆积布线层132、142和152的数量。
芯结构110可具有腔110H。阻挡层115可设置为腔110H的底表面。腔110H可具有穿过第一芯绝缘层111a和第三芯绝缘层111c但不穿过第二芯绝缘层111b的盲腔的形式。腔110H可具有截面的宽度从上侧到下侧变窄的锥形轮廓，但不限于此。
可使用绝缘材料作为第一芯绝缘层111a的材料。在这种情况下，作为绝缘材料，可使用覆铜层压板(CCL)的绝缘材料。可分别使用绝缘材料作为第二芯绝缘层111b和第三芯绝缘层111c的材料。在这种情况下，作为绝缘材料，可使用树脂涂覆铜(resin coatedcopper，RCC)的绝缘材料。然而，第一芯绝缘层、第二芯绝缘层和第三芯绝缘层的材料不限于此，并且可使用诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂或者与无机填料一起浸入到诸如玻璃纤维的芯材料中的树脂(例如，半固化片等)作为第一芯绝缘层111a、第二芯绝缘层111b和第三芯绝缘层111c中的每个的材料。当使用具有高刚度的材料(诸如包含玻璃纤维的半固化片等)时，在翘曲控制方面可能更有效。第二芯绝缘层111b和第三芯绝缘层111c可包括相同种类的材料。第一芯绝缘层111a可具有比第二芯绝缘层111b的厚度和第三芯绝缘层111c的厚度大的厚度。
第一芯布线层112a、第二芯布线层112b、第三芯布线层112c和第四芯布线层112d可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。第一芯布线层112a、第二芯布线层112b、第三芯布线层112c和第四芯布线层112d可根据设计执行各种功能。例如，第一芯布线层112a、第二芯布线层112b、第三芯布线层112c和第四芯布线层112d可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等以外的各种信号图案，诸如数据信号图案等。这些图案中的每个可具有线形式、面形式或垫形式。第一芯布线层112a、第二芯布线层112b、第三芯布线层112c和第四芯布线层112d可通过诸如加成工艺(AP)、半加成工艺(SAP)、改进的半加成工艺(MSAP)或封孔(TT)的镀覆工艺形成，并且因此均可包括种子层(无电镀层)和基于种子层形成的电镀层。第一芯布线层112a、第二芯布线层112b、第三芯布线层112c和第四芯布线层112d可进一步包括铜箔层作为最下层。此外，第一芯布线层112a和第二芯布线层112b可基于CCL形成，并且因此可具有铜箔层作为最下层。
第一芯过孔层113a、第二芯过孔层113b和第三芯过孔层113c可分别穿过第一芯绝缘层111a、第二芯绝缘层111b和第三芯绝缘层111c，并且将第一芯布线层112a、第二芯布线层112b、第三芯布线层112c和第四芯布线层112d竖直地连接。第一芯过孔层113a、第二芯过孔层113b和第三芯过孔层113c也可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。根据设计，第一芯过孔层113a、第二芯过孔层113b和第三芯过孔层113c可分别包括信号连接过孔、接地连接过孔和电力连接过孔。第一芯过孔层113a、第二芯过孔层113b和第三芯过孔层113c中的每个的连接过孔可利用金属材料完全填充，或者还可利用金属材料沿着通路孔的壁表面形成。第一芯过孔层113a可具有沙漏形状或圆柱形状。第二芯过孔层113b和第三芯过孔层113c可具有沿着相反的方向渐缩的轮廓(例如，锥形轮廓)，并且第一芯过孔层113a介于这两者之间。第一芯过孔层113a、第二芯过孔层113b和第三芯过孔层113c也可通过镀覆工艺(例如，AP、SAP、MSAP、TT等)形成，并且因此可包括种子层(无电镀层)和基于种子层形成的电镀层。此外，第一芯过孔层113a可基于CCL形成，并且因此可具有铜箔层作为最下层。第一芯过孔层113a的连接过孔可与第一芯布线层112a的垫图案和第二芯布线层112b的垫图案无边界地一体化。第二芯过孔层113b和第三芯过孔层113c的连接过孔可分别与第三芯布线层112c的垫图案和第四芯布线层112d的垫图案无边界地一体化。
阻挡层115可设置在第一芯绝缘层111a的下表面上并且被第二芯绝缘层111b覆盖。阻挡层115可通过与第一芯布线层112a的镀覆工艺相同的镀覆工艺(例如，诸如AP、SAP、MSAP或TT的工艺)形成，并且因此可包括种子层(无电镀层)和基于种子层形成的电镀层。阻挡层115可进一步包括铜箔层作为最下层。阻挡层115可与第一芯布线层112a通过相同的镀覆工艺同时形成，并且因此可与第一芯布线层112a设置于相同的高度。阻挡层115可包括与第一芯布线层112a相同的金属材料，例如，铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。阻挡层115可具有平面形状。例如，在平面中，阻挡层115可具有中央区域被暴露并且边缘区域被掩埋的矩形形状或正方形形状，但不限于此。
阻挡层115可具有通过腔110H从第一芯绝缘层111a暴露的中央区域，以及围绕中央区域并被第一芯绝缘层111a覆盖的边缘区域。阻挡层115的上表面在中央区域和边缘区域中可具有如上所述的相对的表面粗糙度。另一方面，可通过对每个表面测量精细粗糙度来比较表面粗糙度。例如，阻挡层115的上表面在中央区域中可具有0.6μm至1.2μm的中心线平均粗糙度Ra，并且在边缘区域中可具有0.1μm至0.4μm的中心线平均粗糙度Ra。此外，阻挡层115的上表面在中央区域中可具有7μm至13μm的十点平均粗糙度Rz，并且在边缘区域中可具有0.9μm至3μm的十点平均粗糙度Rz。阻挡层115的上表面在中央区域中可具有如上所述的浮雕形式的第一凹凸部和形成在第一凹凸部上的具有精细粗糙度形式的第二凹凸部，并且在边缘区域中可具有如上所述的具有精细粗糙度形式的第三凹凸部。第一凹凸部的第一高度差h1、第二凹凸部的第二高度差h2和第三凹凸部的第三高度差h3可按此顺序相对地变小。如果必要，阻挡层115的下表面也可具有精细粗糙度。
电子组件120可设置在腔110H中。电子组件120的背面可通过已知的粘合剂125附接到阻挡层115，已知的粘合剂125包括诸如环氧树脂的粘合剂成分的树脂，例如，芯片附着膜(DAF)。电子组件120可以是在单个芯片中集成数量为数百至数百万或更多的元件而提供的集成电路(IC)。例如，电子组件120可以是处理器芯片(更具体地，应用处理器(AP))，诸如中央处理器(例如，CPU)、图形处理器(例如，GPU)、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等，但不限于此。例如，电子组件120还可以是存储器(诸如易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存等)，或者逻辑芯片(诸如模数转换器、专用IC(ASIC)等)。此外，电子组件120可以是芯片形式的无源组件。
电子组件120可基于有源晶圆形成。电子组件120的主体的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。可在主体上形成各种电路。连接垫120P可设置在主体的有效表面(即，与电子组件120的背面相对的表面)上。连接垫120P可将电子组件120电连接到其他组件。连接垫120P的材料可以是诸如铜(Cu)、铝(Al)等的导电材料，而没有特别限制。覆盖连接垫120P的至少一部分并且使连接垫120P的至少一部分暴露的钝化膜可设置在主体的有效表面上。钝化膜可以是氧化物膜或氮化物膜，或者是氧化物膜和氮化物膜的双层。绝缘层等可进一步设置在所需位置。电子组件120可以是裸片，但不限于此，并且可以是具有重新分布区域的封装芯片。
堆积结构160可包括第二绝缘体130、140和150以及一个或更多个堆积布线层132、142和152，第二绝缘体130、140和150覆盖芯结构110和电子组件120中的每个的至少一部分并且设置在腔110H的至少一部分中，一个或更多个堆积布线层132、142和152均设置在第二绝缘体130、140和150上或者第二绝缘体130、140和150中。具体地，堆积结构160可包括：第一堆积绝缘层130，覆盖芯结构110和电子组件120中的每个的至少一部分并且填充腔110H的至少一部分；第一堆积布线层132，设置在第一堆积绝缘层130上；第二堆积绝缘层140，设置在第一堆积绝缘层130上并覆盖第一堆积布线层132的至少一部分；第二堆积布线层142，设置在第二堆积绝缘层140上；第三堆积绝缘层150，设置在第二堆积绝缘层140上并覆盖第二堆积布线层142的至少一部分；以及第三堆积布线层152，设置在第三堆积绝缘层150上。堆积结构160可进一步包括：第一堆积过孔层133，穿过第一堆积绝缘层130并将第一堆积布线层132连接到连接垫120P和第四芯布线层112d；第二堆积过孔层143，穿过第二堆积绝缘层140并且将第一堆积布线层132和第二堆积布线层142彼此连接；以及第三堆积过孔层153，穿过第三堆积绝缘层150并且将第二堆积布线层142和第三堆积布线层152彼此连接。
堆积结构160可在向上的方向上允许更多的布线设计。堆积结构160可包括第一堆积布线层132、第二堆积布线层142和第三堆积布线层152以及第一堆积过孔层133、第二堆积过孔层143和第三堆积过孔层153，可设计各种电路，并且还可提供上下电连接路径。堆积结构160可利用比附图中所示的层更多的层构成。然而，堆积结构160不限于此，而是可利用比附图中所示的层更少的层构成。
第一堆积绝缘层130、第二堆积绝缘层140和第三堆积绝缘层150可按顺序层压在芯结构110和电子组件120上。第一堆积绝缘层130可覆盖芯结构110和电子组件120中的每个的至少一部分。此外，第一堆积绝缘层130可填充腔110H的至少一部分。第一堆积绝缘层130、第二堆积绝缘层140和第三堆积绝缘层150中的每个的材料没有特别限制。例如，可使用绝缘材料作为第一堆积绝缘层130、第二堆积绝缘层140和第三堆积绝缘层150的材料。在这种情况下，可使用诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、其中热固性树脂和热塑性树脂与无机填料混合的树脂(例如，ABF(Ajinomoto Build-up Film)等)作为绝缘材料。第一堆积绝缘层130、第二堆积绝缘层140和第三堆积绝缘层150可包括相同种类的材料。由于第一堆积绝缘层130、第二堆积绝缘层140和第三堆积绝缘层150在固化之后一体化，因此可能难以区分它们自身的边界。
第一堆积布线层132、第二堆积布线层142和第三堆积布线层152均可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。第一堆积布线层132、第二堆积布线层142和第三堆积布线层152也可根据设计执行各种功能。例如，第一堆积布线层132、第二堆积布线层142和第三堆积布线层152可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等以外的各种信号图案，诸如数据信号图案等。这些图案中的每个可以是线形式、面形式或垫形式。第一堆积布线层132、第二堆积布线层142和第三堆积布线层152也可通过镀覆工艺(例如，AP、SAP、MSAP、TT等)形成，并且可包括种子层(无电镀层)以及基于种子层形成的电镀层。第一堆积布线层132、第二堆积布线层142和第三堆积布线层152可进一步包括铜箔层作为最下层。
第一堆积过孔层133、第二堆积过孔层143和第三堆积过孔层153分别穿过第一堆积绝缘层130、第二堆积绝缘层140和第三堆积绝缘层150。第一堆积过孔层133可将第一堆积布线层132连接到电子组件120的连接垫120P。此外，第一堆积过孔层133可将第一堆积布线层132连接到第四芯布线层112d。第二堆积过孔层143和第三堆积过孔层153可将第一堆积布线层132、第二堆积布线层142和第三堆积布线层152彼此竖直连接。第一堆积过孔层133、第二堆积过孔层143和第三堆积过孔层153也可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。根据设计，第一堆积过孔层133、第二堆积过孔层143和第三堆积过孔层153也可包括信号连接过孔、接地连接过孔和电力连接过孔。第一堆积过孔层133、第二堆积过孔层143和第三堆积过孔层153可利用金属材料完全填充，或者可利用金属材料沿着通路孔的壁表面形成。第一堆积过孔层133、第二堆积过孔层143和第三堆积过孔层153可具有沿着相同方向渐缩的轮廓(例如，锥形轮廓)。例如，在截面上，第一堆积过孔层133、第二堆积过孔层143和第三堆积过孔层153的上部宽度可大于下部宽度。例如，第一堆积过孔层133、第二堆积过孔层143和第三堆积过孔层153中的每个可具有截面的宽度在从堆积结构160朝向芯结构110的方向上变窄的锥形轮廓。第一堆积过孔层133、第二堆积过孔层143和第三堆积过孔层153也可通过镀覆工艺(例如，AP、SAP、MSAP、TT等)形成，并且可包括种子层(无电镀层)以及基于种子层形成的电镀层。第一堆积过孔层133、第二堆积过孔层143和第三堆积过孔层153的连接过孔可分别与第一堆积布线层132的垫图案、第二堆积布线层142的垫图案和第三堆积布线层152的垫图案无边界地一体化。
第一钝化层170可保护第三芯布线层112c免受外部物理损坏或化学损坏。第一钝化层170可设置在第二芯绝缘层111b的下表面上，以覆盖第三芯布线层112c的至少一部分，并具有分别使第三芯布线层112c的至少一部分暴露的多个第一开口。第一钝化层170的材料没有特别限制。例如，可使用绝缘材料作为第一钝化层170的材料。在这种情况下，可使用诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、其中热固性树脂和热塑性树脂与无机填料混合的树脂(例如，ABF等)作为绝缘材料。然而，第一钝化层170的材料不受限制，并且可使用诸如阻焊剂(SR)的感光绝缘材料。
第二钝化层180可保护第三堆积布线层152免受外部物理损坏或化学损坏。第二钝化层180可设置在第三堆积绝缘层150的上表面上，以覆盖第三堆积布线层152的至少一部分，并具有分别使第三堆积布线层152的至少一部分暴露的多个第二开口。第二钝化层180的材料没有特别限制。例如，可使用绝缘材料作为第二钝化层180的材料。在这种情况下，可使用上述ABF、SR等作为绝缘材料。如果必要，第二钝化层180可包括与第一钝化层170不同种类的材料。例如，第二钝化层180可具有更小的热膨胀系数(CTE)。因而，可进一步改善基板的上部和下部的热膨胀系数的偏差。
第一电连接金属凸块190可分别设置在第一钝化层170的第一开口上。第一电连接金属凸块190均可连接到暴露的第三芯布线层112c。第一电连接金属凸块190可将嵌有电子组件的基板100物理连接和/或电连接到外部。例如，嵌有电子组件的基板100可通过第一电连接金属凸块190安装在电子装置的主板或另一球栅阵列(BGA)基板上。第一电连接金属凸块190中的每个可利用锡(Sn)或含锡(Sn)的合金(例如，焊料等)形成。然而，这仅仅是示例，并且第一电连接金属凸块190中的每个的材料不特别限于此。第一电连接金属凸块190中的每个可以是焊盘、焊球、引脚等。第一电连接金属凸块190可形成为多层或单层。当第一电连接金属凸块190形成为多层时，第一电连接金属凸块190可包括铜(Cu)柱和焊料。当第一电连接金属凸块190形成为单层时，第一电连接金属凸块190可包括锡-银焊料或铜(Cu)。然而，这仅仅是示例，并且第一电连接金属凸块190不限于此。第一电连接金属凸块190的数量、间隔、布置形式等没有特别限制，并且可根据设计细节进行修改。如果必要，凸块下金属(UBM)可设置在多个第一开口中的每个上，并且第一电连接金属凸块190均可连接到凸块下金属。
表面安装组件210可进一步设置在第二钝化层180上。表面安装组件210可通过第二电连接金属凸块220以表面安装的形式设置在第二钝化层180上。表面安装组件210可以是有源组件和/或无源组件。有源组件的示例可包括上面关于电子组件120描述的IC等。无源组件的示例可包括诸如多层陶瓷电容器(MLCC)的片式电容器、诸如功率电感器(PI)的片式电感器等。第二电连接金属凸块220可包括锡(Sn)或含锡(Sn)的合金，例如，焊料等。第二电连接金属凸块220可分别设置在第二钝化层180的多个第二开口上，并且均可连接到暴露的第三堆积布线层152。如果必要，可在第二钝化层180上进一步设置覆盖表面安装组件210的模制材料。模制材料可以是已知的环氧模塑料(EMC)，但不限于此。当进一步设置表面安装组件210时，嵌有电子组件的基板100可实现为SiP。
此外，根据示例的嵌有电子组件的基板100可具有多个腔110H。在这种情况下，上述阻挡层115可应用于每个腔110H。相同或不同的电子组件可设置在每个腔110H中。
图8至图14是示出制造图3的嵌有电子组件的基板的示例的示意性工艺图。
参照图8，首先，制备用作第一芯绝缘层111a的CCL等。可通过在绝缘材料的上表面和下表面上层压铜箔m1来形成CCL。接下来，可使用机械钻等在CCL中形成通路孔113ah。接下来，可通过镀覆工艺形成第一芯布线层112a和第二芯布线层112b以及第一芯过孔层113a。此外，可形成阻挡层115。在一个示例中，阻挡层115和第一芯布线层112a可通过相同的工艺利用相同的材料形成，但是本公开不限于此。
参照图9，接下来，可通过使用RCC等将半固化片层压在第一芯绝缘层111a的上侧和下侧上来形成第二芯绝缘层111b和第三芯绝缘层111c。RCC可通过在绝缘材料上层压铜箔m2而形成。此外，可通过激光加工等形成通路孔113bh和113ch。接下来，可通过镀覆工艺形成第三芯布线层112c和第四芯布线层112d以及第二芯过孔层113b和第三芯过孔层113c。接下来，可将分离载体膜310附接到通过一系列工艺制造的芯结构110的下侧，并且诸如ABF的第一钝化层170介于分离载体膜310和芯结构110之间。
参照图10，接下来，可将图案化的干膜320附接到芯结构110的上侧，并且可通过金属蚀刻和喷砂去除芯绝缘层来形成具有到阻挡层115的深度的腔110H。在这种情况下，可在阻挡层115的表面上形成上述浮雕形式的第一凹凸部。接下来，可在阻挡层115的表面上另外地形成精细粗糙度。可使用机械抛光或化学抛光的方法作为形成精细粗糙度的方法。机械抛光的示例可包括软皮抛光(buff polishing)、喷射抛光等，化学抛光的示例可包括软蚀刻，但不限于此。因而，可在浮雕形式的第一凹凸部上形成具有精细粗糙度形式的第二凹凸部。随后，可去除干膜320。
参照图11，接下来，可使用粘合剂125将电子组件120以面朝上的形式附接到腔110H中的阻挡层115上。接下来，可利用ABF层压件等形成第一堆积绝缘层130。
参照图12，接下来，可通过激光加工等形成通路孔133h。接下来，可通过镀覆工艺形成第一堆积布线层132和第一堆积过孔层133。
参照图13，接下来，可以以类似的方式形成第二堆积绝缘层140、第二堆积布线层142和第二堆积过孔层143。接下来，可以以类似的方式形成第三堆积绝缘层150、第三堆积布线层152和第三堆积过孔层153。可通过一系列工艺来形成堆积结构160。
参照图14，接下来，可通过层压ABF或者涂覆和固化SR在堆积结构160的上侧上形成第二钝化层180。接下来，可分离分离载体膜310。如果必要，可在第一钝化层170和第二钝化层180中分别形成第一开口和第二开口。此外，如果必要，可形成第一电连接金属凸块190和第二电连接金属凸块220以安装表面安装组件210。
可通过一系列工艺来制造根据上述示例的嵌有电子组件的基板100，并且其他细节与上述相同，因此将省略对其的详细描述。
这里，为了方便，关于附图，侧部、侧表面等用于指示左右方向或者在该方向上的表面；为了方便，关于附图，上侧、上部、上表面等用于指示向上的方向或者在该方向上的表面；并且为了方便，关于附图，下侧、下部、下表面等用于指示向下的方向或者在该方向上的表面。此外，短语“位于侧部、上侧、上部、下侧或下部”已被用作包括目标组件定位在相应的方向上但不直接接触参考组件的情况以及目标组件在相应的方向上直接接触参考组件的情况的概念。然而，定义这些方向是为了便于解释，并且权利要求不受如上所述定义的方向的具体限制，并且可随时改变上部和下部的概念。
本公开中的组件与另一组件的“连接”的含义包括通过粘合层的间接连接以及两个组件之间的直接连接。此外，“电连接”意指包括物理连接和物理断开的概念。可理解的是，当元件利用“第一”和“第二”被提及时，该元件不受此限制。它们可仅用于将元件与其他元件区分开的目的，并且可不限制元件的顺序或重要性。在一些情况下，在不脱离本公开的范围的情况下，第一组件可被命名为第二组件，并且类似地，第二组件也可被命名为第一组件。
在此使用的术语“示例性实施例”不是指示相同的示例性实施例，而是被提供用于强调与另一示例性实施例不同的特定特征或特性。然而，在此提供的示例性实施例被认为能够通过彼此整体地或部分地组合来实现。例如，除非在此提供了相反或相矛盾的描述，否则即使特定示例性实施例中描述的一个元件没有在另一示例性实施例中描述，该元件仍可被理解为与另一示例性实施例相关的描述。
使用在此使用的术语仅为了描述示例性实施例而不是限制本公开。在这种情况下，除非上下文另外解释，否则单数形式包括复数形式。
如上所述，根据本公开中的示例性实施例，可提供在异质材料之间具有改善的结合可靠性的嵌有电子组件的基板。
此外，可提供可以以SiP的形式模块化和小型化的嵌有电子组件的基板。
尽管以上已经示出和描述了示例性实施例，但是对于本领域技术人员将显而易见的是，在不脱离本发明的由所附权利要求限定的范围的情况下，可做出修改和变型。

Claims (19)

1.一种嵌有电子组件的基板，包括：
芯结构，包括第一绝缘体和多个芯布线层，所述多个芯布线层分别设置在所述第一绝缘体上或者所述第一绝缘体中，并且所述芯结构具有在所述第一绝缘体的厚度方向上穿过所述第一绝缘体的至少一部分的腔，且所述芯结构具有设置为所述腔的底表面的阻挡层；
电子组件，设置在所述腔中并且附接到所述阻挡层；以及
堆积结构，包括第二绝缘体以及一个或更多个堆积布线层，所述第二绝缘体覆盖所述芯结构和所述电子组件中的每个的至少一部分并且设置在所述腔的至少一部分中，所述一个或更多个堆积布线层均设置在所述第二绝缘体上或者所述第二绝缘体中，
其中，所述阻挡层具有第一区域和第二区域，在所述第一区域中，所述阻挡层的一个表面的一部分通过所述腔从所述第一绝缘体暴露，在所述第二区域中，所述阻挡层的所述一个表面的其他部分被所述第一绝缘体覆盖，并且
所述阻挡层的所述一个表面在所述第一区域中的表面粗糙度大于所述阻挡层的所述一个表面在所述第二区域中的表面粗糙度。
2.根据权利要求1所述的嵌有电子组件的基板，其中，所述阻挡层的所述一个表面在所述第一区域中的中心线平均粗糙度大于所述阻挡层的所述一个表面在所述第二区域中的中心线平均粗糙度。
3.根据权利要求2所述的嵌有电子组件的基板，其中，所述阻挡层的所述一个表面在所述第一区域中具有0.6μm至1.2μm的中心线平均粗糙度，并且在所述第二区域中具有0.1μm至0.4μm的中心线平均粗糙度。
4.根据权利要求1所述的嵌有电子组件的基板，其中，所述阻挡层的所述一个表面在所述第一区域中的十点平均粗糙度大于所述阻挡层的所述一个表面在所述第二区域中的十点平均粗糙度。
5.根据权利要求4所述的嵌有电子组件的基板，其中，所述阻挡层的所述一个表面在所述第一区域中具有7μm至13μm的十点平均粗糙度，并且在所述第二区域中具有0.9μm至3μm的十点平均粗糙度。
6.根据权利要求1所述的嵌有电子组件的基板，其中，所述阻挡层在所述第一区域中的厚度比所述阻挡层在所述第二区域中的厚度薄。
7.根据权利要求1所述的嵌有电子组件的基板，其中，所述阻挡层与所述多个芯布线层中的一个芯布线层设置在相同的高度上。
8.根据权利要求1所述的嵌有电子组件的基板，其中，所述电子组件具有其上设置有连接垫的第一表面以及与所述第一表面相对的第二表面，并且
所述第二表面通过芯片附着膜附接到所述阻挡层。
9.根据权利要求8所述的嵌有电子组件的基板，其中，所述芯结构包括：第一芯绝缘层；第一芯布线层和所述阻挡层，均设置在所述第一芯绝缘层的一个表面上；第二芯布线层，设置在所述第一芯绝缘层的另一表面上；第二芯绝缘层，设置在所述第一芯绝缘层的所述一个表面上并且覆盖所述第一芯布线层和所述阻挡层中的每个的至少一部分；第三芯绝缘层，设置在所述第一芯绝缘层的所述另一表面上并且覆盖所述第二芯布线层的至少一部分；第三芯布线层，设置在所述第二芯绝缘层上；第四芯布线层，设置在所述第三芯绝缘层上；第一芯过孔层，穿过所述第一芯绝缘层并且将所述第一芯布线层和所述第二芯布线层彼此连接；第二芯过孔层，穿过所述第二芯绝缘层并且将所述第一芯布线层和所述第三芯布线层彼此连接；以及第三芯过孔层，穿过所述第三芯绝缘层并且将所述第二芯布线层和所述第四芯布线层彼此连接，
所述第一绝缘体包括所述第一芯绝缘层、所述第二芯绝缘层和所述第三芯绝缘层，
所述多个芯布线层包括所述第一芯布线层、所述第二芯布线层、所述第三芯布线层和所述第四芯布线层，
所述第一芯绝缘层具有比所述第二芯绝缘层和所述第三芯绝缘层中的每个的厚度大的厚度，并且
所述第二芯过孔层和所述第三芯过孔层具有沿着相反的方向渐缩的轮廓。
10.根据权利要求9所述的嵌有电子组件的基板，其中，所述堆积结构包括：第一堆积绝缘层，覆盖所述芯结构和所述电子组件中的每个的至少一部分并且设置在所述腔的至少一部分中；第一堆积布线层，设置在所述第一堆积绝缘层上；以及第一堆积过孔层，穿过所述第一堆积绝缘层并且将所述第一堆积布线层分别连接到所述连接垫和所述第四芯布线层，
所述第二绝缘体包括所述第一堆积绝缘层，
所述一个或更多个堆积布线层包括所述第一堆积布线层，并且
所述第一堆积过孔层具有截面的宽度在从所述堆积结构朝向所述芯结构的方向上变窄的锥形轮廓。
11.根据权利要求10所述的嵌有电子组件的基板，其中，所述堆积结构还包括：第二堆积绝缘层，设置在所述第一堆积绝缘层上并且覆盖所述第一堆积布线层的至少一部分；第二堆积布线层，设置在所述第二堆积绝缘层上；以及第二堆积过孔层，穿过所述第二堆积绝缘层并且将所述第一堆积布线层和所述第二堆积布线层彼此连接，
所述第二绝缘体还包括所述第二堆积绝缘层，
所述一个或更多个堆积布线层还包括所述第二堆积布线层，并且
所述第二堆积过孔层具有截面的宽度在从所述堆积结构朝向所述芯结构的所述方向上变窄的锥形轮廓。
12.根据权利要求1所述的嵌有电子组件的基板，所述嵌有电子组件的基板还包括：
第一钝化层，设置在所述芯结构的其上设置有所述堆积结构侧的相对侧上并且具有多个第一开口，所述多个第一开口分别使所述多个芯布线层中的一个芯布线层的至少一部分暴露；以及
多个第一电连接金属凸块，分别设置在所述多个第一开口上，并且均连接到所述一个芯布线层的暴露的部分。
13.根据权利要求12所述的嵌有电子组件的基板，所述嵌有电子组件的基板还包括：
第二钝化层，设置在所述堆积结构的其上设置有所述芯结构的一侧的相对侧上并且具有多个第二开口，所述多个第二开口分别使所述一个或更多个堆积布线层中的一个堆积布线层的至少一部分暴露；
多个第二电连接金属凸块，分别设置在所述多个第二开口上，并且均连接到所述一个堆积布线层的暴露的部分；以及
一个或更多个表面安装组件，通过所述多个第二电连接金属凸块安装在所述第二钝化层上。
14.一种嵌有电子组件的基板，包括：
芯结构，包括第一绝缘体和多个芯布线层，所述多个芯布线层分别设置在所述第一绝缘体上或者所述第一绝缘体中，并且所述芯结构具有在所述第一绝缘体的厚度方向上穿过所述第一绝缘体的至少一部分的腔，且所述芯结构具有设置为所述腔的底表面的阻挡层；
电子组件，设置在所述腔中并且附接到所述阻挡层；以及
堆积结构，包括第二绝缘体以及一个或更多个堆积布线层，所述第二绝缘体覆盖所述芯结构和所述电子组件中的每个的至少一部分并且设置在所述腔的至少一部分中，所述一个或更多个堆积布线层均设置在所述第二绝缘体上或者所述第二绝缘体中，
其中，所述阻挡层的一个表面的在通过所述腔从所述第一绝缘体暴露的区域中的部分具有第一凹凸部和第二凹凸部，所述第二凹凸部设置在所述第一凹凸部上并且具有比所述第一凹凸部的凹凸高度差小的凹凸高度差。
15.根据权利要求14所述的嵌有电子组件的基板，其中，所述阻挡层的所述一个表面的至少一部分被掩埋在所述第一绝缘体中，
所述阻挡层的所述一个表面的被掩埋在所述第一绝缘体中的部分具有第三凹凸部，并且
所述第一凹凸部具有比所述第三凹凸部的凹凸高度差大的凹凸高度差。
16.根据权利要求15所述的嵌有电子组件的基板，其中，所述第二凹凸部具有比所述第三凹凸部的凹凸高度差大的凹凸高度差。
17.一种嵌有电子组件的基板，包括：
芯结构，包括第一绝缘体和多个芯布线层，所述多个芯布线层分别设置在所述第一绝缘体上或所述第一绝缘体中，并且所述芯结构具有在所述第一绝缘体的厚度方向上穿过所述第一绝缘体的至少一部分的腔，且所述芯结构具有设置为所述腔的底表面的阻挡层；
电子组件，设置在所述腔中并且附接到所述阻挡层；以及
堆积结构，包括第二绝缘体以及一个或更多个堆积布线层，所述第二绝缘体覆盖所述芯结构和所述电子组件中的每个的至少一部分并且设置在所述腔的至少一部分中，所述一个或更多个堆积布线层均设置在所述第二绝缘体上或所述第二绝缘体中，
其中，所述阻挡层的一个表面在通过所述腔从所述第一绝缘体暴露的第一区域中的部分具有0.6μm至1.2μm的中心线平均粗糙度和/或7μm至13μm的十点平均粗糙度。
18.根据权利要求17所述的嵌有电子组件的基板，其中，所述阻挡层的所述一个表面的在被所述第一绝缘体覆盖的第二区域中的部分的中心线平均粗糙度小于所述阻挡层的所述一个表面的在通过所述腔从所述第一绝缘体暴露的所述第一区域中的所述部分的中心线平均粗糙度，以及/或者
所述阻挡层的所述一个表面的在被所述第一绝缘体覆盖的所述第二区域中的所述部分的十点平均粗糙度小于所述阻挡层的所述一个表面的在通过所述腔从所述第一绝缘体暴露的所述第一区域中的所述部分的十点平均粗糙度。
19.根据权利要求18所述的嵌有电子组件的基板，其中，所述阻挡层的所述一个表面的在被所述第一绝缘体覆盖的所述第二区域中的所述部分具有0.1μm至0.4μm的中心线平均粗糙度和/或0.9μm至3μm的十点平均粗糙度。
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