CN112968060A - 基于bcd工艺的全隔离ldnmos的制作方法及芯片 - Google Patents
基于bcd工艺的全隔离ldnmos的制作方法及芯片 Download PDFInfo
- Publication number
- CN112968060A CN112968060A CN201911182382.3A CN201911182382A CN112968060A CN 112968060 A CN112968060 A CN 112968060A CN 201911182382 A CN201911182382 A CN 201911182382A CN 112968060 A CN112968060 A CN 112968060A
- Authority
- CN
- China
- Prior art keywords
- sti
- region
- type drift
- ldnmos
- drift region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 49
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 41
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 229910044991 metal oxide Inorganic materials 0.000 title claims abstract description 12
- 150000004706 metal oxides Chemical class 0.000 title claims abstract description 10
- 238000009792 diffusion process Methods 0.000 title description 5
- 238000002955 isolation Methods 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000002347 injection Methods 0.000 claims abstract description 12
- 239000007924 injection Substances 0.000 claims abstract description 12
- 210000000746 body region Anatomy 0.000 claims abstract description 8
- 238000002513 implantation Methods 0.000 claims description 9
- 230000000295 complement effect Effects 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 14
- 101000658644 Homo sapiens Tetratricopeptide repeat protein 21A Proteins 0.000 description 3
- 102100025292 Stress-induced-phosphoprotein 1 Human genes 0.000 description 3
- 101710140918 Stress-induced-phosphoprotein 1 Proteins 0.000 description 3
- 102100034913 Tetratricopeptide repeat protein 21A Human genes 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 101100311260 Caenorhabditis elegans sti-1 gene Proteins 0.000 description 1
- 101000688930 Homo sapiens Signaling threshold-regulating transmembrane adapter 1 Proteins 0.000 description 1
- 101000740162 Homo sapiens Sodium- and chloride-dependent transporter XTRP3 Proteins 0.000 description 1
- 101150021208 SIT2 gene Proteins 0.000 description 1
- 102100024453 Signaling threshold-regulating transmembrane adapter 1 Human genes 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明公开了一种基于BCD工艺的全隔离LDNMOS的制作方法及芯片，全隔离LDNMOS包括P型衬底、高压N阱、N型漂移区、若干STI、P型体区、源区、漏区、闸极和N型漂移区的全隔离区；制作方法包括以下步骤：利用LDPMOS的P型漂移区的制作步骤生成N型漂移区的全隔离区。本发明利用LDPMOS的P型漂移区的制作步骤生成全隔离LDNMOS的N型漂移区的全隔离区，省去了传统全隔离LDNMOS中需要利用一层光罩采用高能注入的形式单独形成P型埋层作为N型漂移区的全隔离区的步骤，通过简化工艺步骤降低了制造成本，并且通过RESURF效应改善了LDNMOS的导通电阻，保证击穿电压以及导通电阻均可以匹配传统全隔离LDNMOS的表现。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种基于BCD工艺的全隔离LDNMOS的制作方法及芯片。
背景技术
BCD(Bipolar-CMOS-DMOS，双极互补双扩散金属氧化物半导体)工艺中典型全隔离LDNMOS(N型横向扩散闸极管)的结构如图5所示，其包括P-substrate(P型衬底)、HVNW(高压N阱)、Ndrift(N型漂移区)、若干STI(浅沟槽隔离)、PBODY(P型体区)、Source(源区)、Drain(漏区)、Gate(闸极)以及Ndrift的全隔离区P-Buried layer(P型埋层)。该典型全隔离LDNMOS(横向扩散闸极管)的制作流程参考如下，相关图包括图1至图5：
步骤一：在P型衬底上形成若干STI，分别为第一STI1、第二STI2、第三STI3、第四STI4、第五STI5、第六STI6，第一STI和第二STI分别位于待形成的漏区两侧；第三STI和第五STI依次远离第一STI并间隔设置；第四STI和第六STI依次远离第二STI并间隔设置；在P型衬底中第五STI靠近第三STI的部分和第六STI靠近第四STI的部分之间以高能注入的方式形成高压N阱，该步骤之后的器件的截面示意图如图1所示。
步骤二：以高能注入的方式在第三STI和第四STI之间的高压N阱的上部形成N型漂移区，该步骤之后的器件的截面示意图如图2所示。
步骤三：通过单独的一层光罩在高压N阱内部形成N型漂移区的全隔离区，也就是P型埋层，P型埋层的两端分别包括部分第五STI和第六STI，该步骤之后的器件的截面示意图如图3所示。
步骤四：在待形成的源区的下侧以大电流大角度注入形成P型体区，该步骤之后的器件的截面示意图如图4所示。
步骤五：进行源区和漏区注入，在第一SIT和第三STI所在的源区的上部形成第一栅极，在第二SIT和第四STI所在的源区的上部形成第二栅极，该步骤之后的器件的截面示意图如图5所示。
现有的BCD工艺中典型全隔离LDNMOS的P型埋层，也就是N型漂移区的全隔离区需要利用一层光罩采用高能注入的形式单独形成，这使得工艺步骤复杂，制造成本偏高。
发明内容
本发明要解决的技术问题是为了克服现有技术中BCD工艺中典型全隔离LDNMOS的P型埋层，也就是N型漂移区的全隔离区需要利用一层光罩采用高能注入的形式单独形成，存在工艺步骤复杂，制造成本偏高的缺陷，提供一种能够简化工艺步骤，降低制造成本且能够保证击穿电压以及导通电阻均可以匹配传统全隔离LDNMOS的表现的基于BCD工艺的全隔离LDNMOS的制作方法及芯片。
本发明是通过下述技术方案来解决上述技术问题：
本发明第一方面提供了一种基于BCD工艺的全隔离LDNMOS的制作方法，所述全隔离LDNMOS包括P型衬底、高压N阱、N型漂移区、若干STI、P型体区、源区、漏区、闸极和所述N型漂移区的全隔离区；
所述制作方法包括以下步骤：
利用LDPMOS(P型横向扩散闸极管)的P型漂移区的制作步骤生成所述N型漂移区的全隔离区。
较佳地，所述P型漂移区的浓度小于所述N型漂移区的浓度。
较佳地，所述P型漂移区的浓度为4E16～5E16/cm3(立方厘米)，所述N型漂移区的浓度为5E16～2E17/cm3。
较佳地，所述利用LDPMOS的P型漂移区的制作步骤生成所述N型漂移区的全隔离区的步骤之前包括以下步骤：
在所述P型衬底上形成第一STI、第二STI、第三STI、第四STI、第五STI、第六STI，所述第一STI和所述第二STI分别位于待形成的漏区两侧；所述第三STI和所述第五STI依次远离所述第一STI并间隔设置；所述第四STI和所述第六STI依次远离所述第二STI并间隔设置；在所述P型衬底中所述第五STI靠近所述第三STI的部分和所述第六STI靠近所述第四STI的部分之间以高能注入的方式形成所述高压N阱；
以高能注入的方式在所述第三STI和所述第四STI之间的所述高压N阱的上部形成所述N型漂移区；
所述利用LDPMOS的P型漂移区的制作步骤生成所述N型漂移区的全隔离区的步骤之后包括以下步骤：
在待形成的所述源区的下侧以大电流大角度注入形成所述P型体区；
进行所述源区和所述漏区注入，在所述第一SIT和所述第三STI所在的所述源区的上部形成第一栅极，在所述第二SIT和所述第四STI所在的所述源区的上部形成第二栅极；
所述全隔离区的两端分别包括部分所述第五STI和部分所述第六STI。
较佳地，所述BCD工艺的节点范围为65～180nm(纳米)。
本发明第二方面提供了一种基于BCD工艺的芯片，所述芯片包括LDPMOS和全隔离LDNMOS，所述全隔离LDNMOS使用第一方面所述的基于BCD工艺的全隔离LDNMOS的制作方法制作生成。
本发明的积极进步效果在于：本发明提供的基于BCD工艺的全隔离LDNMOS的制作方法及芯片，利用LDPMOS的P型漂移区的制作步骤生成全隔离LDNMOS的N型漂移区的全隔离区，省去了传统全隔离LDNMOS中需要利用一层光罩采用高能注入的形式单独形成P型埋层作为N型漂移区的全隔离区的步骤，通过简化工艺步骤降低了制造成本，并且通过RESURF(Reduced SURface Field，降低表面电场)效应改善了LDNMOS的导通电阻，保证击穿电压以及导通电阻均可以匹配传统全隔离LDNMOS的表现。
附图说明
图1为BCD工艺中典型全隔离LDNMOS的制作过程中形成STI和HVNW之后的器件的截面示意图。
图2为BCD工艺中典型全隔离LDNMOS的制作过程中形成Ndrift之后的器件的截面示意图。
图3为BCD工艺中典型全隔离LDNMOS的制作过程中形成P型埋层之后的器件的截面示意图。
图4为BCD工艺中典型全隔离LDNMOS的制作过程中形成P型体区之后的器件的截面示意图。
图5为BCD工艺中典型全隔离LDNMOS的制作过程中完成闸极及源漏注入之后的器件的截面示意图。
图6为本发明实施例1的基于BCD工艺的全隔离LDNMOS的制作方法的流程图。
图7为基于实施例1的制作方法生成的全隔离LDNMOS的截面示意图。
图8为图6中步骤S1之后的器件的截面示意图。
图9为图6中步骤S2之后的器件的截面示意图。
图10为图6中步骤S3之后的器件的截面示意图。
图11为图6中步骤S4之后的器件的截面示意图。
图12为图6中步骤S5之后的器件的截面示意图。
具体实施方式
下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。
实施例1
本实施例提供了一种基于BCD工艺的全隔离LDNMOS的制作方法，BCD工艺的节点范围为65～180nm。全隔离LDNMOS包括如图7所示的P-substrate、HVNW、Ndrift、若干STI、PBODY、Source、Drain、Gate和Ndrift的全隔离区7。如图6所示，本实施例公开的制作方法包括以下步骤：
步骤S1、在P型衬底上形成第一STI1、第二STI2、第三STI3、第四STI4、第五STI5、第六STI6。其中第一STI1和第二STI2分别位于待形成的漏区两侧；第三STI3和第五STI5依次远离第一STI1并间隔设置；第四STI4和第六STI6依次远离第二STI2并间隔设置；在P型衬底中第五STI5靠近第三STI3的部分和第六STI6靠近第四STI4的部分之间以高能注入的方式形成高压N阱，该步骤之后的器件的截面示意图如图8所示。
步骤S2、以高能注入的方式在第三STI3和第四STI4之间的高压N阱的上部形成N型漂移区，该步骤之后的器件的截面示意图如图9所示。
步骤S3、利用LDPMOS的P型漂移区的制作步骤生成N型漂移区的全隔离区7，也就是PDRIFT of LDPMOS(LDPMOS的P型漂移区)，该步骤之后的器件的截面示意图如图10所示。全隔离区7的两端分别包括部分第五STI5和部分第六STI6。
步骤S4、在待形成的源区的下侧以大电流大角度注入形成P型体区，该步骤之后的器件的截面示意图如图11所示。
步骤S5、进行源区和漏区注入，在第一SIT1和第三STI3所在的源区的上部形成第一栅极，在第二SIT2和第四STI4所在的源区的上部形成第二栅极，该步骤之后的器件的截面示意图如图12所示。
其中，P型漂移区的浓度小于N型漂移区的浓度。具体地，P型漂移区的浓度为4E16～5E16/cm3，N型漂移区的浓度为5E16～2E17/cm3。经测试，通过调节LDPMOS的P型漂移区的浓度为上述范围能够使得本实施例生成的全隔离LDNMOS在击穿电压以及导通电阻方面可以匹配传统全隔离LDNMOS的表现。
本实施例提供的基于BCD工艺的全隔离LDNMOS的制作方法，利用LDPMOS的P型漂移区的制作步骤生成全隔离LDNMOS的N型漂移区的全隔离区，省去了传统全隔离LDNMOS中需要利用一层光罩采用高能注入的形式单独形成P型埋层作为N型漂移区的全隔离区的步骤，通过简化工艺步骤降低了制造成本，并且通过RESURF效应改善了LDNMOS的导通电阻，保证击穿电压以及导通电阻均可以匹配传统全隔离LDNMOS的表现。
实施例2
本实施例提供了一种基于BCD工艺的芯片，该芯片包括LDPMOS和全隔离LDNMOS，该全隔离LDNMOS使用实施例1的基于BCD工艺的全隔离LDNMOS的制作方法制作生成。
本实施例提供的基于BCD工艺的芯片相比于传统的高能注入形成P型埋层的方式而言，借用了LDPMOS的P型漂移区注入，节省了光罩层次，进而降低了制造成本；同时，利用N型漂移区和P型漂移区之间的PN结的反向耗尽实现最大击穿电压，通过RESURF效应有效地影响电流分布，改善导通电阻。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。
Claims (6)
1.一种基于BCD工艺的全隔离LDNMOS的制作方法，所述全隔离LDNMOS包括P型衬底、高压N阱、N型漂移区、若干STI、P型体区、源区、漏区、闸极和所述N型漂移区的全隔离区；
其特征在于，所述制作方法包括以下步骤：
利用LDPMOS的P型漂移区的制作步骤生成所述N型漂移区的全隔离区。
2.如权利要求1所述的基于BCD工艺的全隔离LDNMOS的制作方法，其特征在于，所述P型漂移区的浓度小于所述N型漂移区的浓度。
3.如权利要求2所述的基于BCD工艺的全隔离LDNMOS的制作方法，其特征在于，所述P型漂移区的浓度为4E16～5E16/cm3，所述N型漂移区的浓度为5E16～2E17/cm3。
4.如权利要求1所述的基于BCD工艺的全隔离LDNMOS的制作方法，其特征在于，
所述利用LDPMOS的P型漂移区的制作步骤生成所述N型漂移区的全隔离区的步骤之前包括以下步骤：
在所述P型衬底上形成第一STI、第二STI、第三STI、第四STI、第五STI、第六STI，所述第一STI和所述第二STI分别位于待形成的漏区两侧；所述第三STI和所述第五STI依次远离所述第一STI并间隔设置；所述第四STI和所述第六STI依次远离所述第二STI并间隔设置；在所述P型衬底中所述第五STI靠近所述第三STI的部分和所述第六STI靠近所述第四STI的部分之间以高能注入的方式形成所述高压N阱；
以高能注入的方式在所述第三STI和所述第四STI之间的所述高压N阱的上部形成所述N型漂移区；
所述利用LDPMOS的P型漂移区的制作步骤生成所述N型漂移区的全隔离区的步骤之后包括以下步骤：
在待形成的所述源区的下侧以大电流大角度注入形成所述P型体区；
进行所述源区和所述漏区注入，在所述第一SIT和所述第三STI所在的所述源区的上部形成第一栅极，在所述第二SIT和所述第四STI所在的所述源区的上部形成第二栅极；
所述全隔离区的两端分别包括部分所述第五STI和部分所述第六STI。
5.如权利要求1所述的基于BCD工艺的全隔离LDNMOS的制作方法，其特征在于，所述BCD工艺的节点范围为65～180nm。
6.一种基于BCD工艺的芯片，所述芯片包括LDPMOS和全隔离LDNMOS，其特征在于，所述全隔离LDNMOS使用如权利要求1至5任一项所述的基于BCD工艺的全隔离LDNMOS的制作方法制作生成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911182382.3A CN112968060A (zh) | 2019-11-27 | 2019-11-27 | 基于bcd工艺的全隔离ldnmos的制作方法及芯片 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911182382.3A CN112968060A (zh) | 2019-11-27 | 2019-11-27 | 基于bcd工艺的全隔离ldnmos的制作方法及芯片 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN112968060A true CN112968060A (zh) | 2021-06-15 |
Family
ID=76270682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911182382.3A Pending CN112968060A (zh) | 2019-11-27 | 2019-11-27 | 基于bcd工艺的全隔离ldnmos的制作方法及芯片 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112968060A (zh) |
Citations (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6207484B1 (en) * | 1998-09-30 | 2001-03-27 | Samsung Electronics, Co., Ltd. | Method for fabricating BiCDMOS device and BiCDMOS device fabricated by the same |
| KR20030050357A (ko) * | 2001-12-18 | 2003-06-25 | 주식회사 하이닉스반도체 | 비씨디(ｂｃｄ) 소자의 제조방법 |
| US20080197445A1 (en) * | 2002-08-14 | 2008-08-21 | Advanced Analogic Technologies, Inc. | Isolation and termination structures for semiconductor die |
| CN101465354A (zh) * | 2008-12-11 | 2009-06-24 | 电子科技大学 | 等离子平板显示器扫描驱动芯片用高压器件 |
| US20100258867A1 (en) * | 2009-04-08 | 2010-10-14 | Samsung Electronics Co., Ltd. | Semiconductor device |
| CN201966214U (zh) * | 2011-03-10 | 2011-09-07 | 杭州电子科技大学 | 具有p埋层的SOI nLDMOS器件单元 |
| CN102376762A (zh) * | 2010-08-26 | 2012-03-14 | 上海华虹Nec电子有限公司 | 超级结ldmos器件及制造方法 |
| CN103579005A (zh) * | 2012-07-20 | 2014-02-12 | 台湾积体电路制造股份有限公司 | 采用高电压反注入的功率晶体管 |
| EP2731144A2 (en) * | 2012-11-07 | 2014-05-14 | Freescale Semiconductor, Inc. | Semiconductor device and driver circuit with an active device and isolation structure interconnected through a resistor circuit, and method of manufacture thereof |
| CN103855209A (zh) * | 2012-11-28 | 2014-06-11 | 北大方正集团有限公司 | 一种高侧横向双扩散金属氧化物半导体器件及其制造方法 |
| US20150041890A1 (en) * | 2013-08-06 | 2015-02-12 | International Business Machines Corporation | High voltage lateral double-diffused metal oxide semiconductor field effect transistor (ldmosfet) having a deep fully depleted drain drift region |
| CN104701373A (zh) * | 2013-12-10 | 2015-06-10 | 中芯国际集成电路制造(上海)有限公司 | Ldmos晶体管及其形成方法 |
| US20150270333A1 (en) * | 2014-03-18 | 2015-09-24 | Freescale Semiconductor, Inc. | Semiconductor Device with Peripheral Breakdown Protection |
| CN105720098A (zh) * | 2014-12-02 | 2016-06-29 | 中芯国际集成电路制造(上海)有限公司 | Nldmos及其制作方法 |
| CN108807543A (zh) * | 2018-05-25 | 2018-11-13 | 矽力杰半导体技术(杭州)有限公司 | 横向扩散金属氧化物半导体器件及其制造方法 |
| CN109065539A (zh) * | 2018-08-22 | 2018-12-21 | 电子科技大学 | 一种bcd半导体器件及其制造方法 |
-
2019
- 2019-11-27 CN CN201911182382.3A patent/CN112968060A/zh active Pending
Patent Citations (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6207484B1 (en) * | 1998-09-30 | 2001-03-27 | Samsung Electronics, Co., Ltd. | Method for fabricating BiCDMOS device and BiCDMOS device fabricated by the same |
| KR20030050357A (ko) * | 2001-12-18 | 2003-06-25 | 주식회사 하이닉스반도체 | 비씨디(ｂｃｄ) 소자의 제조방법 |
| US20080197445A1 (en) * | 2002-08-14 | 2008-08-21 | Advanced Analogic Technologies, Inc. | Isolation and termination structures for semiconductor die |
| CN101465354A (zh) * | 2008-12-11 | 2009-06-24 | 电子科技大学 | 等离子平板显示器扫描驱动芯片用高压器件 |
| US20100258867A1 (en) * | 2009-04-08 | 2010-10-14 | Samsung Electronics Co., Ltd. | Semiconductor device |
| CN102376762A (zh) * | 2010-08-26 | 2012-03-14 | 上海华虹Nec电子有限公司 | 超级结ldmos器件及制造方法 |
| CN201966214U (zh) * | 2011-03-10 | 2011-09-07 | 杭州电子科技大学 | 具有p埋层的SOI nLDMOS器件单元 |
| CN103579005A (zh) * | 2012-07-20 | 2014-02-12 | 台湾积体电路制造股份有限公司 | 采用高电压反注入的功率晶体管 |
| EP2731144A2 (en) * | 2012-11-07 | 2014-05-14 | Freescale Semiconductor, Inc. | Semiconductor device and driver circuit with an active device and isolation structure interconnected through a resistor circuit, and method of manufacture thereof |
| CN103855209A (zh) * | 2012-11-28 | 2014-06-11 | 北大方正集团有限公司 | 一种高侧横向双扩散金属氧化物半导体器件及其制造方法 |
| US20150041890A1 (en) * | 2013-08-06 | 2015-02-12 | International Business Machines Corporation | High voltage lateral double-diffused metal oxide semiconductor field effect transistor (ldmosfet) having a deep fully depleted drain drift region |
| CN104701373A (zh) * | 2013-12-10 | 2015-06-10 | 中芯国际集成电路制造(上海)有限公司 | Ldmos晶体管及其形成方法 |
| US20150270333A1 (en) * | 2014-03-18 | 2015-09-24 | Freescale Semiconductor, Inc. | Semiconductor Device with Peripheral Breakdown Protection |
| CN105720098A (zh) * | 2014-12-02 | 2016-06-29 | 中芯国际集成电路制造(上海)有限公司 | Nldmos及其制作方法 |
| CN108807543A (zh) * | 2018-05-25 | 2018-11-13 | 矽力杰半导体技术(杭州)有限公司 | 横向扩散金属氧化物半导体器件及其制造方法 |
| CN109065539A (zh) * | 2018-08-22 | 2018-12-21 | 电子科技大学 | 一种bcd半导体器件及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9466700B2 (en) | Semiconductor device and method of fabricating same | |
| EP1946378B1 (en) | Method of manufacturing a semiconductor device | |
| US8704300B1 (en) | Semiconductor device and fabricating method thereof | |
| US9837532B2 (en) | Laterally diffused metal oxide semiconductor device and manufacturing method therefor | |
| WO2017211105A1 (zh) | 一种超结器件、芯片及其制造方法 | |
| TWI388011B (zh) | 半導體裝置及其形成方法 | |
| US8680616B2 (en) | High side gate driver device | |
| CN210110783U (zh) | 一种集成高性能的ldmos结构 | |
| JP6618615B2 (ja) | 横方向拡散金属酸化物半導体電界効果トランジスタ | |
| CN103178087B (zh) | 超高压ldmos器件结构及制备方法 | |
| CN106206735A (zh) | Mosfet及其制造方法 | |
| WO2016058277A1 (zh) | 一种浅沟槽半超结vdmos器件及其制造方法 | |
| US8723256B1 (en) | Semiconductor device and fabricating method thereof | |
| JP2019530213A (ja) | デプレッションモード接合電界効果トランジスタと統合されたデバイスおよび該デバイスを製造するための方法 | |
| US8686500B2 (en) | Double diffused metal oxide semiconductor device and manufacturing method thereof | |
| CN103208519A (zh) | 与5伏cmos工艺兼容的nldmos结构及其制法 | |
| KR101019406B1 (ko) | Ｌｄｍｏｓ 소자 제조 방법 | |
| JP2011181709A (ja) | 半導体装置およびその製造方法 | |
| CN106876450B (zh) | 低栅漏电容的纵向场效应晶体管及其制造方法 | |
| US9343538B2 (en) | High voltage device with additional isolation region under gate and manufacturing method thereof | |
| KR20110078861A (ko) | 수평형 디모스 트랜지스터 | |
| CN112968060A (zh) | 基于bcd工艺的全隔离ldnmos的制作方法及芯片 | |
| CN113363322B (zh) | N沟道的沟槽型vdmos和沟槽型igbt | |
| US8969961B2 (en) | Field-effect transistor and method for producing a field-effect transistor | |
| CN111430346B (zh) | 一种功率集成半导体器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |