CN112908997A - 半导体元件及其制备方法 - Google Patents

半导体元件及其制备方法 Download PDF

Info

Publication number
CN112908997A
CN112908997A CN202011336656.2A CN202011336656A CN112908997A CN 112908997 A CN112908997 A CN 112908997A CN 202011336656 A CN202011336656 A CN 202011336656A CN 112908997 A CN112908997 A CN 112908997A
Authority
CN
China
Prior art keywords
gate
top surface
layer
semiconductor device
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202011336656.2A
Other languages
English (en)
Other versions
CN112908997B (zh
Inventor
施信益
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN112908997A publication Critical patent/CN112908997A/zh
Application granted granted Critical
Publication of CN112908997B publication Critical patent/CN112908997B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本公开提供一种半导体元件及其制备方法。该半导体元件包括一基板，其包括一中心区域和围绕该中心区域的一外围区域；一第一栅极堆叠，位于该基板的该外围区域上；以及一主动柱，位于该基板的该中心区域中。该第一栅极堆叠的一顶表面与该主动柱的一顶表面位于一相同的垂直高度。

Description

半导体元件及其制备方法
技术领域
本公开主张2019年12月4日申请的美国正式申请案第16/702,884号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
背景技术
半导体元件已运用在各种电子应用上，像是个人电脑、手机、数码相机以及其他的电子设备。半导体元件的尺寸不断微缩化，以满足对不断增长的计算能力的需求。但是，在微缩化的工艺期间会出现各种问题，这些问题的频率和影响不断增加。因此，在提高品质、产率、性能和可靠性以及降低复杂度方面仍然存在挑战。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不组成本公开的现有技术，且上文的“现有技术”的任何说明均不应做为本公开的任一部分。
发明内容
本公开的一方面提供一种半导体元件，包括：一基板，其包括一中心区域和围绕该中心区域的一外围区域；一第一栅极堆叠，位于该基板的该外围区域上；以及一主动柱，位于该基板的该中心区域中。该第一栅极堆叠的一顶表面与该主动柱的一顶表面位于一相同的垂直高度(vertical level)。
在一些实施例中，该主动柱包括位于该中心区域中的一底部掺杂区域、位于该底部掺杂区域上的一通道区域、以及位于该通道区域上的一顶部掺杂区域，其中该通道区域的一底部与该基板的一顶表面位于一相同的垂直高度，且该顶部掺杂区域的一顶表面与该第一栅极堆叠的该顶表面位于一相同的垂直高度。
在一些实施例中，该半导体元件还包括一位元线，其包括一连接部和一延伸部，其中该连接部在一第一方向上延伸且相邻于该底部掺杂区域平行于该第一方向的一侧，其中该延伸部连接到该连接部的一端且在垂直于该第一方向的一第二方向上延伸。
在一些实施例中，该延伸部的一顶表面与该第一栅极堆叠的该顶表面位于一相同的垂直高度。
在一些实施例中，该半导体元件还包括一绝缘间隔物，其位于该延伸部和该主动柱之间。
在一些实施例中，该半导体元件还包括一粘合层(adhesion layer)，其位于该连接部和该底部掺杂区域之间。
在一些实施例中，该半导体元件还包括一字元线，其包括一字元线绝缘层和一字元线导电层，两者都在垂直于该第一方向和该第二方向的一第三方向上延伸，其中该字元线绝缘层附接到(attached to)该主动柱平行于该第三方向的一侧，且该字元线导电层附接到该字元线绝缘层。
在一些实施例中，该字元线导电层的一底部的一垂直高度低于该通道区域的该底部的该垂直高度，且该字元线导电层的一顶表面的一垂直高度高于该通道区域的一顶表面的一垂直高度。
在一些实施例中，该半导体元件还包括一第一绝缘层，其位于该中心区域上且围绕该第一栅极堆叠。
在一些实施例中，该半导体元件还包括一第二绝缘层，其平行于该第一方向且与所述多个位元线相邻设置，其中该第二绝缘层的一底部的一垂直高度低于该底部掺杂区域的该底部的一垂直高度。
在一些实施例中，该半导体元件还包括一第三绝缘层，其平行于该第三方向且相邻于该字元线导电层。
在一些实施例中，该半导体元件还包括一位元线接触，其位于该延伸部上。
在一些实施例中，该半导体元件还包括一电容接触，其位于该顶部掺杂区域上。
在一些实施例中，该第一栅极堆叠包括位于该外围区域上的一第一栅极绝缘层、位于该第一栅极绝缘层上的一第一栅极底部导电层、位于该第一栅极底部导电层上的一第一栅极填充层、以及位于该第一栅极填充层上的一第一栅极掩模层，其中该第一栅极掩模层的一顶表面与该顶部掺杂区域的该顶表面位于一相同垂直高度。
在一些实施例中，该第一栅极绝缘层具有介于大约0.5nm到大约5.0nm的一厚度。
在一些实施例中，该半导体元件还包括一第二栅极堆叠，其位于该基板的该外围区域上，其中该第二栅极堆叠的一顶表面与该第一栅极掩模层的该顶表面位于一相同的垂直高度。
在一些实施例中，该第二栅极堆叠包括位于该外围区域上的一第二栅极绝缘层、位于该第二栅极绝缘层上的一第二栅极底部导电层、位于该第二栅极底部导电层上的一第二栅极顶部导电层、位于该第二栅极顶部导电层上的一第二栅极填充层、以及位于该第二栅极填充层上的一第二栅极掩模层，其中该第二栅极掩模层的一顶表面与该顶部掺杂区域的该顶表面位于一相同的垂直高度。
在一些实施例中，该第一栅极绝缘层的该厚度与该第二栅极绝缘层的一厚度不同。
在一些实施例中，该第一栅极底部导电层具有介于大约10埃到大约200埃的一厚度，且该第一栅极底部导电层是由铝、银、钛、氮化钛、钛铝、碳化钛铝(titanium carbidealuminum)、氮化钛铝(titanium nitride aluminum)、钛硅铝、氮化钽、碳化钽、氮化钽硅、锰、锆、或氮化钨形成。
本公开的另一方面提供一种半导体元件的制备方法，包括：提供一基板，其包括一中心区域和围绕该中心区域的一外围区域；形成一第一栅极堆叠于该外围区域上，且该第一栅极堆叠具有一顶表面；以及形成一主动柱于该中心区域中，且该主动柱的一顶表面与该第一栅极堆叠的该顶表面位于一相同的垂直高度。
由于本公开的半导体元件的设计，半导体元件可以具有实质上(substantially)平坦的顶表面。该实质上平坦的顶表面有助于后续的半导体工艺。因此，可改善半导体元件的产率和品质。此外，多个气隙的存在可以显着地减轻源自寄生电容的干扰效应。再者，多个外延单元的存在可改善半导体元件的载子迁移率(carrier mobility)。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得优选了解。组成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可做为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
本公开各方面可配合以下附图及详细说明阅读以便了解。要强调的是，依照工业上的标准惯例，各个部件(feature)并未按照比例绘制。事实上，为了清楚的讨论，可能任意的放大或缩小各个部件的尺寸。
图1是根据本公开一实施例显示半导体元件的俯视示意图。
图2是沿着图1中的剖面线A-A’所绘制的剖面示意图。
图3是沿着图1中的剖面线B-B’所绘制的剖面示意图。
图4是沿着图1中的剖面线C-C’所绘制的剖面示意图。
图5是沿着图1中的剖面线A-A’所绘制的剖面示意图，显示本公开另一实施例的半导体元件。
图6是沿着图1中的剖面线C-C’所绘制的剖面示意图，显示本公开另一实施例的半导体元件。
图7是沿着图1中的剖面线A-A’所绘制的剖面示意图，显示本公开另一实施例的半导体元件。
图8以流程图的形式根据本公开一实施例显示出制备半导体元件的方法。
图9是根据本公开一实施例显示出中间半导体元件的俯视示意图。
图10至图18是沿着图9中的剖面线A-A’所绘制的剖面示意图，显示本公开一实施例用于制造半导体元件的一部分流程。
图19是根据本公开一实施例显示出中间半导体元件的俯视示意图。
图20至图25是沿着图19中的剖面线A-A’所绘制的剖面示意图，显示本公开一实施例用于制造半导体元件的一部分流程。
图26是根据本公开一实施例显示中间半导体元件的俯视示意图。
图27是沿着图26中的剖面线A-A’所绘制的剖面示意图，显示本公开一实施例用于制造半导体元件的一部分流程。
图28是沿着图26中的剖面线B-B’所绘制的剖面示意图，显示本公开一实施例用于制造半导体元件的一部分流程。
图29是沿着图26中的剖面线A-A’所绘制的剖面示意图，显示本公开一实施例用于制造半导体元件的一部分流程。
图30是沿着图26中的剖面线B-B’所绘制的剖面示意图，显示本公开一实施例用于制造半导体元件的一部分流程。
图31是沿着图26中的剖面线A-A’所绘制的剖面示意图，显示本公开一实施例用于制造半导体元件的一部分流程。
图32是沿着图26中的剖面线B-B’所绘制的剖面示意图，显示本公开一实施例用于制造半导体元件的一部分流程。
图33是沿着图26中的剖面线A-A’所绘制的剖面示意图，显示本公开一实施例用于制造半导体元件的一部分流程。
图34是沿着图26中的剖面线B-B’所绘制的剖面示意图，显示本公开一实施例用于制造半导体元件的一部分流程。
图35是根据本公开一实施例显示出中间半导体元件的俯视示意图。
图36至图37是沿着图35中的剖面线A-A’所绘制的剖面示意图，显示本公开一实施例用于制造半导体元件的一部分流程。
图38是根据本公开一实施例显示出中间半导体元件的俯视示意图。
图39至图40是是沿着图38中的剖面线A-A’所绘制的剖面示意图，显示本公开一实施例用于制造半导体元件的一部分流程。
附图标记说明：
10：中心区域
20：外围区域
100A：半导体元件
100B：半导体元件
100C：半导体元件
101：基板
101-1：顶表面
103：隔离层
105：第一主动区域
107：第二主动区域
201：第一栅极堆叠
203：第一栅极绝缘层
205：第一栅极底部导电层
207：第一栅极填充层
209：第一栅极掩模层
209-1：顶表面
211：第一栅极间隔物
213：第一栅极轻掺杂区域
215：第一栅极重掺杂区域
301：第二栅极堆叠
303：第二栅极绝缘层
305：第二栅极底部导电层
307：第二栅极顶部导电层
309：第二栅极填充层
311：第二栅极掩模层
311-1：顶表面
313：第二栅极间隔物
315：第二栅极轻掺杂区域
317：第二栅极重掺杂区域
401：主动柱
403：底部掺杂区域
405：通道区域
407：顶部掺杂区域
407-1：顶表面
409：绝缘间隔物
501：位元线
503：连接部
505：延伸部
507：粘合层
601：字元线
603：字元线绝缘层
605：字元线导电层
701：第一绝缘层
703：第二绝缘层
705：第三绝缘层
707：第四绝缘层
709：位元线接触
711：电容接触
713：位元线导电材料
715：字元线绝缘材料
717：字元线导电材料
719：底部掺杂区域
721：第一绝缘材料
723：第二绝缘材料
725：第一沟槽
727：第二沟槽
727-1：凹陷部分
729：第三沟槽
731：气隙
733：外延单元
801：第一掩模层
805：第三掩模层
807：第四掩模层
809：第五掩模层
811：第六掩模层
813：第一硬掩模膜
815：第二硬掩模膜
817：第三硬掩模膜
A-A’：剖面线
B-B’：剖面线
C-C’：剖面线
S11：步骤
S13：步骤
S15：步骤
S17：步骤
S19：步骤
S21：步骤
X：方向
Y：方向
Z：方向
具体实施方式
以下公开提供许多不同的实施例或是例子来实行本公开实施例的不同部件。以下描述具体的元件及其排列的例子以简化本公开实施例。当然这些仅是例子且不该以此限定本公开实施例的范围。例如，在描述中提及第一个部件形成于第两个部件“之上”或“上”时，其可能包括第一个部件与第两个部件直接接触的实施例，也可能包括两者之间有其他部件形成而没有直接接触的实施例。另外，本公开可能在不同实施例中重复参照符号及/或标记。这些重复为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间的关系。
此外，其中用到与空间相关的用词，例如：“在…下方”、“下方”、“较低的”、“上方”、“较高的”、及其类似的用词为了便于描述附图中所示的一个元件或部件与另一个元件或部件之间的关系。这些空间关系词是用以涵盖附图所描绘的方位之外的使用中或操作中的元件的不同方位。元件可能被转向不同方位(旋转90度或其他方位)，则其中使用的空间相关形容词也可相同地照着解释。
应理解的是，当一个元件或层被称为“连接到”或“耦合到”另一个元件或层时，它可以是直接连接或耦合到另一个元件或层，或者可能存在中间元件或层。
应理解的是，尽管本文可以使用第一、第二等用词来描述各种元件，但是这些元件不应受到这些用词的限制。除非另有说明，否则这些用词仅用于区分一个元件与另一个元件。因此，例如，在不脱离本公开的启示的情况下，以下讨论的第一元件、第一组件或第一部分可以被称为第二元件、第二组件或第二部分。
除非上下文另外指出，否则本文在提及方位、布局、位置、形状、尺寸、数量或其他量度时所使用像是“相同”、“相等”、“平面”或“共平面”的用词不一定表示完全相同的方位、布局、位置、形状、尺寸、数量或其他量度，而是旨在涵盖在例如由于制造工艺而产生的在可接受变化范围内几乎相同的方位、布局、位置、形状、尺寸、数量或其他量度。本文中可以使用用词“实质上(substantially)”来反映此含义。举例而言，被描述为“实质上相同”、“实质上相等”或“实质上平面”的项目可以正好相同、相等或平面，或者在例如由于制造工艺而产生的在可接受变化范围内可相同、相等或平面。
在本公开中，半导体元件通常是指可以通过利用半导体特性来发挥功用的元件，并且电光元件、发光显示元件、半导体电路、和电子元件都包括在半导体元件的类别中。
应注意的是，在本公开的描述中，上方(above)或上(up)对应于方向Z的箭头方向，下方(below)或下(down)对应相反于方向Z的箭头方向。
图1是根据本公开一实施例显示半导体元件100A的俯视示意图。图2是沿着图1中的剖面线A-A’所绘制的剖面示意图。图3是沿着图1中的剖面线B-B’所绘制的剖面示意图。图4是沿着图1中的剖面线C-C’所绘制的剖面示意图。为了清楚起见，未显示出半导体元件100A的一些元件。
参照图1至图4，在所示的实施例中，半导体元件100A可以包括基板101、隔离层103、第一栅极堆叠201、一对第一栅极间隔物211、一对第一栅极轻掺杂区域213、一对第一栅极重掺杂区域215、第二栅极堆叠301、一对第二栅极间隔物313、一对第二栅极轻掺杂区域315、一对第二栅极重掺杂区域317、多个主动柱401、多个位元线501、多个字元线601、第一绝缘层701、第二绝缘层703、第三绝缘层705、第四绝缘层707、多个位元线接触709、以及多个电容接触711。
参照图1至图4，在所示的实施例中，基板101可以包括中心区域10和外围区域20。外围区域20可以围绕中心区域10。基板101可以由例如硅、锗、硅锗、碳化硅、碳化硅锗、镓、砷化镓、砷化铟、磷化铟、或其他IV-IV、III-V或II-VI族半导体材料形成。
应该注意的是，中心区域10可以包括基板101的一部分和在基板101的该部分上方的空间。从剖面图的角度来看，将元件描述为设置在中心区域10上是指将元件设置在基板101的该部分的顶表面上。将元件描述为设置在中央区域10中是指将该元件设置在基板101的该部分中；然而，元件的顶表面可以与基板101的该部分的顶表面齐平。将元件描述为设置在中心区域10上方是指将元件设置在基板101的该部分的顶表面上方。从俯视图的角度来看，将元件描述为设置在中心区域10中是指将元件设置在中心区域10的边界内。该元件可以设置在基板101的该部分中、基板101的该部分的顶表面上、或基板101的该部分的顶表面上方。因此，外围区域20可以包括基板101的另一部分和在基板101的另一部分上方的空间。
参照图1和图2，在所示的实施例中，隔离层103可以设置在基板101中。隔离层103可以由像是氧化硅、氮化硅、氮氧化硅、氧化氮化硅、或经氟化物掺杂的硅酸盐的绝缘材料形成。隔离层103可以定义第一主动区域105和第二主动区域107。第一主动区域105和第二主动区域107可以设置在外围区域20中。第二主动区域107可以设置在第一主动区域105旁边，但不限于此。
参照图1和图2，在所示的实施例中，第一栅极堆叠201和第二栅极堆叠301可以设置在基板101的顶表面101-1上。具体地，第一栅极堆叠201和第二栅极堆叠301可以设置在外围区域20上。从俯视图的角度来看，第一栅极堆叠201可以与第一主动区域105的一部分相交。换句话说，第一栅极堆叠201可以设置在第一主动区域105上。从俯视图的角度来看，第二栅极堆叠301可以与第二主动区域107的一部分相交。换句话说，第二栅极堆叠301可以设置在第二主动区域107上。第一栅极堆叠201的顶表面可以与第二栅极堆叠301的顶表面位于相同的垂直高度。
参照图1和图2，在所示的实施例中，第一栅极堆叠201可以包括第一栅极绝缘层203、第一栅极底部导电层205、第一栅极填充层207、和第一栅极掩模层209。第一栅极绝缘层203可以设置在外围区域20上和第一主动区域105上。第一栅极绝缘层203可以具有介于大约0.5nm到大约5.0nm的厚度。优选地，第一栅极绝缘层203可以具有介于大约0.5nm至大约2.5nm的厚度。
第一栅极绝缘层203可以由例如介电常数为大约4.0或更大的绝缘材料形成。(除非另有说明，否则此处提到的所有介电常数都是相对于真空的。)介电常数为大约4.0或更大的绝缘材料可以是氧化铪、氧化锆铪、氧化镧铪、氧化硅铪、氧化钽铪、氧化钛铪、氧化锆、氧化铝、氧化硅铝、氧化钛、五氧化二钽(tantalum pentoxide)、氧化镧、氧化硅镧、钛酸锶、铝酸镧、氧化钇、三氧化镓(III)、氧化镓钆(gadolinium gallium oxide)、钛酸锆铅、钛酸钡、钛酸锶钡、锆酸钡、或前述的混合物。可选地，在另一个实施例中，绝缘材料可以是氧化硅、氮化硅、氮氧化硅、氧化氮化硅、或其类似材料。
参照图1和图2，在所示的实施例中，第一栅极底部导电层205可以设置在第一栅极绝缘层203上。第一栅极底部导电层205可以具有介于大约10埃到大约200埃的厚度。优选地，第一栅极底部导电层205的厚度可以介于大约10埃到大约100埃之间。第一栅极底部导电层205可以由例如铝、银、钛、氮化钛、钛铝、碳化钛铝、氮化钛铝、钛硅铝、氮化钽、碳化钽、氮化钽硅、锰、锆、或氮化钨形成。第一栅极填充层207可以设置在第一栅极底部导电层205上。第一栅极填充层207可以由例如钨或铝形成。第一栅极掩模层209可以设置在第一栅极填充层207上，并且可以由例如氧化硅、氮化硅、氮氧化硅、或氧化氮化硅形成。
参照图1和图2，在所示的实施例中，一对第一栅极间隔物211可以设置在基板101上并且分别对应地与第一栅极堆叠201的两侧相邻设置。该对第一栅极间隔物211可以由例如氧化硅、氮化硅、氮氧化硅、或氧化氮化硅形成。一对第一栅极轻掺杂区域213可以设置在第一主动区域105中并且分别对应地与第一栅极绝缘层203的两侧相邻设置。一对第一栅极重掺杂区域215可以设置在第一主动区域105中并且分别对应地设置在该对第一栅极轻掺杂区域213旁边。该对第一栅极轻掺杂区域213和该对第一栅极重掺杂区域215可以掺杂有像是磷、砷、或锑的掺杂物，并且具有第一电性类型。该对第一栅极重掺杂区域215的掺杂物浓度可以大于该对第一栅极轻掺杂区域213的掺杂物浓度。
参照图1和图2，在所示的实施例中，第二栅极堆叠301可以包括第二栅极绝缘层303、第二栅极底部导电层305、第二栅极顶部导电层307、第二栅极填充层309、和第二栅极掩模层311。第二栅极绝缘层303可以设置在外围区域20和第二主动区域107上。第二栅极绝缘层303与第一栅极绝缘层203可以具有相同的厚度。可选地，在另一个实施例中，第二栅极绝缘层303与第一栅极绝缘层203可以具有不同的厚度。第二栅极绝缘层303与第一栅极绝缘层203可以由相同的材料形成，但不限于此。
参照图1和图2，在所示的实施例中，第二栅极底部导电层305可以设置在第二栅极绝缘层303上。第二栅极底部导电层305可以具有介于大约10埃到大约100埃的厚度。第二栅极底部导电层305可以由例如氮化钛、氮化钽、碳化钽、氮化钨、或钌形成。第二栅极顶部导电层307可以设置在第二栅极底部导电层305上。第二栅极顶部导电层307与第一栅极底部导电层205可以具有相同的厚度，但不限于此。第二栅极顶部导电层307与第一栅极底部导电层205可以由相同的材料形成，但不限于此。
参照图1和图2，在所示的实施例中，第二栅极填充层309可以设置在第二栅极顶部导电层307上。第二栅极填充层309与第一栅极填充层207可以具有相同的厚度，但不限于此。第二栅极填充层309可以由与第一栅极填充层207相同的材料形成，但不限于此。第二栅极掩模层311可以设置在第二栅极填充层309上。第二栅极掩模层311可以由与第一栅极掩模层209相同的材料形成，但不限于此。第二栅极掩模层311的顶表面311-1可以与第一栅极掩模层209的顶表面209-1位于相同的垂直高度。
参照图1和图2，在所示的实施例中，该对第二栅极间隔物313可以设置在基板101上并且分别对应地与第二栅极堆叠301的两侧相邻设置。该对第二栅极间隔物313可以由与该对第一栅极间隔物211相同的材料形成，但不限于此。该对第二栅极轻掺杂区域315可以设置在第二主动区域107中并且分别对应地与第二栅极绝缘层303的两侧相邻设置。该对第二栅极重掺杂区域317可以设置在第二主动区域107中并且分别对应地设置在该对第二栅极轻掺杂区域315旁边。该对第二栅极轻掺杂区域315和该对第二栅极重掺杂区域317可以掺杂有像是硼的掺杂物，并且具有第二电性类型。该对第二栅极重掺杂区域317的掺杂物浓度可以大于该对第二栅极轻掺杂区域315的掺杂物浓度。
第二栅极绝缘层303和第一栅极绝缘层203的不同厚度可以导致第二栅极堆叠301和第一栅极堆叠201的阈值电压不同。其结果，第一栅极堆叠201和第二栅极堆叠301可以提供不同的目的或功能。因此，可以增加半导体元件100A的应用性。
参照图1和图2，在所示的实施例中，第一绝缘层701可以设置在基板101的顶表面101-1上。具体地，第一绝缘层701的主要部分可以设置在外围区域20上。第一绝缘层701的一小部分可以设置在中心区域10的边缘上。第一绝缘层701可以覆盖第一栅极堆叠201和第二栅极堆叠301。第一绝缘层701的顶表面可以与第一栅极堆叠201和第二栅极堆叠301的顶表面位于相同的垂直高度。第一绝缘层701可以由例如氧化硅、可流动氧化物(flowableoxide)、未经掺杂的硅玻璃、硼硅玻璃(borosilica glass)、磷硅玻璃(phosphosilicaglass)、硼磷硅玻璃(borophosphosilica glass)、硅氟玻璃(fluoride silicate glass)、掺杂碳的氧化硅(carbon-doped silicon oxide)、有机硅酸盐玻璃(organo silicateglass)、或前述的组合形成，但不限于此。
参照图1，在所示的实施例中，从俯视图的角度来看，所述多个主动柱401可以设置在中心区域10中，且所述多个主动柱401中的每一个可以具有矩形形状。所述多个主动柱401可以彼此分离并且可以分别沿着方向X和方向Y设置。主动柱401的相邻对之间沿着方向X或方向Y的距离可以相同。
参照图2，在所示的实施例中，从剖面图的角度来看，所述多个主动柱401可以是在方向Z上延伸的柱(columns)。所述多个主动柱401中的任何一个可以包括较低部分和较高部分。主动柱401的较低部分可以设置在基板101中。主动柱401的较高部分可以设置在基板101上。所述多个主动柱401的顶表面可以与第一栅极堆叠201和第二栅极堆叠301的顶表面位于相同的垂直高度。
参照图2，在所示的实施例中，主动柱401可以包括底部掺杂区域403、通道区域405、顶部掺杂区域407、和一对绝缘间隔物409。底部掺杂区域403可以被视为主动柱401的较低部分。通道区域405和顶部掺杂区域407可以视为主动柱401的较高部分。底部掺杂区域403可以设置在中心区域10中。底部掺杂区域403的顶表面可以与基板101的顶表面101-1位于相同的垂直高度。底部掺杂区域403可以由例如经掺杂的硅或是经原位掺杂(in-situdoping)的外延生长硅形成。底部掺杂区域403可以掺杂有像是磷、砷、或锑的掺杂物，并且可以具有第一电性类型。底部掺杂区域403的较低部分和较高部分可以具有相同的掺杂物浓度。可选地，在另一个实施例中，底部掺杂区域403可以具有掺杂物浓度梯度。例如，底部掺杂区域403较低部分的掺杂物浓度可以大于底部掺杂区域403较高部分的掺杂物浓度。
参照图2，在所示的实施例中，通道区域405可以设置在底部掺杂区域403上。通道区域405的底部可以与基板101的顶表面101-1位于相同的垂直高度。通道区域405可以由例如经掺杂的硅或是经原位掺杂的外延生长硅形成。通道区域405可以掺杂有像是硼的掺杂物，并且可以具有第二电性类型。顶部掺杂区域407可以设置在通道区域405上。顶部掺杂区域407的顶表面407-1可以与第一栅极掩模层209的顶表面209-1和第二栅极掩模层311的顶表面311-1位于相同的垂直高度。顶部掺杂区域407可以由例如经掺杂的硅或是经原位掺杂的外延生长硅形成。顶部掺杂区域407可以掺杂有像是磷、砷、或锑的掺杂物，并且可以具有第一电性类型。可选地，在另一个实施例中，底部掺杂区域403和顶部掺杂区域407可以具有第二电性类型，且通道区域405可以具有第一电性类型。
参照图1至图3，在所示的实施例中，成对的绝缘间隔物409可以附接到(attachedto)主动柱401的两侧。应注意的是，绝缘间隔物409仅附接到主动柱401平行于方向Y的侧面。顶部掺杂区域407、通道区域域405、和底部掺杂区域403平行于方向Y的侧壁一起形成主动柱401平行于方向Y的侧面。成对的绝缘间隔物409的顶表面可以与顶部掺杂区域407的顶表面407-1位于同一水平(same level)。成对的绝缘间隔物409底部的垂直高度可以低于底部掺杂区域403的顶表面的垂直高度。换句话说，成对的绝缘间隔物409可以覆盖顶部掺杂区域407平行于方向Y的整个侧壁和底部掺杂区域403平行于方向Y的较高部分的侧壁。成对的绝缘间隔物409可以由例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅、或其类似材料形成。
参照图1至图3，在所示的实施例中，所述多个位元线501可以与所述多个主动柱401平行于方向Y的侧面相邻设置。具体地，所述多个位元线501中的任何一个可以包括连接部503、延伸部505、和粘合层(adhesion layer)507。从俯视图的角度来看，连接部503可以在方向Y上延伸并且具有两个端部。连接部503可以与底部掺杂区域403平行于方向Y的侧壁相邻设置。连接部503的一部分可以设置在底部掺杂区域403侧壁的凹陷部分中，并且可以设置在成对绝缘间隔物409的其中一者下方。连接部503可以通过底部掺杂区域403沿着方向Y电性连接到所述多个主动柱401。
参照图1和图2，在所示的实施例中，延伸部505可以连接到连接部503的两端的一，并且可以在方向Z上延伸。延伸部505的顶表面可以与顶部掺杂区域407的顶表面407-1位于相同的垂直高度。连接部503和延伸部505可以由例如钨、铝、铜、镍、或钴形成。参照图1至图3，在所示的实施例中，粘合层507可以设置在底部掺杂区域403和连接部503之间。粘合层507可以由例如钛、氮化钛、氮化钽、钌、钨、或氮化钨形成。粘合层507的存在可以在连接部503和底部掺杂区域403之间提供经改善黏附性和降低的电阻。
参照图1至图3，在所示的实施例中，第二绝缘层703可以平行于方向Y并且设置在所述多个位元线501之间。第二绝缘层703可以设置在所述多个主动柱401之间。第二绝缘层703的顶表面可以与第一绝缘层701的顶表面位于相同的垂直高度。第二绝缘层703底部的顶表面可以低于底部掺杂区域403底部的垂直高度。第二绝缘层703可以由与第一绝缘层701相同的材料形成，但不限于此。
参照图1和图4，在所示的实施例中，所述多个字元线601可以在方向X上延伸并且与所述多个主动柱401的侧面相邻设置。应注意的是，所述多个字元线601可以仅附接到所述多个主动柱401平行于方向X的侧面。具体地，所述多个字元线601的其中一者可以包括字元线绝缘层603和字元线导电层605。
参照图1和图4，在所示的实施例中，字元线绝缘层603可以在方向X上延伸。字元线绝缘层603可以附接到主动柱401平行于方向X的侧面。字元线绝缘层603的顶表面可以与顶部掺杂区域407的顶表面407-1位于相同的垂直高度。字元线绝缘层603底部的垂直高度可以低于底部掺杂区域403顶表面的垂直高度。具体地，字元线绝缘层603可以包括垂直部分和水平部分。垂直部分可以附接到主动柱401的侧面。水平部分的一端可以连接到垂直部分的底部。水平部分的相对端可以连接到相邻垂直部分的底部，该垂直部分可以连接到相邻主动柱401的一侧。字元线绝缘层603可以由例如具有介电常数为大约4.0或更大的绝缘层的绝缘材料形成。可选地，在另一个实施例中，绝缘材料可以是氧化硅、氮化硅、氮氧化硅、氧化氮化硅、或其类似材料。
参照图1和图4，在所示的实施例中，字元线导电层605可以附接到字元线绝缘层603。具体地，字元线导电层605可以附接到字元线绝缘层603的垂直部分并设置在字元线绝缘层603的水平部分上。字元线导电层605顶表面的垂直高度可以高于通道区域405的顶表面。字元线导电层605底部的垂直高度可以低于底部掺杂区域403顶表面的垂直高度。字元线导电层605可以由例如多晶硅、硅锗、金属、金属合金、金属硅化物、金属氮化物、或金属碳化物的导电材料形成。金属可以是铝、铜、钨、或钴。金属硅化物可以是硅化镍、硅化铂、硅化钛、硅化钼、硅化钴、硅化钽、硅化钨、或其类似材料。
参照图1和图4，在所示的实施例中，第三绝缘层705可以在方向X上延伸。第三绝缘层705可以设置在所述多个主动柱401的相邻对之间。亦即，所述多个主动柱401的相邻对可以通过第三绝缘层705电性隔离。第三绝缘层705可以与字元线绝缘层603和字元线导电层605相邻设置。具体地，第三绝缘层705可以设置在字元线绝缘层603的相邻对之间。第三绝缘层705的顶表面可以与第一绝缘层701的顶表面位于相同的垂直高度。第三绝缘层705可以由与第一绝缘层701相同的材料形成，但不限于此。
如图1至图4所示，在所示的实施例中，第四绝缘层707可以设置在第一绝缘层701、第二绝缘层703、和第三绝缘层705上。第四绝缘层707可以由与第一绝缘层701相同的材料形成，但不限于此。所述多个位元线接触709可以设置在第四绝缘层707中。所述多个位元线接触709可以设置在所述多个位元线501上。具体地，参照图2，所述多个位元线接触709的其中一者可以设置在附接到主动柱401两侧的所述多个对位元线501的其中一相邻对的两个延伸部505的顶表面上。所述多个位元线接触709可以设置在顶部掺杂区域407的顶表面407-1上。参照图3，电容接触711可以设置在顶部掺杂区域407上以及成对的绝缘间隔物409上。所述多个位元线接触709和电容接触711可以由例如钛、氮化钛、钨、或氮化钨形成。
图5是沿着图1中的剖面线A-A’所绘制的剖面示意图，显示本公开另一实施例的半导体元件100B。图6是沿着图1中的剖面线C-C’所绘制的剖面示意图，显示本公开另一实施例的半导体元件100B。
参照图5和图6，半导体元件100B可以包括多个气隙731。所述多个气隙731可以设置在第二绝缘层703和第三绝缘层705中。换句话说，所述多个气隙731可以设置在沿着方向X和方向Y设置的主动柱401的相邻对之间。因为所述多个气隙731被空气填充，所以所述多个气隙731的介电常数可以显着低于由例如氧化硅形成的绝缘层。因此，所述多个气隙731可显着地降低相邻的主动柱401之间或相邻的位元线501之间的寄生电容。亦即，所述多个气隙731可显着地减轻感应(induced)或施加到位元线501或主动柱401的电性信号之间的干扰效应。
图7是沿着图1中的剖面线A-A’所绘制的剖面示意图，显示本公开另一实施例的半导体元件100C。
参照图7，半导体元件100C可以包括多个外延单元733。所述多个外延单元733可以分别对应地设置在所述多个顶部掺杂区域407上。所述多个外延单元733可以由例如碳化硅形成。所述多个外延单元733的存在可以改善半导体元件100C的载子迁移率。
应注意的是，用词“形成(forming)”、“形成(formed)”、和“形式(form)”可以表示并且包括创造、构建(building)、图案化、植入、或沉积元件、掺杂物、或材料的任何方法。形成方法的示例可以包括但不限于原子层沉积(atomic layer deposition)、化学气相沉积(chemical vapor deposition)、物理气相沉积(physical vapor deposition)、溅镀(sputtering)、共溅镀(co-sputtering)、旋涂(spin coating)、扩散、沉积、生长、植入(implantation)、光刻(photolithography)、干蚀刻、和湿蚀刻。
图8以流程图的形式根据本公开一实施例显示出制备半导体元件100A的方法30。图9是根据本公开一实施例显示出中间半导体元件的俯视示意图。图10至图18是沿着图9中的剖面线A-A’所绘制的剖面示意图，显示本公开一实施例用于制造半导体元件100A的一部分流程。
参照图8至图10，于步骤S11，在所示的实施例中，可以提供基板101、可以形成隔离层103于基板101中、并且可以形成第一栅极堆叠201和第二栅极堆叠301于基板101上。基板101可以包括中心区域10和围绕中心区域10的外围区域20。隔离层103可以在外围区域20中定义第一主动区域105和第二主动区域107。第一栅极堆叠201可以形成在外围区域20上，并且从底部到顶部包括第一栅极绝缘层203、第一栅极底部导电层205、第一栅极填充层207、和第一栅极掩模层209。第二栅极堆叠301可以形成在外围区域20上并且位于第一栅极堆叠201旁边。第二栅极堆叠301从底部到顶部可以包括第二栅极绝缘层303、第二栅极底部导电层305、第二栅极顶部导电层307、第二栅极填充层309、和第二栅极掩模层311。第一栅极掩模层209的顶表面209-1可以与第二栅极掩模层311的顶表面311-1位于相同的垂直高度。
参照图8和图11至图13，于步骤S13，在所示的实施例中，可以形成一对第一栅极间隔物211和一对第二栅极间隔物313于基板101的外围区域20上，并且可以形成一对第一栅极轻掺杂区域213、一对第二栅极轻掺杂区域315、一对第一栅极重掺杂区域215、一对第二栅极重掺杂区域317、和底部掺杂区域719于基板101的外围区域20中。参照图11，可以通过植入工艺在第一主动区域105和第二主动区域107中按序地分别形成该对第一栅极轻掺杂区域213和该对第二栅极轻掺杂区域315。该对第一栅极间隔物211和该对第二栅极间隔物313可以分别对应地形成为附接到第一栅极堆叠201和第二栅极堆叠301的侧面。
参照图12，可以图案化第一掩模层801以覆盖中心区域10和第一主动区域105。可以通过使用像是硼的掺杂物的第一植入工艺在第二主动区域107中形成该对第二栅极重掺杂区域317。在第一植入工艺之后，可以移除第一掩模层801。参照图13，可以图案化第二掩模层803以覆盖第二主动区域107。可以进行第二植入工艺以形成该对第一栅极重掺杂区域215于第一主动区域105并形成底部掺杂区域719于中心区域10中。参照图8和图14至图20，于步骤S15，在所示的实施例中，可以形成多个主动柱401于基板101的中心区域10中。参照图14，可以按序地形成第一绝缘层701和第一硬掩模膜813于基板101上。第一绝缘层701可以覆盖第一栅极堆叠201和第二栅极堆叠301。第一硬掩模膜813可以由例如氮化硅或氧化氮化硅形成。可以图案化第三掩模层805以定义所述多个主动柱401在第一硬掩模膜813上的位置。参照图15，可以进行像是非等向性(anisotropic)干蚀刻工艺的蚀刻工艺以形成多个第一沟槽725于中心区域10中。可以通过所述多个第一沟槽725暴露出底部掺杂区域719顶表面的一部分。
参照图16，可以沉积像是掺杂硅(doped silicon)的导电材料于所述多个第一沟槽725中。可以进行像是化学机械研磨(chemical mechanical polishing)的平坦化工艺，直到暴露出第一硬掩模膜813。可以进行回蚀刻工艺以使导电材料凹陷至所述多个第一沟槽725中并形成通道区域405。可选地，在另一个实施例中，可以通过经原位掺杂的外延工艺来形成通道区域405。参照图17，可以通过类似于图16所示的步骤来形成顶部掺杂区域407。在现阶段，顶部掺杂区域407的顶表面可以与第一硬掩模膜813的顶表面位于相同的垂直高度。
参照图18，可以沉积第二硬掩模膜815于第一硬掩模膜813上。第二硬掩模膜815可以由与第一硬掩模膜813相同的材料形成，但不限于此。可以图案化第四掩模层807以定义第二硬掩模膜815上的所述多个第二沟槽727的位置。参照图19和图20，可以进行像是非等向性干蚀刻工艺的蚀刻工艺以形成穿透第二硬掩模膜815、第一硬掩模膜813、第一绝缘层701、和底部掺杂区域719的较高部分的所述多个第二沟槽727。可以通过所述多个第二沟槽727暴露出顶部掺杂区域407的侧壁、通道区域405的侧壁、和底部掺杂区域719的较高部分的侧壁。顶部掺杂区域407、通道区域405、和底部掺杂区域719的一部分一起形成所述多个主动柱401。在现阶段，所述多个主动柱401从俯视图的角度来看可以是矩形的，并且可以在方向Y上延伸。
图19是根据本公开一实施例显示出中间半导体元件的俯视示意图。图20至图25是沿着图19中的剖面线A-A’所绘制的剖面示意图，显示本公开一实施例用于制造半导体元件100A的一部分流程
参照图8和图21至图34，于步骤S17，在所示的实施例中，可以形成相邻于所述多个主动柱401的多个位元线501。参照图21，可以形成绝缘材料层以覆盖所述多个第二沟槽727。随后，可以进行像是非等向性干蚀刻工艺的蚀刻工艺以移除绝缘材料层的一部分并形成成对的绝缘间隔物409，其分别对应地附接到所述多个主动柱401的侧面。在现阶段，仍可以通过所述多个第二沟槽727暴露出底部掺杂区域719顶表面的一部分。
参照图22，可以进行湿蚀刻工艺以形成凹陷部分727-1于底部掺杂区域719中。可以通过凹陷部分727-1暴露出底部掺杂区域719的一部分。参照图23，可以进行硅化工艺以形成粘合层507于底部掺杂区域719的暴露部分上。参照图24，可以沉积位元线导电材料713以覆盖所述多个第二沟槽727的侧壁、凹陷部分727-1的侧壁和底部、以及第二硬掩模膜815的顶表面。位元线导电材料713可以由例如钨、铝、铜、镍、或钴形成。
参照图25，可以进行像是非等向性干蚀刻工艺的蚀刻工艺以移除位元线导电材料713的一部分并加深凹陷部分727-1的底部。在蚀刻工艺之后，可以同时形成连接部503和延伸部505。可以将凹陷部分727-1的底部蚀刻到低于底部掺杂区域719底部的垂直高度，且底部掺杂区域719可以转变成底部掺杂区域403。连接部503可以分别对应地形成为与粘合层507相邻。延伸部505的底部可以分别对应地形成为与连接部503的较高部分连接。延伸部505可以分别对应地形成为与附接到成对的绝缘间隔物409的侧壁。延伸部505的顶表面可以凹陷到低于第一绝缘层701的顶表面的垂直高度。在现阶段，连接部503和延伸部505可以在方向Y上延伸。从俯视图的角度来看，每一个延伸部505可以具有两个端部。
图26是根据本公开一实施例显示中间半导体元件的俯视示意图。图27是沿着图26中的剖面线A-A’所绘制的剖面示意图，显示本公开一实施例用于制造半导体元件100A的一部分流程。图28是沿着图26中的剖面线B-B’所绘制的剖面示意图，显示本公开一实施例用于制造半导体元件100A的一部分流程。图29是沿着图26中的剖面线A-A’所绘制的剖面示意图，显示本公开一实施例用于制造半导体元件100A的一部分流程。图30是沿着图26中的剖面线B-B’所绘制的剖面示意图，显示本公开一实施例用于制造半导体元件100A的一部分流程。
参照图26至图28，可以形成第五掩模层809于所述多个第二沟槽727中、凹陷部分727-1中、以及第二硬掩模膜815的顶表面上。参照图27，在连接部503一端的区域中的第五掩模层809可以是完整的。亦即，在连接部503一端的区域中，连接部503和延伸部505都仍可被第五掩模层809所掩模(masked)。相反地，如图28所示，可以使第五掩模层809凹陷，只保留第五掩模层809在凹陷部分727-1中靠近连接部503的部分。亦即，在凹陷的第五掩模层809的区域中，可以通过所述多个第二沟槽727而暴露出延伸部505，且连接部503仍可被第五掩模层809所掩模。参照图29和图30，可以进行像是非等向性干蚀刻工艺的蚀刻工艺以移除暴露的延伸部505。在蚀刻工艺之后，可以移除第五掩模层809。
图31是沿着图26中的剖面线A-A’所绘制的剖面示意图，显示本公开一实施例用于制造半导体元件100A的一部分流程。图32是沿着图26中的剖面线B-B’所绘制的剖面示意图，显示本公开一实施例用于制造半导体元件100A的一部分流程。图33是沿着图26中的剖面线A-A’所绘制的剖面示意图，显示本公开一实施例用于制造半导体元件100A的一部分流程。图34是沿着图26中的剖面线B-B’所绘制的剖面示意图，显示本公开一实施例用于制造半导体元件100A的一部分流程。
参照图31和图32，可以形成第一绝缘材料721于所述多个第二沟槽727中、凹陷部分727-1中、以及第二硬掩模膜815的顶表面上。第一绝缘材料可以由与第一绝缘层701相同的材料形成，但不限于此。参照图33和图34，可以进行像是化学机械研磨的平坦化工艺，直到暴露出第一栅极掩模层209的顶表面209-1和第二栅极掩模层311的顶表面311-1。在平坦化工艺之后，第一绝缘材料721可以转变成第二绝缘层703，并且可以形成用于后续处理步骤的实质上平坦的表面。在现阶段，顶部掺杂区域407的顶表面407-1可以与第一栅极掩模层209的顶表面209-1和第二栅极掩模层311的顶表面311-1位于相同的垂直高度。
图35是根据本公开一实施例显示出中间半导体元件的俯视示意图。图36至图37是沿着图35中的剖面线A-A’所绘制的剖面示意图，显示本公开一实施例用于制造半导体元件100A的一部分流程。
参照图8和图35至图40，在所示的实施例中，于步骤S19，可以形成相邻于所述多个主动柱401的多个字元线601。参照图35和图36，可以形成第三硬掩模膜817于第二绝缘层703和顶部掺杂区域407上。可以图案化第六掩模层811以定义多个第三沟槽729的位置。从俯视图的角度来看，第六掩模层811可以包括具有矩形形状并且在X方向上延伸的杆(bar)。
参照图37，可以进行像是非等向性干蚀刻工艺的蚀刻工艺以形成穿透第三硬掩模膜817、顶部掺杂区域407、通道区域405、以及底部掺杂区域403的较高部分的所述多个第三沟槽729。换句话说，所述多个第三沟槽729底部的垂直高度可以低于底部掺杂区域403顶表面的垂直高度。可以按序形成字元线绝缘材料715和字元线导电材料717于所述多个第三沟槽729中。字元线绝缘材料715可以由例如介电常数为大约4.0或更大的绝缘材料形成。字元线导电材料717可以由像是多晶硅、硅锗、金属、金属合金、金属硅化物、金属氮化物、或金属碳化物的导电材料形成。
图38是根据本公开一实施例显示出中间半导体元件的俯视示意图。图39至图40是是沿着图38中的剖面线A-A’所绘制的剖面示意图，显示本公开一实施例用于制造半导体元件100A的一部分流程。
参照图38和图39，可以进行像是非等向性干蚀刻工艺的蚀刻工艺以移除字元线导电材料717的一部分，并将字元线导电材料717转变成字元线导电层605。字元线导电层605可以在方向X上延伸。字元线导电层605顶表面的垂直高度可以低于顶部掺杂区域407的顶表面407-1的垂直高度。字元线导电层605底部的垂直高度可以低于底部掺杂区域403顶表面的垂直高度。随后，可以形成第二绝缘材料723以覆盖所述多个第三沟槽729。第二绝缘材料723可以由与第一绝缘层701相同的材料形成，但不限于此。
参照图40，可以进行像是化学机械研磨的平坦化工艺，直到暴露出顶部掺杂区域407的顶表面407-1，并且形成用于后续处理步骤的实质上平坦的表面。在平坦化工艺之后，字元线绝缘材料715可以转变成字元线绝缘层603，且第二绝缘材料723可以转变成第三绝缘层705。第三绝缘层705可以形成为在方向X上延伸。从剖面图的角度来看，形成在相邻的主动柱401之间的字元线绝缘层603可以具有U形轮廓。
回去参照图1至图4，于步骤S21，在所示的实施例中，可以形成多个位元线接触709和多个电容接触711于基板101上方。可以形成第四绝缘层707于第一绝缘层701、第二绝缘层703、第三绝缘层705、和所述多个主动柱401上。可以通过镶嵌工艺分别对应地形成所述多个位元线接触709于延伸部505上。可以通过另一个镶嵌工艺形成所述多个电容接触711于顶部掺杂区域407上。
由于本公开的半导体元件100A的设计，第一栅极掩模层209的顶表面209-1、第二栅极掩模层311的顶表面311-1、顶部掺杂区域407的顶表面407-1、第一绝缘层701的顶表面、第二绝缘层703的顶表面、和第三绝缘层705的顶表面可以位于相同的垂直高度。换句话说，中心区域10和外围区域20的顶表面可以位于相同的垂直高度。半导体元件100A可以具有实质上平坦的顶表面，以助于在实质上平坦的顶表面上进行后续的半导体工艺。因此，可以改善半导体元件的产率和品质。另外，所述多个气隙731的存在可以显着地减轻源自寄生电容的干扰效应。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或前述的组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中该的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文该的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (20)

1.一种半导体元件，包括：
一基板，包括一中心区域和围绕该中心区域的一外围区域；
一第一栅极堆叠，位于该基板的该外围区域上；以及
一主动柱，位于该基板的该中心区域中；
其中该第一栅极堆叠的一顶表面与该主动柱的一顶表面位于一相同的垂直高度。
2.如权利要求1所述的半导体元件，其中该主动柱包括位于该中心区域中的一底部掺杂区域、位于该底部掺杂区域上的一通道区域、以及位于该通道区域上的一顶部掺杂区域，其中该通道区域的一底部与该基板的一顶表面位于一相同的垂直高度，且该顶部掺杂区域的一顶表面与该第一栅极堆叠的该顶表面位于一相同的垂直高度。
3.如权利要求2所述的半导体元件，还包括一位元线，其包括一连接部和一延伸部，其中该连接部在一第一方向上延伸且相邻于该底部掺杂区域平行于该第一方向的一侧，其中该延伸部连接到该连接部的一端且在垂直于该第一方向的一第二方向上延伸。
4.如权利要求3所述的半导体元件，其中该延伸部的一顶表面与该第一栅极堆叠的该顶表面位于一相同的垂直高度。
5.如权利要求4所述的半导体元件，还包括一绝缘间隔物，其位于该延伸部和该主动柱之间。
6.如权利要求5所述的半导体元件，还包括一粘合层，其位于该连接部和该底部掺杂区域之间。
7.如权利要求6所述的半导体元件，还包括一字元线，其包括一字元线绝缘层和一字元线导电层，两者都在垂直于该第一方向和该第二方向的一第三方向上延伸，其中该字元线绝缘层附接到该主动柱平行于该第三方向的一侧，且该字元线导电层附接到该字元线绝缘层。
8.如权利要求7所述的半导体元件，其中该字元线导电层的一底部的一垂直高度低于该通道区域的该底部的该垂直高度，且该字元线导电层的一顶表面的一垂直高度高于该通道区域的一顶表面的一垂直高度。
9.如权利要求8所述的半导体元件，还包括一第一绝缘层，其位于该中心区域上且围绕该第一栅极堆叠。
10.如权利要求9所述的半导体元件，还包括一第二绝缘层，其平行于该第一方向且与多个所述位元线相邻设置，其中该第二绝缘层的一底部的一垂直高度低于该底部掺杂区域的该底部的一垂直高度。
11.如权利要求10所述的半导体元件，还包括一第三绝缘层，其平行于该第三方向且相邻于该字元线导电层。
12.如权利要求11所述的半导体元件，还包括一位元线接触，其位于该延伸部上。
13.如权利要求12所述的半导体元件，还包括一电容接触，其位于该顶部掺杂区域上。
14.如权利要求13所述的半导体元件，其中该第一栅极堆叠包括位于该外围区域上的一第一栅极绝缘层、位于该第一栅极绝缘层上的一第一栅极底部导电层、位于该第一栅极底部导电层上的一第一栅极填充层、以及位于该第一栅极填充层上的一第一栅极掩模层，其中该第一栅极掩模层的一顶表面与该顶部掺杂区域的该顶表面位于一相同垂直高度。
15.如权利要求14所述的半导体元件，其中该第一栅极绝缘层具有介于大约0.5nm到大约5.0nm的一厚度。
16.如权利要求15所述的半导体元件，还包括一第二栅极堆叠，其位于该基板的该外围区域上，其中该第二栅极堆叠的一顶表面与该第一栅极掩模层的该顶表面位于一相同的垂直高度。
17.如权利要求16所述的半导体元件，其中该第二栅极堆叠包括位于该外围区域上的一第二栅极绝缘层、位于该第二栅极绝缘层上的一第二栅极底部导电层、位于该第二栅极底部导电层上的一第二栅极顶部导电层、位于该第二栅极顶部导电层上的一第二栅极填充层、以及位于该第二栅极填充层上的一第二栅极掩模层，其中该第二栅极掩模层的一顶表面与该顶部掺杂区域的该顶表面位于一相同的垂直高度。
18.如权利要求17所述的半导体元件，其中该第一栅极绝缘层的该厚度与该第二栅极绝缘层的一厚度不同。
19.如权利要求17所述的半导体元件，其中该第一栅极底部导电层具有介于大约10埃到大约200埃的一厚度，且该第一栅极底部导电层是由铝、银、钛、氮化钛、钛铝、碳化钛铝、氮化钛铝、钛硅铝、氮化钽、碳化钽、氮化钽硅、锰、锆、或氮化钨形成。
20.一种半导体元件的制备方法，包括：
提供一基板，其包括一中心区域和围绕该中心区域的一外围区域；
形成一第一栅极堆叠于该外围区域上，且该第一栅极堆叠具有一顶表面；以及
形成一主动柱于该中心区域中，且该主动柱的一顶表面与该第一栅极堆叠的该顶表面位于一相同的垂直高度。
CN202011336656.2A 2019-12-04 2020-11-25 半导体元件及其制备方法 Active CN112908997B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/702,884 2019-12-04
US16/702,884 US11309312B2 (en) 2019-12-04 2019-12-04 Semiconductor device

Publications (2)

Publication Number Publication Date
CN112908997A true CN112908997A (zh) 2021-06-04
CN112908997B CN112908997B (zh) 2024-03-05

Family

ID=76111361

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011336656.2A Active CN112908997B (zh) 2019-12-04 2020-11-25 半导体元件及其制备方法

Country Status (3)

Country Link
US (2) US11309312B2 (zh)
CN (1) CN112908997B (zh)
TW (1) TWI741868B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11462453B2 (en) * 2020-07-10 2022-10-04 Nanya Technology Corporation Semiconductor device with protection layers and method for fabricating the same
KR20220014391A (ko) * 2020-07-24 2022-02-07 삼성전자주식회사 반도체 소자 및 그 제조방법
US11521976B1 (en) * 2021-09-03 2022-12-06 Nanya Technology Corporation Semiconductor device with bit line contact and method for fabricating the same
CN114530420B (zh) * 2022-04-24 2022-08-05 芯盟科技有限公司 半导体结构及其制造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060017088A1 (en) * 2004-07-20 2006-01-26 Abbott Todd R DRAM layout with vertical FETS and method of formation
US20070281416A1 (en) * 2006-05-31 2007-12-06 Peter Baars Manufacturing method for an integrated semiconductor structure
CN101794772A (zh) * 2009-01-30 2010-08-04 海力士半导体有限公司 半导体器件及其制造方法
CN101814492A (zh) * 2008-08-28 2010-08-25 台湾积体电路制造股份有限公司 具有金属栅极堆叠的集成电路与其形成方法
US20110084325A1 (en) * 2009-10-14 2011-04-14 Hsiao-Lei Wang Dram structure with a low parasitic capacitance and method of making the same
US9305934B1 (en) * 2014-10-17 2016-04-05 Sandisk Technologies Inc. Vertical NAND device containing peripheral devices on epitaxial semiconductor pedestal
CN108573971A (zh) * 2017-03-07 2018-09-25 联华电子股份有限公司 半导体存储器结构
CN109037155A (zh) * 2017-06-08 2018-12-18 长鑫存储技术有限公司 存储器及其形成方法、半导体器件

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009200443A (ja) * 2008-02-25 2009-09-03 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
KR100973279B1 (ko) * 2008-09-05 2010-08-02 주식회사 하이닉스반도체 상변화 기억 소자 및 그의 제조방법
KR101624978B1 (ko) * 2010-05-18 2016-05-30 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20120030193A (ko) * 2010-09-17 2012-03-28 삼성전자주식회사 3차원 반도체 장치의 제조 방법
FR2969196B1 (fr) * 2010-12-15 2014-02-07 Soletanche Freyssinet Procede de renforcement d'un ouvrage de construction mettant en oeuvre au moins une bande de renfort.
KR101991943B1 (ko) * 2012-11-13 2019-06-25 삼성전자주식회사 반도체 소자 및 그 제조 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060017088A1 (en) * 2004-07-20 2006-01-26 Abbott Todd R DRAM layout with vertical FETS and method of formation
US20070281416A1 (en) * 2006-05-31 2007-12-06 Peter Baars Manufacturing method for an integrated semiconductor structure
CN101814492A (zh) * 2008-08-28 2010-08-25 台湾积体电路制造股份有限公司 具有金属栅极堆叠的集成电路与其形成方法
CN101794772A (zh) * 2009-01-30 2010-08-04 海力士半导体有限公司 半导体器件及其制造方法
US20110084325A1 (en) * 2009-10-14 2011-04-14 Hsiao-Lei Wang Dram structure with a low parasitic capacitance and method of making the same
US9305934B1 (en) * 2014-10-17 2016-04-05 Sandisk Technologies Inc. Vertical NAND device containing peripheral devices on epitaxial semiconductor pedestal
CN108573971A (zh) * 2017-03-07 2018-09-25 联华电子股份有限公司 半导体存储器结构
CN109037155A (zh) * 2017-06-08 2018-12-18 长鑫存储技术有限公司 存储器及其形成方法、半导体器件

Also Published As

Publication number Publication date
US20220059542A1 (en) 2022-02-24
CN112908997B (zh) 2024-03-05
TWI741868B (zh) 2021-10-01
US11765882B2 (en) 2023-09-19
TW202123461A (zh) 2021-06-16
US11309312B2 (en) 2022-04-19
US20210175236A1 (en) 2021-06-10

Similar Documents

Publication Publication Date Title
CN112908997B (zh) 半导体元件及其制备方法
US8860107B2 (en) FinFET-compatible metal-insulator-metal capacitor
EP3420595A1 (en) Within-array through-memory-level via structures and method of making thereof
US11245035B2 (en) Multi-gate FinFET including negative capacitor, method of manufacturing the same, and electronic device
US8610249B2 (en) Non-planar capacitor and method of forming the non-planar capacitor
CN109786378A (zh) 集成电路器件
CN112542458A (zh) 半导体元件及其制造方法
US20230231015A1 (en) Crossing multi-stack nanosheet structure and method of manufacturing the same
US10886363B2 (en) Metal-insulator-metal capacitor structure
US20230022545A1 (en) Semiconductor device and method of fabricating the same
KR20210098309A (ko) 반도체 디바이스 및 방법
CN112786597A (zh) 半导体元件及其制备方法
US11832441B2 (en) Semiconductor device with embedded storage structure and method for fabricating the same
US20220216339A1 (en) Semiconductor device
KR102611247B1 (ko) 패턴 게이트를 갖는 반도체 금속 산화물 트랜지스터 및 이를 형성하는 방법
CN113725276A (zh) 半导体装置
CN220510037U (zh) 集成电路
CN115763407A (zh) 半导体元件及其制备方法
CN115911005A (zh) 半导体元件及其制备方法
CN117412588A (zh) 半导体器件
CN117015239A (zh) 半导体存储器装置
CN117956790A (zh) 半导体存储器件
CN116264231A (zh) 包括栅接触部的集成电路器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant