CN112585951B - 成像元件 - Google Patents

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Abstract

本发明的目的是提供一种能够减少AD转换部中的串扰的成像元件。所述成像元件设有：偶数列区域中的电容器；以及配置成以不同的面积面对所述电容器的奇数列区域中的电容器。

Description

成像元件
技术领域
本技术涉及一种成像元件。
背景技术
传统上，已知一种包括具有以矩阵状配置的多个像素的像素部的固态成像装置(例如，参见专利文献1)。固态成像装置包括AD转换部，该AD转换部用于对基于已经由设置在多个像素中的光电转换元件执行了光电转换的电气信号的模拟像素信号执行AD(模数)转换。基于由AD转换部AD转换的数字像素信号，使图像显示在显示装置等上。
引用文献列表
专利文献
专利文献1：日本专利申请特开第2014-023065号
发明内容
发明要解决的问题
针对设置在像素部中的多个像素的每列设置AD转换部。因此，多个AD转换部平行地配置成一行。此外，相邻的AD转换部彼此靠近地配置。AD转换部中设置的比较器具有输入电容。由于与模拟像素信号相对应的电压在经AD转换时保持在该输入电容，因此在AD转换期间施加到该输入电容的电压变动。电压变动会干扰设置在相邻AD转换部中的比较器的输入电容，并且在一些情况下会发生串扰。当在AD转换部中发生串扰时，受相邻的AD转换部影响的AD转换部(受干扰侧的AD转换部)会对通过将相邻的AD转换部的电压变动叠加在从像素输入的模拟像素信号上而获得的模拟信号执行AD转换。结果，产生如下问题：在显示装置等上显示已产生噪声的图像。
本技术的目的是提供一种能够减少AD转换部中的串扰的成像元件。
问题的解决方案
根据本技术实施方案的成像元件包括：第一电容，所述第一电容连接到第一信号线并且配置在第一区域中，所述第一信号线连接到包括光电转换元件的第一像素；第二电容，所述第二电容配置在所述第一区域中并且连接到生成参考信号的参考信号生成部；第三电容，所述第三电容配置在所述第一区域中并且设置成能够连接到所述第一电容和所述第二电容；第四电容，所述第四电容配置在所述第一区域中并且连接到基准电位的供给部；第一差分放大器，所述第一差分放大器配置在所述第一区域中，并且包括连接有所述第一电容、所述第二电容和所述第三电容的一个输入部以及连接有所述第四电容的另一输入部；第五电容，所述第五电容连接到第二信号线并且配置在与所述第一区域相邻的第二区域中而以不同的面积面对所述第一电容和所述第四电容，所述第二信号线连接到包括光电转换元件的第二像素；第六电容，所述第六电容配置在所述第二区域中并且连接到所述参考信号生成部；第七电容，所述第七电容配置在所述第二区域中并且设置成能够连接到所述第五电容和所述第六电容；第八电容，所述第八电容配置在所述第二区域中，所述基准电位被供给到所述第八电容；和第二差分放大器，所述第二差分放大器配置在所述第二区域中，并且包括连接有所述第五电容、所述第六电容和所述第七电容的一个输入部以及连接有所述第八电容的另一输入部。
所述第一电容、所述第三电容、所述第四电容、所述第五电容、所述第七电容和所述第八电容中的每个可以包括被分割的多个分割电容，和作为所述第五电容的所述分割电容的第五分割电容可以配置成使得面对作为所述第一电容的所述分割电容的第一分割电容的数量和面对作为所述第四电容的所述分割电容的第四分割电容的数量不同。
作为所述第三电容的所述分割电容的第三分割电容可以聚集在所述第一区域的预定范围内，作为所述第七电容的所述分割电容的第七分割电容可以聚集在所述第二区域的预定范围内，和多个所述第三分割电容和多个所述第七分割电容可以以一一对应的关系彼此面对地配置。
所述成像元件还可以包括：第一切换元件，所述第一切换元件用于在所述第一电容和所述第三电容的连接和断开之间进行切换；第二切换元件，所述第二切换元件用于在所述第二电容和所述第三电容的连接和断开之间进行切换；第三切换元件，所述第三切换元件用于在两个相邻的所述第三分割电容的连接和断开之间进行切换；第五切换元件，所述第五切换元件用于在所述第五电容和所述第七电容的连接和断开之间进行切换；第六切换元件，所述第六切换元件用于在所述第六电容和所述第七电容的连接和断开之间切换；和第七切换元件，所述第七切换元件用于在两个相邻的所述第七分割电容的连接和断开之间进行切换。
所述第一分割电容、所述第二电容和所述第三分割电容的总数可以与作为所述第四电容的所述分割电容的第四分割电容的总数相同，所述第五分割电容、所述第六电容和所述第七分割电容的总数可以与作为所述第八电容的所述分割电容的第八分割电容的总数相同，和所述第一分割电容、所述第二电容、所述第三分割电容和所述第四分割电容的总数可以与所述第五分割电容、所述第六电容、所述第七分割电容和所述第八分割电容的总数相同。
多个所述第一分割电容中的每个、所述第二电容、多个所述第三分割电容中的每个、多个所述第四分割电容中的每个、多个所述第五分割电容中的每个、所述第六电容、多个所述第七分割电容中的每个以及多个所述第八分割电容中的每个具有相同的电容值。
多个所述第一分割电容中的每个可以包括连接到所述第一信号线的一个电极以及连接到所述第一差分放大器的所述一个输入部的另一电极，所述第二电容可以包括连接到所述参考信号生成部的一个电极以及连接到所述第一差分放大器的所述一个输入部的另一电极，多个所述第三分割电容中的每个可以包括连接到所述第三切换元件的一个电极以及连接到所述第一差分放大器的所述一个输入部的另一电极，多个所述第四分割电容中的每个可以包括连接到所述基准电位的供给部的一个电极以及连接到所述第一差分放大器的所述另一输入部的另一电极，多个所述第五分割电容中的每个可以包括连接到所述第二信号线的一个电极以及连接到所述第二差分放大器的所述一个输入部的另一电极，所述第六电容可以包括连接到所述参考信号生成部的一个电极以及连接到所述第二差分放大器的所述一个输入部的另一电极，多个所述第七分割电容中的每个可以包括连接到所述第七切换元件的一个电极以及连接到所述第二差分放大器的所述一个输入部的另一电极，和多个所述第八分割电容中的每个可以包括连接到所述基准电位的供给部的一个电极以及连接到所述第二差分放大器的所述另一输入部的另一电极。
附图说明
图1是示出了根据本技术的成像元件适用的数码相机的示意性构成的框图。
图2是示出了根据本技术实施方案的成像元件的示意性构成的框图。
图3是示出了根据本技术实施方案的成像元件中设置的单位像素的构成例的电路图。
图4是示出了根据本技术实施方案的成像元件中设置的比较器的构成例的电路图。
图5是说明根据本技术实施方案的成像元件中设置的比较器的图，并且是用于说明根据输入电容的比率输入到差分放大器的参考信号的变化的图。
图6是示出了构成根据本技术实施方案的成像元件中设置的比较器的差分对的两个NMOS晶体管的示意性构成的图。
图7是说明根据本技术实施方案的成像元件的图，并且是示出了形成在奇数列区域和偶数列区域中的比较器的各电容器和构成差分对的NMOS晶体管的配置关系的示例的图。
图8是用于说明根据本技术实施方案的成像元件中设置的比较器的操作的时序图。
图9是用于说明根据本技术实施方案的成像元件中设置的比较器的效果的图。
图10是说明根据本技术实施方案的成像元件的操作和效果的图(第一干扰例)。
图11是说明根据本技术实施方案的成像元件的操作和效果的图(第二干扰例)。
图12是说明根据本技术实施方案的成像元件的操作和效果的图(第三干扰例)。
图13是示出了根据本技术实施方案的变形例1的成像元件中设置的比较器的构成例的电路图。
图14是示出了根据本技术实施方案的变形例2的成像元件中设置的比较器的构成例的电路图。
图15是说明根据本技术实施方案的变形例2的成像元件的图，并且是示出了形成在奇数列区域和偶数列区域中的比较器的各电容器和构成差分对的NMOS晶体管的配置关系的示例的图。
图16是示出了在根据本技术实施方案的成像元件包括一个裸芯片的情况下的构成例的示意图。
图17是示出了在根据本技术实施方案的成像元件包括两个裸芯片的情况下的构成例的示意图。
具体实施方式
使用图1～图12对根据本技术实施方案的成像元件进行说明。
<数码相机的构成例>
首先，使用图1对根据本实施方案的成像元件适用的数码相机进行说明。根据本技术的成像元件适用的数码相机能够捕获静止图像和运动图像这两者。
如图1所示，数码相机100包括光学系统2、成像元件1、存储器3、信号处理部4、输出部5和控制部6。
例如，光学系统2包括变焦透镜(未示出)、聚焦透镜和光圈。光学系统2构造成使外部光进入成像元件1。
例如，成像元件1是CMOS成像元件。成像元件1构造成接收已经从光学系统2进入的入射光，并对所接收的入射光执行光电转换。因此，成像元件1构造成输出与已经从光学系统2进入的入射光相对应的图像数据。
存储器3构造成临时地存储将要由成像元件1输出的图像数据。
信号处理部4构造成使用存储在存储器3中的图像数据来进行信号处理，并且将信号处理之后的图像数据供给到输出部5。例如，信号处理部4进行诸如去除混入图像数据中的噪声以及调整白平衡等处理。
输出部5输出从信号处理部4供给的图像数据。例如，输出部5具有由液晶等构成的显示装置(未示出)。输出部5构造成将与从信号处理部4供给的图像数据相对应的图像显示为所谓的直通图像(through image)。
此外，输出部5包括用于驱动诸如半导体存储器、磁盘和光盘等记录介质的驱动器(未示出)。输出部5构造成将从信号处理部4供给的图像数据记录在记录介质上。
控制部6构造成根据使用者等对数码相机100的操作来控制构成数码相机100的各块。
<成像元件的构成例>
接下来，使用图2～图6对根据本实施方案的成像元件的示意性构成进行说明。
如图2所示，根据本实施方案的成像元件1包括像素部101、定时控制电路102、垂直扫描电路103、DAC(数模转换器)104、ADC(模数转换器)组12、水平传输扫描电路106、放大器电路107和信号处理电路108。
如图2所示，在像素部101中，单位像素(在下文中，也简称为像素)以矩阵状配置，该单位像素包括用于将入射光光电转换为与入射光量相对应的电荷量的光电转换元件。在本实施方案中，像素部101在m行和n列中设有单位像素P11～Pmn(m和n是自然数)(在下文中，在不需要将单位像素P11～Pmn的全部或一部分彼此单独区分的情况下，将其简称为“单位像素P”)。在图2中，示出了m行n列的像素阵列的一部分(14个)单位像素P。单位像素P11～Pmn具有相同的电路构成。下面，参照图3对单位像素P11～Pmn的具体电路构成进行说明。
此外，在像素部101中，相对于矩阵状像素阵列，m条像素驱动线109-1～109-m沿着图的左右方向(像素行的像素阵列方向/水平方向)配线。此外，在像素部101中，n条垂直信号线110-1～110-n沿着图的上下方向(像素列的像素阵列方向/垂直方向)配线。像素驱动线109-1～109-m中的每个的一端连接到相应行中的垂直扫描电路103的输出端。与像素驱动线109-1～109-m和垂直信号线110-1～110-n的交叉部相对应地配置各个单位像素P11～Pmn。注意，尽管在图2中，像素驱动线109-1～109-m中的每个示出为针对每个像素行的一条线，但是作为像素驱动线109-1～109-m中的每个，可以针对每个像素行设置两条以上的线。在下文中，在不需要将垂直信号线110-1～110-n彼此单独区分的情况下，将其简称为“垂直信号线110”。在不需要将像素驱动线109-1～109-m彼此单独区分的情况下，将其简称为“像素驱动线109”。
定时控制电路102包括产生各种定时信号的定时发生器(未示出)。在外部提供的控制信号等的基础上，基于由定时发生器产生的各种定时信号，定时控制电路102对垂直扫描电路103、DAC 104、ADC组12、水平传输扫描电路106等进行驱动控制。
垂直扫描电路103包括移位寄存器、地址解码器等。尽管这里省略了具体构成的图示，但是垂直扫描电路103包括读出扫描系统和清除扫描系统。
读出扫描系统以行为单位对要从其读出信号的单位像素依次进行选择性扫描。另一方面，清除扫描系统比读出扫描提前与快门速度相对应的时间量地进行清除扫描，该清除扫描是从将要由读出扫描系统进行读出扫描的读出行中的单位像素的光电转换元件中清除(复位)不必要的电荷。通过借由清除扫描系统清除(复位)不必要的电荷，进行所谓的电子快门操作。这里，电子快门操作是指其中光电转换元件的光电荷被舍弃并且重新开始曝光(开始光电荷的累积)的操作。通过读出扫描系统的读出操作所读出的信号相当于在此之前刚进行过的读出操作或电子快门操作之后入射的光量。然后，从紧接在前的读出操作的读出定时或电子快门操作的清除定时到当前的读出操作的读出定时的时段是单位像素中的光电荷的累积时间(曝光时间)。
从由垂直扫描电路103选择性地扫描的像素行中的各单位像素输出的像素信号VSL经由各列的垂直信号线110被供给到ADC组12。
DAC 104产生作为线性增加的斜坡波形信号的参考信号RAMP，并将其供给到ADC组12。
ADC组12包括连接到垂直信号线110-1、110-2、110-3～110-(n-1)和110-n的ADC105-1、105-2、105-3～105-(n-1)和105-n。ADC 105-1、105-2、105-3～105-(n-1)和105-n包括比较器121-1、121-2、121-3～121-(n-1)和121-n、计数器122-1、122-2、122-3～122-(n-1)和122-n以及锁存器123-1、123-2、123-3～123-(n-1)和123-n。注意，在下文中，在不需要将ADC 105-1～105-n、比较器121-1～121-n、计数器122-1～计数器122-n以及锁存器123-1～锁存器123-n彼此单独区分的情况下，将它们分别简称为ADC 105、比较器121、计数器122和锁存器123。
针对像素部101的每条垂直信号线110设置一个比较器121、一个计数器122和一个锁存器123，一个比较器121、一个计数器122和一个锁存器123构成ADC 105。即，在ADC组12中，针对像素部101的每条垂直信号线110设置ADC 105。
比较器121将通过使从各像素输出的像素信号VSL与参考信号RAMP经由电容相加而得到的信号的电压与预定的基准电压进行比较，并将表示比较结果的输出信号供给到计数器122。
基于比较器121的输出信号，计数器122通过对直到借由使像素信号VSL和参考信号RAMP经由电容相加而得到的信号超过预定基准电压为止的时间进行计数，将模拟像素信号转换为由计数值表示的数字像素信号。计数器122将计数值供给到锁存器123。
锁存器123保持从计数器122供给的计数值。此外，锁存器123通过获取对应于信号电平的像素信号的D相的计数值与对应于复位电平的像素信号的P相的计数值之间的差分来进行相关双采样(CDS)。
ADC 105-1～105-n配置成与在像素部101中设置的单位像素P的一行中配置的n个单位像素Pi1～Pin(i＝1、2、3至m)相对应。在下文中，将分配成用于配置一个ADC 105的半导体芯片的区域称为“列区域”。列区域的宽度(单位像素P的行方向的长度)受到每行(水平方向)的单位像素P的数量(n个)等的限制。由于成像元件1的小型化的需求，所以列区域的宽度受到限制。为此，相邻的ADC 105彼此靠近地配置。结果，相邻的ADC 105彼此干扰，并且发生串扰。在一些情况下，这种串扰会在显示装置等上显示的图像或运动图像中引起噪声。在这点上，为了减少串扰，在根据本实施方案的成像元件1中，比较器121中设置的多个电容器的配置顺序在彼此相邻的偶数列区域(第一区域的示例)ECA和奇数列区域(第二区域的示例)OCA之间是不同的。下面，对多个电容器的配置顺序进行说明。
水平传输扫描电路106包括移位寄存器、地址解码器等，并且依次选择性地扫描与ADC组12的像素列相对应的电路部分。通过水平传输扫描电路106的选择性扫描，将保持在锁存器123中的数字像素信号经由水平传输线111顺次地传输到放大器电路107。
放大器电路107放大从锁存器123供给的数字像素信号，并将其供给到信号处理电路108。
信号处理电路108对从放大器电路107供给的数字像素信号进行预定的信号处理，并生成二维图像数据。例如，信号处理电路108进行纵线缺陷和点缺陷的校正、或信号的钳位，或者进行诸如并行-串行转换、压缩、编码、加法、平均和间歇操作等数字信号处理。信号处理电路108将所生成的图像数据输出到后段的装置。
<像素的构成例>
图3是示出了设置在像素部101中的单位像素P11～Pmn的构成例的电路图。单位像素P11～Pmn具有相同的构成。
例如，单位像素P包括作为光电转换元件的光电二极管151。单位像素P包括传输晶体管152、放大晶体管154、选择晶体管155和复位晶体管156这四个晶体管作为有源元件。
光电二极管151将入射光光电转换为与入射光量相对应的量的电荷(这里，电子)。
传输晶体管152连接在光电二极管151和FD(浮动扩散部)153之间。当通过从垂直扫描电路103供给的驱动信号TX使传输晶体管152导通时，传输晶体管152将光电二极管151中累积的电荷传输到FD 153。
放大晶体管154的栅极连接到FD 153。放大晶体管154经由选择晶体管155连接到垂直信号线110，构成像素部101外部的恒定电流源157以及源极跟随器。当通过从垂直扫描电路103供给的驱动信号SEL使选择晶体管155导通时，放大晶体管154放大FD 153的电位，并将表示与该电位相对应的电压的像素信号输出到垂直信号线110。然后，将从各单位像素P输出的像素信号经由垂直信号线110供给到ADC组12的各比较器121。
复位晶体管156连接在电源VDD和FD 153之间。当通过从垂直扫描电路103供给的驱动信号RST使复位晶体管156导通时，FD 153的电位被复位为电源VDD的电位。
FD 153形成在传输晶体管152、放大晶体管154和复位晶体管156的连接点处。例如，传输晶体管152、放大晶体管154、复位晶体管156和选择晶体管155各自包括N型金属氧化物半导体场效应晶体管(MOSFET)。
<比较器的构成例>
尽管电容器的配置不同，但是形成在偶数列区域ECA和奇数列区域OCA中的比较器121具有相同的电路构成。为此，在无需将偶数列区域ECA和奇数列区域OCA彼此区分开的情况下，参照图4对比较器121的电路构成进行说明。
如图4所示，比较器121包括差分放大器201。差分放大器201包括P型MOS(PMOS)晶体管PT11、PMOS晶体管PT12和N型MOS(NMOS)晶体管NT11、NT12和NT13。如下面将详细描述的，NMOS晶体管NT11和NMOS晶体管NT12中的每个包括并联连接的两个分割晶体管。
PMOS晶体管PT11的源极和PMOS晶体管PT12的源极连接到电源VDD1。PMOS晶体管PT11的漏极连接到PMOS晶体管PT11的栅极和NMOS晶体管NT11的漏极。PMOS晶体管PT12的漏极连接到NMOS晶体管NT12的漏极和输出信号OUT1的输出端子T15。NMOS晶体管NT11的源极连接到NMOS晶体管NT12的源极和NMOS晶体管NT13的漏极。NMOS晶体管NT13的源极连接到接地GND1。
然后，PMOS晶体管PT11和PMOS晶体管PT12构成电流镜电路。此外，NMOS晶体管NT11、NMOS晶体管NT12和NMOS晶体管NT13构成差分比较器。即，NMOS晶体管NT13通过经由输入端子T14从外部输入的偏置电压VG而作为电流源操作，NMOS晶体管NT11和NMOS晶体管NT12作为差分晶体管操作。
设置在成像元件1中的比较器121包括电容器C11、电容器C12、电容器C13和电容器C14。
形成在偶数列区域ECA中的比较器121的电容器C11相当于第一电容的示例，该第一电容连接到第一信号线并且配置在第一区域中，该第一信号线连接到包括光电转换元件的第一像素。在这种情况下，图2所示的单位像素P1i(i是自然数且为等于或小于n的偶数)相当于第一像素的示例。此外，图2所示的垂直信号线109-i(i是自然数且为等于或小于n的偶数)相当于第一信号线的示例。此外，图2所示的偶数列区域ECA相当于第一区域。此外，图3所示的光电二极管151相当于光电转换元件的示例。
形成在偶数列区域ECA中的比较器121的电容器C12相当于第二电容，该第二电容配置在偶数列区域ECA中并且连接到生成参考信号RAMP的DAC(参考信号生成部的示例)104(参照图2)。形成在偶数列区域ECA中的比较器121的电容器C13相当于第三电容的示例，该第三电容配置在偶数列区域ECA中并且设置成能够连接到电容器C11和电容器C12。形成在偶数列区域ECA中的比较器121的电容器C14相当于第四电容的示例，该第四电容配置在偶数列区域ECA中并连接到接地(基准电位的供给部的示例)GND1。
形成在奇数列区域OCA中的比较器121的电容器C11相当于第五电容的示例，该第五电容连接到第二信号线并且配置在第二区域中，该第二信号线连接到包括光电转换元件的第二像素。在这种情况下，图2所示的单位像素P1i(i是自然数且为等于或小于n的奇数)相当于第二像素的示例。此外，图2所示的垂直信号线109-i(i是自然数且为等于或小于n的奇数)相当于第二信号线的示例。此外，图2所示的奇数列区域OCA相当于第二区域。此外，图3所示的光电二极管151相当于光电转换元件的示例。
形成在奇数列区域OCA中的比较器121的电容器C12相当于第六电容，该第六电容配置在奇数列区域OCA中并且连接到生成参考信号RAMP的DAC(参考信号生成部的示例)104(参照图2)。形成在奇数列区域OCA中的比较器121的电容器C13相当于第七电容的示例，该第七电容配置在奇数列区域OCA中并且设置成能够连接到电容器C11和电容器C12。形成在奇数列区域中的比较器121的电容器C14相当于第八电容的示例，该第八电容配置在奇数列区域OCA中并且连接到接地GND1。
电容器C11连接在像素信号VSL的输入端子T11与NMOS晶体管NT11的栅极之间。电容器C11是针对像素信号VSL的输入电容。
电容器C12连接在参考信号RAMP的输入端子T12与NMOS晶体管NT11的栅极之间，并且是针对参考信号RAMP的输入电容。
电容器C13用作可变电容器，以根据开关SW13和开关SW14的接通/断开状态来改变电容器C11和电容器C12的电容值。电容器C13经由电容器C11和开关SW13连接在输入端子T11与NMOS晶体管NT11的栅极之间。此外，电容器C13经由电容器C12和开关SW14连接在输入端子T12与NMOS晶体管NT11的栅极之间。
更具体地，电容器C11包括作为被分割的多个(在该实施方案中为四个)分割电容的分割电容器C11a、C11b、C11c和C11d。分割电容器C11a、C11b、C11c和C11d中的每个包括经由输入端子T11连接到垂直信号线110(参照图2)的一个电极以及连接到差分放大器201的NMOS晶体管NT11的栅极的另一电极。电容器C12包括经由输入端子T12连接到DAC104(参照图2)的一个电极以及连接到差分放大器201的NMOS晶体管NT11的栅极的另一电极。
电容器C13包括作为被分割的多个(在本实施方案中为五个)分割电容的分割电容器C13a、C13b、C13c、C13d和C13e。比较器121包括用于在分割电容器C13a、C13b、C13c、C13d和C13e中的两个相邻分割电容器的连接和断开之间进行切换的开关组SW15。更具体地，开关组SW15包括用于在两个相邻的分割电容器C13a和C13b的连接和断开之间进行切换的开关SW15a。开关组SW15包括用于在两个相邻的分割电容器C13b和C13c的连接和断开之间进行切换的开关SW15b。开关组SW15包括用于在两个相邻的分割电容器C13c和C13d的连接和断开之间进行切换的开关SW15c。开关组SW15包括用于在两个相邻的分割电容器C13d和C13e的连接和断开之间进行切换的开关SW15d。
分割电容器C13a～C13e分别包括连接到开关SW15a～SW15d的一个电极以及连接到差分放大器201的NMOS晶体管NT11的栅极的另一电极。更具体地，分割电容器C13a包括连接到开关SW15a的一个端子的电极以及连接到NMOS晶体管NT11的栅极的另一电极。分割电容器C13a的一个电极也连接到开关SW13的另一端子。开关SW13的一个端子连接到电容器C11的分割电容器C11d的一个电极。
分割电容器C13b包括连接到开关SW15a的另一端子和开关SW15b的一个端子的一个电极以及连接到NMOS晶体管NT11的栅极的另一电极。分割电容器C13c包括连接到开关SW15b的另一端子和开关SW15c的一个端子的一个电极以及连接到NMOS晶体管NT11的栅极的另一电极。分割电容器C13d包括连接到开关SW15c的另一端子和开关SW15d的一个端子的一个电极以及连接到NMOS晶体管NT11的栅极的另一电极。
分割电容器C13e包括连接到开关SW15d的另一端子的一个电极以及连接到NMOS晶体管NT11的栅极的另一电极。分割电容器C13e的一个电极也连接到开关SW14的一个端子。开关SW14的另一端子连接到电容器C12的一个电极。
因此，开关SW13、开关SW15a～SW15d和开关SW14在分割电容器C11d的一个电极和电容器C12的一个电极之间从属连接。
通过控制开关SW13、开关SW14以及开关SW15a～SW15d的接通/断开状态，控制针对像素信号VSL的输入电容和针对参考信号RAMP的输入电容之比。控制开关SW13、开关SW14以及开关SW15a～SW15d，使得它们中的至少一个处于断开状态。
在下文中，分割电容器C11a～C11d、电容器C12以及分割电容器C13a～C13e的附图标记也用作表示各个电容值的附图标记。分割电容器C11a～C11d、电容器C12以及分割电容器C13a～C13e并联连接。针对像素信号VSL的输入衰减增益Ainv可以由下式(1)表示，并且针对参考信号RAMP的输入衰减增益Ainr可以由下式(2)表示。
Ainv＝(C11a+C11b+C11c+C11d+Cα)/ΣC (1)
Ainr＝(C12+Cβ)/ΣC (2)
在式(1)和式(2)中，“ΣC”表示分割电容器C11a～C11d、电容器C12以及分割电容器C13a～C13e的电容值的总和。此外，式(1)中的“Cα”表示根据开关SW13、开关SW14以及开关SW15a～SW15d的接通/断开状态而添加到像素信号VSL侧的电容器的电容值。此外，式(2)中的“Cβ”表示根据开关SW13、开关SW14以及开关SW15a～SW15d的接通/断开状态而添加到参考信号RAMP侧的电容器的电容值。根据开关SW13、开关SW14以及开关SW15a～SW15d的接通/断开状态，式(1)中的“Cα”和式(2)中的“Cβ”如下所示。
(A)在开关SW13处于断开状态而开关SW13以外的开关处于接通状态的情况下：
Cα＝0
Cβ＝C13a+C13b+C13c+C13d+C13e
(B)在开关SW15a处于断开状态而开关SW15a以外的开关处于接通状态的情况下：
Cα＝C13a
Cβ＝C13b+C13c+C13d+C13e
(C)在开关SW15b处于断开状态而开关SW15b以外的开关处于接通状态的情况下：
Cα＝C13a+C13b
Cβ＝C13c+C13d+C13e
(D)在开关SW15c处于断开状态而开关SW15c以外的开关处于接通状态的情况下：
Cα＝C13a+C13b+C13c
Cβ＝C13d+C13e
(E)在开关SW15d处于断开状态而开关SW15d以外的开关处于接通状态的情况下：
Cα＝C13a+C13b+C13c+C13d
Cβ＝C13e
(F)在开关SW14处于断开状态而开关SW14以外的开关处于接通状态的情况下：
Cα＝C13a+C13b+C13c+C13d+C13e
Cβ＝0
如上所述，通过切换开关SW13、开关SW14以及开关SW15a～SW15d的接通/断开状态，可以逐步地改变针对像素信号VSL的输入电容和针对参考信号RAMP的输入电容。
在NMOS晶体管NT11的栅极中，像素信号VSL的电压的振幅ΔVSL为ΔVSL×Ainv。因此，随着式(1)中的“Cα”的值变小，输入到差分放大器201的像素信号VSL的振幅被衰减。结果，增加了输入相关噪声(input-referred noise)。另一方面，通过增加像素信号VSL的输入电容与参考信号RAMP的输入电容的比率，即，通过增大式(1)中的“Cα”并减小式(2)中的“Cβ”，能够抑制输入到差分放大器201的像素信号VSL的衰减并抑制输入相关噪声。
然而，当像素信号VSL的输入电容与参考信号RAMP的输入电容的比率增加时，输入到差分放大器201的参考信号RAMP的衰减量反而增大。
图5是当像素信号VSL的输入电容与参考信号RAMP的输入电容的比率增加和减少时对输入到差分放大器201的参考信号RAMP进行比较的图。图5中的虚线所示的波形表示在比率增加的情况下输入到差分放大器201的参考信号RAMP的波形，并且实线所示的波形表示在比率减少的情况下输入到差分放大器201的参考信号RAMP的波形。
如图5所示，当像素信号VSL的输入电容与参考信号RAMP的输入电容的比率增加时，输入到差分放大器201的参考信号RAMP的振幅变小。结果，ADC 105的动态范围减小。
另一方面，例如，可以想到的是，通过增大从DAC 104输出的参考信号RAMP的振幅，使输入到差分放大器201的参考信号RAMP的振幅增大，并抑制ADC 105的动态范围的减小。
然而，参考信号RAMP的振幅的最大值受到DAC 104等的规格的限制。例如，在高增益模式下，由于参考信号RAMP的振幅被设定为较小，因此可以增大参考信号RAMP的振幅。另一方面，在低增益模式下，由于预先将参考信号RAMP的振幅设定为较大，因此在一些情况下难以进一步增大参考信号RAMP的振幅。
因此，例如，在高增益模式下，像素信号VSL的输入电容与参考信号RAMP的输入电容的比率在可能的范围内增大，并且参考信号RAMP的振幅增大。结果，在易受噪声影响的高增益模式下，能够抑制输入到差分放大器201的像素信号VSL的衰减，并且能够抑制噪声的影响。
另一方面，例如，在低增益模式下，仅需要将针对参考信号RAMP的输入电容和针对像素信号VSL的输入电容设定为相近值。
返回图4，电容器C14包括作为被分割的多个(在本实施方案中为10个)分割电容的分割电容器C14a、C14b、C14c、C14d、C14e、C14f、C14g、C14h、C14i和C14j。分割电容器C14a、C14b、C14c、C14d、C14e、C14f、C14g、C14h、C14i和C14j中的每个包括连接到接地GND1的一个电极以及连接到差分放大器201的NMOS晶体管NT12的栅极的另一电极。分割电容器C14a、C14b、C14c、C14d、C14e、C14f、C14g、C14h、C14i和C14j在接地GND1和NMOS晶体管NT12的栅极之间并联连接。
在形成于偶数列区域ECA中的比较器121的情况下，分割电容器C11a～C11d相当于第一分割电容的示例。在形成于偶数列区域ECA中的比较器121的情况下，分割电容器C13a～C13d相当于第三分割电容的示例。在形成于偶数列区域ECA中的比较器121的情况下，开关SW13相当于第一切换元件的示例，并且开关SW14相当于第二切换元件的示例。在形成于偶数列区域ECA中的比较器121的情况下，开关SW15a～SW15d相当于第三切换元件。
在形成于奇数列区域OCA中的比较器121的情况下，分割电容器C11a～C11d相当于第五分割电容的示例。在形成于奇数列区域OCA中的比较器121的情况下，分割电容器C13a～C13d相当于第七分割电容的示例。在形成于奇数列区域OCA中的比较器121的情况下，开关SW13相当于第五切换元件的示例，并且开关SW14相当于第六切换元件的示例。在形成于奇数列区域OCA中的比较器121的情况下，开关SW15a～SW15d相当于第七切换元件。
差分放大器201包括：连接有电容器C11、电容器C12和电容器C13的NMOS晶体管NT11和连接有电容器C14的NMOS晶体管NT12。因此，形成在偶数列区域ECA中的比较器121的差分放大器201相当于第一差分放大器的示例。在形成于偶数列区域ECA中的比较器121的情况下，NMOS晶体管NT11相当于设置在第一差分放大器中的一个输入部的示例，并且NMOS晶体管NT12相当于设置在第一差分放大器中的另一输入部的示例。另一方面，形成在奇数列区域OCA中的比较器121的差分放大器201相当于第二差分放大器的示例。在形成于奇数列区域OCA中的比较器121的情况下，NMOS晶体管NT11相当于设置在第二差分放大器中的一个输入部的示例，并且NMOS晶体管NT12相当于设置在第二差分放大器中的另一输入部的示例。
开关SW11连接在NMOS晶体管NT11的漏极-栅极之间。通过从定时控制电路102经由输入端子T13输入的驱动信号AZSW1，将开关SW11从接通状态切换为断开状态，或者从断开状态切换为接通状态。
开关SW12连接在NMOS晶体管NT12的漏极-栅极之间。通过从定时控制电路102经由输入端子T13输入的驱动信号AZSW1，将开关SW12从接通状态切换为断开状态，或者从断开状态切换为接通状态。
注意，在下文中，将电容器C11、电容器C12、电容器C13和开关SW11的连接点称为节点HiZ。此外，在下文中，将NMOS晶体管NT12的栅极、电容器C13和开关SW12的连接点称为节点VSH。
如图6所示，NMOS晶体管NT11包括并联连接的两个分割晶体管NT11a和NT11b。分割晶体管NT11a和分割晶体管NT11b中的每个包括NMOSFET。分割晶体管NT11a的源极和分割晶体管NT11b的源极相互连接。分割晶体管NT11a的漏极和分割晶体管NT11b的漏极相互连接。分割晶体管NT11a的栅极和分割晶体管NT11b的漏极相互连接。分割晶体管NT11a和NT11b的各自的源极连接到NMOS晶体管NT13的漏极。分割晶体管NT11a和NT11b的各自的漏极连接到PMOS晶体管PT11(参照图4)的漏极和栅极、PMOS晶体管PT12(参照图4)的栅极以及开关SW11(参照图4)。
NMOS晶体管NT12包括并联连接的两个分割晶体管NT12a和NT12b。分割晶体管NT12a和分割晶体管NT12b中的每个包括NMOSFET。分割晶体管NT12a的源极和分割晶体管NT12b的源极相互连接。分割晶体管NT12a的漏极和分割晶体管NT12b的漏极相互连接。分割晶体管NT12a的栅极和分割晶体管NT12b的漏极相互连接。分割晶体管NT12a和NT12b的各自的源极连接到NMOS晶体管NT13的漏极。分割晶体管NT12a和NT12b的各自的漏极连接到PMOS晶体管PT12的漏极、开关SW12和输出端子OUT(参照图4)。
接下来，参照图7对形成在奇数列区域OCA和偶数列区域ECA中的比较器121的各电容器、NMOS晶体管NT11和NMOS晶体管NT12的配置关系的示例进行说明。
如图7所示，在偶数列区域ECA中，电容器C12和电容器C13隔着开关SW14彼此面对地配置。作为电容器C13的分割电容的分割电容器C13a～C13e聚集在偶数列区域ECA的预定范围内。更具体地，电容器C12和分割电容器C13e隔着开关SW14彼此面对地配置。分割电容器C13e、分割电容器C13d、分割电容器C13c、分割电容器C13b和分割电容器C13a从配置有电容器C12的侧以所述的顺序并排配置。开关SW13d配置在分割电容器C13e和分割电容器C13d之间。开关SW13c配置在分割电容器C13d和分割电容器C13c之间。开关SW13b配置在分割电容器C13c和分割电容器C13b之间。开关SW13a配置在分割电容器C13b和分割电容器C13a之间。
在偶数列区域ECA中，作为电容器C14的分割电容的分割电容器C14j配置成隔着开关SW13与未配置分割电容器C13b的侧的分割电容器C13a相邻。通过将分割电容器C13a～C13e、开关SW15a～SW15d、开关SW14和开关SW13配置成聚集在预定范围内，可以抑制配线的复杂性以及在各个元件之间产生的寄生电容。
在偶数列区域ECA中，电容器C11配置成与未配置分割电容器C13a的侧的分割电容器C14j相邻。更具体地，作为电容器C11的分割电容的分割电容器C11d、分割电容器C11c、分割电容器C11b和分割电容器C11a从配置有分割电容器C14j的侧以所述的顺序并排配置。
在偶数列区域ECA中，作为电容器C14的分割电容的电容器C14的余部配置成与未配置分割电容器C11b的侧的分割电容器C11a相邻。更具体地，电容器C14的剩余的分割电容器C14i、分割电容器C14h、分割电容器C14g、分割电容器C14f、分割电容器C14e、分割电容器C14d、分割电容器C14c、分割电容器C14b和分割电容器C14a从配置有分割电容器C11a的侧以所述的顺序并排配置。
在偶数列区域ECA中，NMOS晶体管NT11和NMOS晶体管NT12配置成与未配置分割电容器C14b的侧的分割电容器C14a相邻。更具体地，分割晶体管NT11b、分割晶体管NT12b、分割晶体管NT12a和分割晶体管NT11a从配置有分割电容器C14a的侧以所述的顺序并排配置。
因此，例如，在偶数列区域ECA中，电容器C11～C14、开关SW13、开关组SW15、NMOS晶体管NT11和NMOS晶体管NT12配置于一直线上。
如图7所示，在奇数列区域OCA中，电容器C12和电容器C13隔着开关SW14彼此面对地配置。作为电容器C13的分割电容的分割电容器C13a～C13e聚集在奇数列区域OCA的预定范围内。更具体地，电容器C12和分割电容器C13e隔着开关SW14彼此面对地配置。分割电容器C13e、分割电容器C13d、分割电容器C13c、分割电容器C13b和分割电容器C13a从配置有电容器C12的侧以所述的顺序并排配置。开关SW13d配置在分割电容器C13e和分割电容器C13d之间。开关SW13c配置在分割电容器C13d和分割电容器C13c之间。开关SW13b配置在分割电容器C13c和分割电容器C13b之间。开关SW13a配置在分割电容器C13b和分割电容器C13a之间。
在奇数列区域OCA中，电容器C14的分割电容的一部分隔着开关SW13配置成与未配置分割电容器C13b的侧的分割电容器C13a相邻。如上所述，通过将分割电容器C13a～C13e、开关SW15a～SW15d、开关SW14和开关SW13配置成聚集在预定范围内，可以抑制配线的复杂性以及在各个元件之间产生的寄生电容。
更具体地，在奇数列区域OCA中，作为电容器C14的分割电容的分割电容器C14j、分割电容器C14i、分割电容器C14h和分割电容器C14g从配置有分割电容器C13a的侧以所述的顺序并排配置。
在奇数列区域OCA中，电容器C11配置成与未配置分割电容器C14h的侧的分割电容器C14g相邻。更具体地，作为电容器C11的分割电容的分割电容器C11d、分割电容器C11c、分割电容器C11b和分割电容器C11a从配置有分割电容器C14g的侧以所述的顺序并排配置。
在奇数列区域OCA中，电容器C14的剩余的分割电容配置成与未配置分割电容器C11b的侧的分割电容器C11a相邻。更具体地，作为电容器C14的余部的分割电容器C14f、分割电容器C14e、分割电容器C14d、分割电容器C14c、分割电容器C14b和分割电容器C14a从配置有分割电容器C11a的侧以所述的顺序并排配置。
在奇数列区域OCA中，NMOS晶体管NT11和NMOS晶体管NT12配置成与未配置分割电容器C14b的侧的分割电容器C14a相邻。更具体地，分割晶体管NT12a、分割晶体管NT12b、分割晶体管NT11b和分割晶体管NT11a从配置有分割电容器C14a的侧以所述的顺序并排配置。
因此，例如，在奇数列区域OCA中，电容器C11～C14、开关SW13、开关组SW15、NMOS晶体管NT11和NMOS晶体管NT12配置于一直线上。
如图7所示，在偶数列区域ECA中，分割电容器C11a～C11d的数量为4个，电容器C12的数量为1个，分割电容器C13a～C13e的数量为5个，分割电容器C14a～C14j的数量为10个。因此，在偶数列区域ECA中，分割电容器C11a～C11d(第一分割电容的示例)、电容器C12(第二电容的示例)和分割电容器C13a～C13e(第三分割电容的示例)的总数(10个)与分割电容器C14a～C14j(第四分割电容的示例)的总数相同。
此外，在奇数列区域OCA中，分割电容器C11a～C11d的数量为4个，电容器C12的数量为1个，分割电容器C13a～C13e的数量为5个，并且分割电容器C14a～C14j的数量为10个。因此，在奇数列区域OCA中，分割电容器C11a～C11d(第五分割电容的示例)、电容器C12(第六电容的示例)和分割电容器C13a～C13e(第七分割电容的示例)的总数(10个)与分割电容器C14a～C14j(第八分割电容的示例)的总数相同。
偶数列区域ECA中的分割电容器C11a～C11d、电容器C12、分割电容器C13a～C13e和分割电容器C14a～C14j的总数(20个)与奇数列区域OCA中的分割电容器C11a～C11d、电容器C12、分割电容器C13a～C13e和分割电容器C14a～C14j的总数(20个)相同。
偶数列区域ECA中的分割电容器C11a～C11d中的每个、电容器C12、分割电容器C13a～C13e中的每个以及分割电容器C14a～C14j中的每个与奇数列区域OCA中的分割电容器C11a～C11d中的每个、电容器C12、分割电容器C13a～C13e中的每个以及分割电容器C14a～C14j中的每个具有相同的电容值。
因此，连接到构成差分放大器201的差分对的NMOS晶体管NT11和NMOS晶体管NT12的输入电容被分割成相同数量的电容器。结果，平衡了连接到差分放大器201的差分对的电容。此外，可以使电源VDD1中的变动均等地影响差分放大器201的差分对。结果，改善了电源抑制比(power supply rejection ratio(PSRR))。另外，在NMOS晶体管NT11和NMOS晶体管NT12中，可以使基于设置在比较器121中的开关SW11和开关SW12中产生的泄漏电流的电压变动相同。结果，成像元件1能够防止泄漏电流影响比较器121的比较操作。
由于形成有成像元件1的半导体芯片的尺寸受限，所以偶数列区域ECA和奇数列区域OCA彼此相邻配置。因此，在形成于偶数列区域ECA中的各元件与形成于奇数列区域OCA中的各元件之间产生寄生电容。
如图7所示，在偶数列区域ECA的分割晶体管NT11a的栅极与奇数列区域OCA的分割晶体管NT11a的栅极之间产生寄生电容Cp1。在偶数列区域ECA的分割晶体管NT12a的栅极与奇数列区域OCA的分割晶体管NT11b的栅极之间产生寄生电容Cp2。在偶数列区域ECA的分割晶体管NT12b的栅极与奇数列区域OCA的分割晶体管NT12b的栅极之间产生寄生电容Cp3。在偶数列区域ECA的分割晶体管NT11b的栅极与奇数列区域OCA的分割晶体管NT12a的栅极之间产生寄生电容Cp4。
在偶数列区域ECA的分割电容器C14a与奇数列区域OCA的分割电容器C14a之间产生寄生电容Cp5。在偶数列区域ECA的分割电容器C14b与奇数列区域OCA的分割电容器C14b之间产生寄生电容Cp6。在偶数列区域ECA的分割电容器C14c与奇数列区域OCA的分割电容器C14c之间产生寄生电容Cp7。在偶数列区域ECA的分割电容器C14d与奇数列区域OCA的分割电容器C14d之间产生寄生电容Cp8。在偶数列区域ECA的分割电容器C14e与奇数列区域OCA的分割电容器C14e之间产生寄生电容Cp9。在偶数列区域ECA的分割电容器C14f与奇数列区域OCA的分割电容器C14f之间产生寄生电容Cp10。
在偶数列区域ECA的分割电容器C14g与奇数列区域OCA的分割电容器C11a之间产生寄生电容Cp11。在偶数列区域ECA的分割电容器C14h与奇数列区域OCA的分割电容器C11b之间产生寄生电容Cp12。在偶数列区域ECA的分割电容器C14i与奇数列区域OCA的分割电容器C11c之间产生寄生电容Cp13。在偶数列区域ECA的分割电容器C11a与奇数列区域OCA的分割电容器C11d之间产生寄生电容Cp14。
在偶数列区域ECA的分割电容器C11b与奇数列区域OCA的分割电容器C14g之间产生寄生电容Cp15。在偶数列区域ECA的分割电容器C11c与奇数列区域OCA的分割电容器C14h之间产生寄生电容Cp16。在偶数列区域ECA的分割电容器C11d与奇数列区域OCA的分割电容器C14i之间产生寄生电容Cp17。在偶数列区域ECA的分割电容器C14j与奇数列区域OCA的分割电容器C14j之间产生寄生电容Cp18。
在偶数列区域ECA的分割电容器C13a与奇数列区域OCA的分割电容器C13a之间产生寄生电容Cp19。在偶数列区域ECA的分割电容器C13b与奇数列区域OCA的分割电容器C13b之间产生寄生电容Cp20。在偶数列区域ECA的分割电容器C13c与奇数列区域OCA的分割电容器C13c之间产生寄生电容Cp21。在偶数列区域ECA的分割电容器C13d与奇数列区域OCA的分割电容器C13d之间产生寄生电容Cp22。在偶数列区域ECA的分割电容器C13e与奇数列区域OCA的分割电容器C13e之间产生寄生电容Cp23。在偶数列区域ECA的电容器C12与奇数列区域OCA的电容器C12之间产生寄生电容Cp24。
顺便提及地，例如，作出如下假设：来自奇数列区域OCA中的像素信号VSL的大振幅干扰源(aggressor)不均等地干扰设置在作为相邻列的偶数列区域ECA中的差分放大器201的差分对的左右电容。在这种情况下，干扰源未被差分放大器201的差分对抵消，并且由于串扰导致图像质量劣化。在根据本实施方案的成像元件1中设置的比较器121中，作为切换电容发挥功能的电容器C13用作针对像素信号VSL的输入电容或用作针对参考信号RAMP的输入电容。为此，很难使差分放大器201的差分对的左右电容与来自相邻列中的像素信号VSL的大振幅干扰源始终完全平衡。
鉴于此，在根据本实施方案的成像元件1中，差分放大器201的差分对的各自的电容的配置在偶数列区域ECA和奇数列区域OCA之间是不同的。结果，不论以何种方式将作为切换电容发挥功能的电容器C13的全部或一部分添加为针对像素信号VSL和参考信号RAMP的输入电容，对于差分放大器201的差分对，相邻像素信号VSL的大振幅干扰源的干扰的不平衡的绝对值并不会突出地变大。
更具体地，奇数列区域OCA中的分割电容器C11a～C11d(第五分割电容的示例)配置成使得面对偶数列区域ECA中的分割电容器C11a～C11d(第一分割电容的示例)的分割电容器的数量和面对偶数列区域ECA中的分割电容器C14a～C14j(第四分割电容的示例)的分割电容器的数量不同。在图7所示的构成例中，奇数列区域OCA中的分割电容器C11a～C11d中的三个分割电容器C11a～C11c与连接到偶数列区域ECA中的NMOS晶体管NT12的分割电容器C14g～C14i对向地配置。此外，奇数列区域OCA中的分割电容器C11a～C11d中的一个分割电容器C11d与连接到偶数列区域ECA中的NMOS晶体管NT11的分割电容器C11a对向地配置。
分割电容器C11a～C11d、电容器C12以及分割电容器C13a～C13e并联连接。此外，分割电容器C14a～C14j并联连接。因此，也可以将彼此面对的分割电容器的数量视为包括分割电容器的电容器彼此面对的面积。因此，奇数列区域OCA的电容器C11(第五电容的示例)与偶数列区域ECA的电容器C11(第一电容的示例)和电容器C14(第四电容的示例)以不同的面积对向地配置。下面，详细说明使多个电容器的配置在偶数列区域ECA和奇数列区域OCA之间不同的操作和效果。
<比较器的操作>
接下来，参照图8和图9的时序图对比较器121的操作进行说明。图8示出了驱动信号AZSW1、参考信号RAMP、像素信号VSL、节点VSH、节点HiZ和输出信号OUT1的时序图。图9示出了从图8所示的时刻t5到时刻t8的节点HiZ的波形的示例。
在时刻t1，将驱动信号AZSW1设定为高电平。尽管未示出，但是在与将驱动信号AZSW1设定为高电平大致同时地，基于成像元件1中的成像时的增益，将开关SW13、开关SW14以及开关SW15a～15d中的一个开关设定为断开状态，并且将剩余开关设定为接通状态。在本实施方案中，可以支持六个增益模式。在六个增益模式中的最低电平的增益模式的情况下，将开关SW13设定为断开状态。此外，在从最低电平侧数起的第二增益模式的情况下，将开关SW15a设定为断开状态。此外，在从最低电平侧数起的第三增益模式的情况下，将开关SW15b设定为断开状态。此外，在从最低电平侧数起的第四增益模式的情况下，将开关SW15c设定为断开状态。此外，在从最低电平侧数起的第五增益模式的情况下，将开关SW15d设定为断开状态。此外，在从最低电平侧数起的第六(即，最高电平)增益模式的情况下，将开关SW14设定为断开状态。
然后，接通开关SW11和开关SW12，并且NMOS晶体管NT11的漏极和栅极与NMOS晶体管NT12的漏极和栅极相互连接。此外，将参考信号RAMP设定为预定的复位电平。此外，要读出的单位像素P的FD153被复位，并且将像素信号VSL设定为复位电平。
因此，开始差分放大器201的自动归零操作。即，NMOS晶体管NT11的漏极和栅极以及NMOS晶体管NT12的漏极和栅极收敛于相同的预定电压(在下文中，称为基准电压)。结果，节点HiZ和节点VSH的电压被设定为基准电压。
接下来，在时刻t2，将驱动信号AZSW1设定为低电平，并且断开开关SW11和开关SW12。因此，完成差分放大器201的自动归零操作。由于像素信号VSL和参考信号RAMP不变，所以节点HiZ的电压保持为基准电压。此外，节点VSH的电压通过电容器C14中累积的电荷而保持为基准电压。
在时刻t3，参考信号RAMP的电压从复位电平下降预定值。结果，节点HiZ的电压降低到节点VSH的电压(基准电压)以下，并且差分放大器201的输出信号OUT1变为低电平。
在时刻t4，参考信号RAMP开始增加。与此相应，节点HiZ的电压也增加。此外，计数器122开始计数。
此后，当节点HiZ的电压超过节点VSH的电压(基准电压)时，差分放大器201的输出信号OUT1被反相并变为高电平。然后，当输出信号OUT1反相为高电平时的计数器122的计数值作为P相(复位电平)的像素信号VSL的值被保持在锁存器123中。
在时刻t5，将参考信号RAMP的电压设定为复位电压。此外，单位像素P的传输晶体管152被导通，在曝光期间累积在光电二极管151中的电荷被传输到FD 153，并且将像素信号VSL设定为信号电平。结果，节点HiZ的电压减小了与信号电平相对应的值而低于节点VSH的电压(基准电压)，并且差分放大器201的输出信号OUT1被反相为低电平。
在时刻t6，与时刻t3类似，参考信号RAMP的电压从复位电平下降预定值。结果，节点HiZ的电压进一步减小。
在时刻t7，与时刻t4类似，参考信号RAMP开始增加。与此相应，节点HiZ的电压线性增加。此外，计数器122开始计数。
此后，当节点HiZ的电压超过节点VSH的电压(基准电压)时，差分放大器201的输出信号OUT1被反相并变为高电平。然后，当输出信号OUT1反相为高电平时的计数器122的计数值作为D相(信号电平)的像素信号VSL的值被保持在锁存器123中。此外，锁存器123通过获取D相的像素信号VSL与在时刻t4和时刻t5之间读出的P相的像素信号VSL之间的差分来进行相关双采样。以这种方式，对像素信号VSL进行AD转换。
此后，在时刻t8之后重复进行与从时刻t1到时刻t7进行的操作相同的操作。注意，即使在时刻t8之后，也在与将驱动信号AZSW1设定为高电平大致同时地，基于成像元件1中的成像时的增益，将开关SW13、开关SW14以及开关SW15a～15d中的一个开关设定为断开状态，并且将剩余的开关设定为接通状态。
这降低了电源VDD1的电压并减少了ADC组12的功耗。结果，能够减少成像元件1的功耗。
在现有的比较器中，图像信号被输入到差分放大器的差分对中的一个，并且参考信号被输入到差分对中的另一个，对参考信号和像素信号进行比较，并且输出比较结果作为输出信号。此时，输出信号的反相时的差分放大器的输入电压(参考信号和像素信号的电压)随像素信号的电压而变化。因此，例如，当根据现有技术的比较器的驱动用的电源的电压降低时，存在如下的可能性：输出信号的反相时的差分放大器的输入电压超过比较器的输入动态范围，并且不能确保AD转换的线性。
相反，在根据本实施方案的比较器121中，输出将像素信号VSL和参考信号RAMP经由电容相加而获得的信号的电压(节点HiZ的电压)与节点VSH的电压(基准电压)之间的比较结果，作为如上所述的输出信号OUT1。此时，如图9所示，输出信号OUT1的反相时的差分放大器201的输入电压(节点HiZ和节点VSH的电压)是恒定而无变动的。
此外，在成像元件1中，参考信号RAMP变化的方向与根据现有技术的比较器的参考信号相反，并且在与像素信号VSL相反的方向上变化。这里，在与像素信号VSL相反的方向上变化是指随着信号成分增大，在与像素信号VSL变化的方向相反的方向上变化。例如，在该示例中，随着信号成分增大，像素信号VSL在负方向上变化，而参考信号RAMP在与之相反的正方向上变化。因此，节点HiZ的电压(差分放大器201的输入电压)是与像素信号VSL和现有技术的参考信号之间的差分相对应的电压。
以这种方式，由于输出信号OUT1的反相时的差分放大器201的输入电压变为恒定的，因此可以缩窄差分放大器201的输入动态范围。
因此，可以将用于驱动比较器121的电源VDD1的电压减少到低于根据现有技术的比较器的电压，从而引起ADC组12的功耗的降低以及成像元件1的功耗的降低。
接下来，在参照图4的同时使用图10～图12对根据本实施方案的成像元件1的操作和效果进行说明。在图10～图12中，用粗箭头表示从奇数列区域OCA到偶数列区域ECA的干扰。
(第一干扰例)
图10示意性地示出了在开关SW13处于断开状态而开关SW13以外的开关处于接通状态的情况下，从奇数列区域OCA到偶数列区域ECA的干扰的状态。即，图10示意性地示出了在将所有的作为切换电容发挥功能的电容器C13用作针对参考信号RAMP的输入电容的情况下的干扰状态。
如图10所示，在开关SW13处于断开状态的情况下，针对像素信号VSL的输入电容仅是电容器C11(分割电容器C11a～C11d)。因此，奇数列区域OCA的分割电容器C11a～C11c中的电压变动影响偶数列区域ECA的分割电容器C14g～C14i。此外，奇数列区域OCA的分割电容器C11d中的电压变动影响偶数列区域ECA的分割电容器C11a。结果，奇数列区域OCA中的大振幅干扰源以1：3的比率影响偶数列区域ECA的差分放大器201的NMOS晶体管NT11和NMOS晶体管NT12。为此，从奇数列区域OCA中的大振幅干扰源对偶数列区域ECA的差分放大器201的差分对造成的干扰的不平衡为-2(＝1-3)。
另一方面，奇数列区域OCA中的差分放大器201的分割晶体管NT11a的栅极影响偶数列区域ECA中的差分放大器201的分割晶体管NT11a。此外，奇数列区域OCA中的差分放大器201的分割晶体管NT11b的栅极影响偶数列区域ECA中的差分放大器201的分割晶体管NT12a。为此，偶数列区域ECA中的差分放大器201的NMOS晶体管NT11的栅极的电压变动通过偶数列区域ECA中的差分放大器201的差分对而抵消。
根据上述式(1)，在开关SW13处于断开状态的情况下，针对像素信号VSL的输入衰减增益Ainv为“(C11a+C11b+C11c+C11d)/ΣC”。在本实施方案中，分割电容器C11a～C11d、电容器C12、分割电容器C13a～C13e以及分割电容器C14a～C14i具有相同的电容值。因此，像素信号VSL的信号衰减量为4/10。因此，像素信号VSL相关不平衡(pixel signal VSL-referred imbalance)(即，最终噪声)为-5.0(＝-2/(4/10))。
(第二干扰例)
图11示意性地示出了在开关SW15b处于断开状态而开关SW15b以外的开关处于接通状态的情况下，从奇数列区域OCA到偶数列区域ECA的干扰的状态。即，图11示意性地示出了在将构成作为切换电容发挥功能的电容器C13的分割电容器中的2/5用作针对像素信号VSL的输入电容以及将构成作为切换电容发挥功能的电容器C13的分割电容器中的3/5用作针对参考信号RAMP的输入电容的情况下的干扰状态。
如图11所示，在开关SW15b处于断开状态的情况下，针对像素信号VSL的输入电容是电容器C11(分割电容器C11a～C11d)以及构成电容器C13的分割电容器C13a和C13b。为此，奇数列区域OCA的分割电容器C11a～C11c的电压变动影响偶数列区域ECA的分割电容器C14g～C14i。此外，奇数列区域OCA的分割电容器C11d的电压变动影响偶数列区域ECA的分割电容器C11a。另外，分割电容器C13a和C13b的电压变动影响偶数列区域ECA的分割电容器C13a和C13b。结果，奇数列区域OCA中的大振幅干扰源以3：3的比率影响偶数列区域ECA的差分放大器201的NMOS晶体管NT11和NMOS晶体管NT12。因此，从奇数列区域OCA中的大振幅干扰源对偶数列区域ECA的差分放大器201的差分对造成的干扰的不平衡为0(＝3-3)。
另一方面，奇数列区域OCA中的差分放大器201的分割晶体管NT11a的栅极影响偶数列区域ECA中的差分放大器201的分割晶体管NT11a。此外，奇数列区域OCA中的差分放大器201的分割晶体管NT11b的栅极影响偶数列区域ECA中的差分放大器201的分割晶体管NT12a。为此，偶数列区域ECA中的差分放大器201的NMOS晶体管NT11的栅极的电压变动通过偶数列区域ECA中的差分放大器201的差分对而抵消。
根据上述式(1)，在开关SW15b处于断开状态的情况下，针对像素信号VSL的输入衰减增益Ainv为“(C11a+C11b+C11c+C11d+C13a+C13b)/ΣC”。因此，像素信号VSL的信号衰减量为6/10。因此，像素信号VSL相关不平衡(即，最终噪声)为0.0(＝0/(6/10))。
(第三干扰例)
图12示意性地示出了在开关SW14处于断开状态而开关SW14以外的开关处于接通状态的情况下，从奇数列区域OCA到偶数列区域ECA的干扰的状态。即，图12示意性地示出了在将构成作为切换电容发挥功能的电容器C13的所有分割电容器都用作针对像素信号VSL的输入电容的情况下的干扰状态。
如图12所示，在开关SW14处于断开状态的情况下，针对像素信号VSL的输入电容为电容器C11(分割电容器C11a～C11d)和构成电容器C13的分割电容器C13a～C13e。为此，奇数列区域OCA的分割电容器C11a～C11c的电压变动影响偶数列区域ECA的分割电容器C14g～C14i。此外，奇数列区域OCA的分割电容器C11d的电压变动影响偶数列区域ECA的分割电容器C11a。另外，分割电容器C13a～C13e的电压变动影响偶数列区域ECA的分割电容器C13a～C13e。结果，奇数列区域OCA中的大振幅干扰源以6：3的比率影响偶数列区域ECA的差分放大器201的NMOS晶体管NT11和NMOS晶体管NT12。为此，从奇数列区域OCA中的大振幅干扰源对偶数列区域ECA的差分放大器201的差分对造成的干扰的不平衡为+3(＝6-3)。
另一方面，奇数列区域OCA中的差分放大器201的分割晶体管NT11a的栅极影响偶数列区域ECA中的差分放大器201的分割晶体管NT11a。此外，奇数列区域OCA中的差分放大器201的分割晶体管NT11b的栅极影响偶数列区域ECA中的差分放大器201的分割晶体管NT12a。为此，偶数列区域ECA中的差分放大器201的NMOS晶体管NT11的栅极的电压变动通过偶数列区域ECA中的差分放大器201的差分对而抵消。
根据上述式(1)，在开关SW14处于断开状态的情况下，针对像素信号VSL的输入衰减增益Ainv为“(C11a+C11b+C11c+C11d+C13a+C13b+C13c+C13d+C13e)/ΣC”。因此，像素信号VSL的信号衰减量为9/10。因此，像素信号VSL相关不平衡(即，最终噪声)为+3.3(＝+3/(9/10))。
顺便提及地，作出如下的假设：奇数列区域OCA的电容器C11与偶数列区域ECA的电容器C11和电容器C14以相同的面积对向地配置。此外，与第三干扰例类似，在开关SW14处于断开状态的情况下，针对像素信号VSL的输入电容是电容器C11(分割电容器C11a～C11d)和构成电容器C13的分割电容器C13a～C13e。为此，奇数列区域OCA的分割电容器C11a和C11b的电压变动影响偶数列区域ECA的分割电容器C14h和C14i。此外，奇数列区域OCA的分割电容器C11c和C11d的电压变动影响偶数列区域ECA的分割电容器C11a和C11b。另外，分割电容器C13a～C13e的电压变动影响偶数列区域ECA的分割电容器C13a～C13e。结果，奇数列区域OCA中的大振幅干扰源以7：2的比率影响偶数列区域ECA的差分放大器201的NMOS晶体管NT11和NMOS晶体管NT12。为此，从奇数列区域OCA中的大振幅干扰源对偶数列区域ECA的差分放大器201的差分对造成的干扰的不平衡为+5(＝7-2)。因此，像素信号VSL相关不平衡(即，最终噪声)为+5.5(＝+5/(9/10))。
如上所述，当奇数列区域OCA的电容器C11与偶数列区域ECA的电容器C11和电容器C14以相同的面积对向地配置时，针对像素信号VSL的输入电容和针对参考信号RAMP的输入电容发生变化，因此，像素信号VSL相关不平衡变大。
相比之下，在本实施方案中，奇数列区域OCA的电容器C11与偶数列区域ECA的电容器C11和电容器C14以不同的面积对向地配置。结果，即使在针对像素信号VSL的输入电容和针对参考信号RAMP的输入电容发生变化的情况下，像素信号VSL相关不平衡被抑制在-5.0至+3.3的范围内。
如上所述，根据本实施方案的成像元件1包括奇数列区域OCA的电容器C11，其与偶数列区域ECA的电容器C11和电容器C14以不同的面积对向地配置。结果，成像元件1能够减少ADC 105中的串扰。
<本实施方案的变形例>
接下来，参照图13～图15对根据本实施方案的变形例的成像元件进行说明。注意，在变形例的说明中，表现出与上述实施方案中的部件相同的效果和功能的部件由相同的附图标记表示，并且省略其说明。此外，根据本实施方案的变形例的成像元件的整体构成与图4所示的成像元件1的构成相同。为此，根据需要参照图4所示的附图标记对根据本实施方案的变形例的成像元件的整体构成进行说明。
(变形例1)
根据变形例1的成像元件的特征在于，差分放大器的差分对包括PMOS晶体管。
如图13所示，比较器121a与比较器121的不同之处在于，代替差分放大器201，设有差分放大器211。
差分放大器211包括PMOS晶体管PT31～PMOS晶体管PT33、NMOS晶体管NT31和NMOS晶体管NT32。
NMOS晶体管NT31的源极和NMOS晶体管NT32的源极连接到接地GND1。NMOS晶体管NT31的漏极连接到NMOS晶体管NT31的栅极和PMOS晶体管PT31的漏极。NMOS晶体管NT32的漏极连接到PMOS晶体管PT32的漏极和输出信号OUT1的输出端子T15。PMOS晶体管PT31的源极连接到PMOS晶体管PT32的源极和PMOS晶体管PT33的漏极。PMOS晶体管PT33的源极连接到电源VDD1。
然后，NMOS晶体管NT31和NMOS晶体管NT32构成电流镜电路。此外，PMOS晶体管PT31～PMOS晶体管PT33构成差分的比较部。即，PMOS晶体管PT33通过经由输入端子T14从外部输入的偏置电压VG而作为电流源操作，并且PMOS晶体管PT31和PMOS晶体管PT32作为差分晶体管操作。尽管未示出，但是与比较器121的NMOS晶体管NT11和NMOS晶体管NT12类似，PMOS晶体管PT31和PMOS晶体管PT32中的每个包括并联连接的两个分割晶体管。通过在偶数列区域和奇数列区域中以与图7所示相同的方式配置两个分割晶体管，可以减少差分放大器211的差分对中的串扰。
电容器C11、电容器C12、电容器C13、开关SW13、开关SW14和开关组SW15连接到PMOS晶体管PT31的栅极。电容器C11、电容器C12、电容器C13、开关SW13、开关SW14和开关组SW15之间的连接关系与比较器121中设置的电容器C11、电容器C12、电容器C13、开关SW13、开关SW14和开关组SW15之间的连接关系相同。因此，省略了连接关系的说明。
电容器C14连接到PMOS晶体管PT32的栅极。电容器C14的构成与比较器121中设置的电容器C14的构成相同。为此，省略了电容器C14的构成的说明。
比较器121a具有使比较器121的晶体管的极性相反的构成，并且进行与比较器121的操作类似的操作。此外，通过使用比较器121a，与使用比较器121的情况类似，可以降低电源VDD1的电压并且可以降低功耗。
此外，根据本变形例的成像元件包括奇数列区域OCA的电容器C11，其与偶数列区域ECA的电容器C11和电容器C14以不同的面积对向地配置。结果，根据本变形例的成像元件能够减少ADC 105中的串扰。
(变形例2)
根据变形例2的成像元件的特征在于，差分放大器包括两个差分对。
如图14所示，比较器121b包括差分放大器212。差分放大器212包括P型(PMOS)晶体管PT11、PMOS晶体管PT12、N型MOS(NMOS)晶体管NT11、NT12和NT13以及NMOS晶体管NT21和NT22。如下面将详细描述的，NMOS晶体管NT11和NMOS晶体管NT12以及NMOS晶体管NT21和NMOS晶体管NT22各自包括并联连接的两个分割晶体管。
PMOS晶体管PT11的源极和PMOS晶体管PT12的源极连接到电源VDD1。PMOS晶体管PT11的漏极连接到PMOS晶体管PT11和PT12的各自的栅极以及开关SW17和SW27中的每个的一个端子。开关SW17的另一端子连接到NMOS晶体管NT11的漏极和开关SW11的一个端子。PMOS晶体管PT12的漏极连接到输出信号OUT1的输出端子T15以及开关SW18和SW28中的每个的一个端子。开关SW18的另一端子连接到NMOS晶体管NT12的漏极和开关SW12的一个端子。NMOS晶体管NT11的源极连接到NMOS晶体管NT12、NT21和NT22的源极以及NMOS晶体管NT13的漏极。NMOS晶体管NT13的源极连接到接地GND1。
然后，PMOS晶体管PT11和PMOS晶体管PT12构成电流镜电路。此外，NMOS晶体管NT11、NMOS晶体管NT12和NMOS晶体管NT13构成差分的比较部。即，NMOS晶体管NT13通过经由输入端子T14从外部输入的偏置电压VG而作为电流源操作，并且NMOS晶体管NT11和NMOS晶体管NT12作为差分晶体管操作。另外，NMOS晶体管NT21、NMOS晶体管NT22和NMOS晶体管NT13构成差分的比较部。即，NMOS晶体管NT23通过经由输入端子T14从外部输入的偏置电压VG而作为电流源操作，并且NMOS晶体管NT21和NMOS晶体管NT22作为差分晶体管操作。
控制开关SW17和开关SW18以及开关SW27和开关SW28，使得它们的接通状态和断开状态彼此相反。即，在开关SW17和开关SW18处于接通状态的情况下，开关SW27和开关SW28处于断开状态。另一方面，在开关SW17和开关SW18处于断开状态的情况下，开关SW27和开关SW28处于接通状态。结果，NMOS晶体管NT11和NT12的差分对或NMOS晶体管NT21和NT22的差分对连接在包括PMOS晶体管PT11和PT12的电流镜电路与用作电流源的NMOS晶体管NT13之间。
电容器C11、电容器C12、电容器C13、开关SW13、开关SW14和开关组SW15连接到NMOS晶体管NT11的栅极。电容器C11、电容器C12、电容器C13、开关SW13、开关SW14和开关组SW15之间的连接关系与比较器121中设置的电容器C11、电容器C12、电容器C13、开关SW13、开关SW14和开关组SW15之间的连接关系相同。为此，省略了连接关系的说明。电容器C11是针对像素信号VSL1的输入电容。电容器C12是针对参考信号RAMP1的输入电容。参考信号RAMP1由DAC104(参照图2)生成。
电容器C14连接到NMOS晶体管NT12的栅极。电容器C14的构成与比较器121中设置的电容器C14的构成相同。因此，省略了电容器C14的构成的说明。
根据本变形例的比较器121b包括电容器C21、电容器C22、电容器C23和电容器C24。
形成在偶数列区域ECA中的比较器121b的电容器C21相当于第一电容的示例，该第一电容连接到第一信号线并且配置在第一区域中，该第一信号线连接到包括光电转换元件的第一像素。在这种情况下，图2所示的单位像素P1i(i是自然数且为等于或小于n的偶数)相当于第一像素的示例。此外，图2所示的垂直信号线109-i(i是自然数且为等于或小于n的偶数)相当于第一信号线的示例。此外，图2所示的偶数列区域ECA相当于第一区域。此外，图3所示的光电二极管151相当于光电转换元件的示例。
形成在偶数列区域ECA中的比较器121b的电容器C22相当于第二电容，该第二电容配置在偶数列区域ECA中并且连接到生成参考信号RAMP2的DAC(参考信号生成部的示例)104(参照图2)。形成在偶数列区域ECA中的比较器121b的电容器C23相当于第三电容的示例，该第三电容配置在偶数列区域ECA中并且设置成能够连接到电容器C21和电容器C22。形成在偶数列区域ECA中的比较器121b的电容器C24相当于第四电容的示例，该第四电容配置在偶数列区域ECA中并且连接到接地(基准电位的供给部的示例)GND1。
形成在奇数列区域OCA中的比较器121b的电容器C21相当于第五电容的示例，该第五电容连接到第二信号线并且配置在第二区域中，该第二信号线连接到包括光电转换元件的第二像素。在这种情况下，图2所示的单位像素P1i(i是自然数且为等于或小于n的奇数)相当于第二像素的示例。此外，图2所示的垂直信号线109-i(i是自然数且为等于或小于n的奇数)相当于第二信号线的示例。此外，图2所示的奇数列区域OCA相当于第二区域。此外，图3所示的光电二极管151相当于光电转换元件的示例。
形成在奇数列区域OCA中的比较器121b的电容器C22相当于第六电容，该第六电容配置在奇数列区域OCA中并且连接到生成参考信号RAMP2的DAC(参考信号生成部的示例)104(参照图2)。形成在奇数列区域OCA中的比较器121b的电容器C23相当于第七电容的示例，该第七电容配置在奇数列区域OCA中并且设置成能够连接到电容器C21和电容器C22。形成在奇数列区域中的比较器121b的电容器C24相当于第八电容的示例，该第八电容配置在奇数列区域OCA中并且连接到接地GND1。
电容器C21连接在像素信号VSL2的输入端子T21和NMOS晶体管NT21的栅极之间。电容器C21是针对像素信号VSL2的输入电容。
电容器C22连接在参考信号RAMP2的输入端子T22和NMOS晶体管NT21的栅极之间，并且是针对参考信号RAMP2的输入电容。
电容器C23用作可变电容器，其根据开关SW23和开关SW24的接通/断开状态来改变电容器C21和电容器C22的电容值。电容器C23经由电容器C21和开关SW23连接在输入端子T21和NMOS晶体管NT21的栅极之间。此外，电容器C23经由电容器C22和开关SW24连接在输入端子T22和NMOS晶体管NT21的栅极之间。
更具体地，电容器C21包括作为被分割的多个(在本实施方案中为四个)分割电容的分割电容器C21a、C21b、C21c和C21d。分割电容器C21a、C21b、C21c和C21d中的每个包括经由输入端子T21连接到垂直信号线110(参照图2)的一个电极以及连接到差分放大器212的NMOS晶体管NT21的栅极的另一电极。电容器C22包括经由输入端子T22连接到DAC104(参照图2)的一个电极以及连接到差分放大器212的NMOS晶体管NT21的栅极的另一电极。
电容器C23包括作为被分割的多个(在本实施方案中为五个)分割电容的分割电容器C23a、C23b、C23c、C23d和C23e。比较器121b包括开关组SW25，其用于在分割电容器C23a、C23b、C23c、C23d和C23e中的两个相邻分割电容器的连接和断开之间进行切换。更具体地，开关组SW25包括用于在两个相邻的分割电容器C23a和C23b的连接和断开之间进行切换的开关SW25a。开关组SW25包括用于在两个相邻的分割电容器C23b和C23c的连接和断开之间进行切换的开关SW25b。开关组SW25包括用于在两个相邻的分割电容器C23c和C23d的连接和断开之间进行切换的开关SW25c。开关组SW25包括用于在两个相邻的分割电容器C23d和C23e的连接和断开之间进行切换的开关SW25d。
分割电容器C23a～C23e中的每个包括连接到开关SW25a～SW25d的一个电极以及连接到差分放大器212的NMOS晶体管NT21的栅极的另一电极。更具体地，分割电容器C23a包括连接到开关SW25a的一个端子的一个电极以及连接到NMOS晶体管NT21的栅极的另一电极。分割电容器C23a的一个电极也连接到开关SW23的另一端子。开关SW23的一个端子连接到电容器C21的分割电容器C21d的一个电极。
分割电容器C23b包括连接到开关SW25a的另一端子和开关SW25b的一个端子的一个电极以及连接到NMOS晶体管NT21的栅极的另一电极。分割电容器C23c包括连接到开关SW25b的另一端子和开关SW25c的一个端子的一个电极以及连接到NMOS晶体管NT21的栅极的另一电极。分割电容器C23d包括连接到开关SW25c的另一端子和开关SW25d的一个端子的一个电极以及连接到NMOS晶体管NT21的栅极的另一电极。
分割电容器C23e包括连接到开关SW25d的另一端子的一个电极以及连接到NMOS晶体管NT21的栅极的另一电极。分割电容器C23e的一个电极也连接到开关SW24的一个端子。开关SW24的另一端子连接到电容器C22的一个电极。
因此，开关SW23、开关SW25a～SW25d和开关SW24在分割电容器C21d的一个电极和电容器C22的一个电极之间从属连接。
通过控制开关SW23、开关SW24以及开关SW25a～SW25d的接通/断开状态，控制针对像素信号VSL2的输入电容和针对参考信号RAMP2的输入电容之比。控制开关SW23、开关SW24以及开关SW25a～SW25d，使得它们中的至少一个处于断开状态。
在下文中，分割电容器C21a～C21d、电容器C22以及分割电容器C23a～C23e的附图标记也用作表示各个电容值的附图标记。分割电容器C21a～C21d、电容器C22以及分割电容器C23a～C23e并联连接。为此，针对像素信号VSL2的输入电容衰减增益Ainv2可以由下式(3)表示，针对参考信号RAMP的输入衰减增益Ainr2可以由下式(4)表示。
Ainv2
＝(C21a+C21b+C21c+C21d+C2α)/ΣC2 (3)
Ainr2＝(C22+C2β)/ΣC2 (4)
在式(3)和式(4)中，“ΣC2”表示分割电容器C21a～C21d、电容器C22以及分割电容器C23a～C23e的电容值的总和。此外，式(3)中的“C2α”表示根据开关SW23、开关SW24以及开关SW25a～SW25d的接通/断开状态而添加到像素信号VSL2侧的电容器的电容值。此外，式(4)中的“C2β”表示根据开关SW23、开关SW24以及开关SW25a～SW25d的接通/断开状态而添加到参考信号RAMP2侧的电容器的电容值。根据开关SW23、开关SW24以及开关SW25a～SW25d的接通/断开状态，式(3)中的“C2α”和式(4)中的“C2β”如下所示。
(A)在开关SW23处于断开状态而开关SW23以外的开关处于接通状态的情况下：
C2α＝0
C2β＝C23a+C23b+C23c+C23d+C23e
(B)在开关SW25a处于断开状态而开关SW25a以外的开关处于接通状态的情况下：
C2α＝C23a
C2β＝C23b+C23c+C23d+C23e
(C)在开关SW25b处于断开状态而开关SW25b以外的开关处于接通状态的情况下：
C2α＝C23a+C23b
C2β＝C23c+C23d+C23e
(D)在开关SW25c处于断开状态而开关SW25c以外的开关处于接通状态的情况下：
C2α＝C23a+C23b+C23c
C2β＝C23d+C23e
(E)在开关SW25d处于断开状态而开关SW25d以外的开关处于接通状态的情况下：
C2α＝C23a+C23b+C23c+C23d
C2β＝C23e
(F)在开关SW24处于断开状态而开关SW24以外的开关处于接通状态的情况下：
C2α＝C23a+C23b+C23c+C23d+C23e
C2β＝0
如上所述，通过切换开关SW23、开关SW24以及开关SW25a～SW25d的接通/断开状态，可以逐步地改变针对像素信号VSL2的输入电容和针对参考信号RAMP2的输入电容。
在NMOS晶体管NT21的栅极中，像素信号VSL2的电压的振幅ΔVSL2是ΔVSL2×Ainv2。因此，随着式(3)中的“C2α”的值变小，输入到差分放大器212的像素信号VSL2的振幅被衰减。结果，增加了输入相关噪声。相比之下，通过增加像素信号VSL2的输入电容与参考信号RAMP2的输入电容的比率，即，通过增大式(3)中的“C2α”和减小式(4)中的“C2β”，能够抑制输入到差分放大器212的像素信号VSL2的衰减并抑制输入相关噪声。
然而，当像素信号VSL2的输入电容与参考信号RAMP2的输入电容的比率增加时，输入到差分放大器212的参考信号RAMP2的衰减量反而增大。
如使用图5对参考信号RAMP和像素信号VSL所说明的，当像素信号VSL2的输入电容与参考信号RAMP2的输入电容的比率增加时，输入到差分放大器212的参考信号RAMP2的振幅变小。结果，ADC 105的动态范围减小。
相比之下，例如，可以想到的是，通过增大从DAC 104输出的参考信号RAMP2的振幅，使输入到差分放大器212的参考信号RAMP2的振幅增大，并抑制ADC 105的动态范围的减小。
然而，参考信号RAMP2的振幅的最大值受到DAC 104等的规格的限制。例如，在高增益模式下，由于参考信号RAMP2的振幅被设定为较小，因此可以增大参考信号RAMP2的振幅。另一方面，在低增益模式下，由于预先将参考信号RAMP2的振幅设定为较大，因此在一些情况下难以进一步增大参考信号RAMP2的振幅。
因此，例如，在高增益模式下，像素信号VSL2的输入电容与参考信号RAMP2的输入电容的比率在可能的范围内增大，并且参考信号RAMP2的振幅增大。结果，在易受噪声影响的高增益模式下，能够抑制输入到差分放大器212的像素信号VSL2的衰减，并且能够抑制噪声的影响。
另一方面，例如，在低增益模式下，仅需要将针对参考信号RAMP2的输入电容和针对像素信号VSL2的输入电容设定为相近值。
如图14所示，电容器C24包括作为被分割的多个(在本实施方案中为10个)分割电容的分割电容器C24a、C24b、C24c、C24d、C24e、C24f、C24g、C24h、C24i和C24j。分割电容器C24a、C24b、C24c、C24d、C24e、C24f、C24g、C24h、C24i和C24j中的每个包括连接到接地GND1的一个电极以及连接到差分放大器212的NMOS晶体管NT22的栅极的另一电极。分割电容器C24a、C24b、C24c、C24d、C24e、C24f、C24g、C24h、C24i和C24j在接地GND1和NMOS晶体管NT22的栅极之间并联连接。
在形成于偶数列区域ECA中的比较器121b的情况下，分割电容器C21a～C21d相当于第一分割电容的示例。在形成于偶数列区域ECA中的比较器121b的情况下，分割电容器C23a～C23d相当于第三分割电容的示例。在形成于偶数列区域ECA中的比较器121b的情况下，开关SW23相当于第一切换元件的示例，并且开关SW24相当于第二切换元件的示例。在形成于偶数列区域ECA中的比较器121b的情况下，开关SW25a～SW25d相当于第三切换元件。
在形成于奇数列区域OCA中的比较器121b的情况下，分割电容器C21a～C21d相当于第五分割电容的示例。在形成于奇数列区域OCA中的比较器121b的情况下，分割电容器C23a～C23d相当于第七分割电容的示例。在形成于奇数列区域OCA中的比较器121b的情况下，开关SW23相当于第五切换元件的示例，并且开关SW24相当于第六切换元件的示例。在形成于奇数列区域OCA中的比较器121b的情况下，开关SW25a～SW25d相当于第七切换元件。
差分放大器212包括连接有电容器C21、电容器C22和电容器C23的NMOS晶体管NT21以及连接有电容器C24的NMOS晶体管NT22。因此，形成在偶数列区域ECA中的比较器121b的差分放大器212相当于第一差分放大器的示例。在形成于偶数列区域ECA中的比较器121b的情况下，NMOS晶体管NT21相当于设置在第一差分放大器中的一个输入部的示例，并且NMOS晶体管NT22相当于设置在第一差分放大器中的另一输入部的示例。另一方面，形成在奇数列区域OCA中的比较器121b的差分放大器212相当于第二差分放大器的示例。在形成于奇数列区域OCA中的比较器121b的情况下，NMOS晶体管NT21相当于设置在第二差分放大器中的一个输入部的示例，并且NMOS晶体管NT22相当于设置在第二差分放大器中的另一输入部的示例。
开关SW11连接在NMOS晶体管NT11的漏极-栅极之间。通过从定时控制电路102经由输入端子T13输入的驱动信号AZSW1，将开关SW11从接通状态切换为断开状态，或者从断开状态切换为接通状态。
开关SW12连接在NMOS晶体管NT12的漏极-栅极之间。通过从定时控制电路102经由输入端子T13输入的驱动信号AZSW1，将开关SW12从接通状态切换为断开状态，或者从断开状态切换为接通状态。
通过从定时控制电路102经由输入端子T16输入的驱动信号SELSW1，将开关SW17和开关SW18从接通状态切换为断开状态，或者从断开状态切换为接通状态。
注意，在下文中，将电容器C11、电容器C12、电容器C13和开关SW11的连接点称为节点HiZ1。此外，在下文中，将NMOS晶体管NT12的栅极、电容器C14和开关SW12的连接点称为节点VSH1。
开关SW21连接在NMOS晶体管NT21的漏极-栅极之间。通过从定时控制电路102经由输入端子T23输入的驱动信号AZSW2，将开关SW21从接通状态切换为断开状态，或者从断开状态切换为接通状态。
开关SW22连接在NMOS晶体管NT22的漏极-栅极之间。通过从定时控制电路102经由输入端子T23输入的驱动信号AZSW2，将开关SW22从接通状态切换为断开状态，或者从断开状态切换为接通状态。
通过从定时控制电路102经由输入端子T26输入的驱动信号SELSW2，将开关SW27和开关SW28从接通状态切换为断开状态，或者从断开状态切换为接通状态。驱动信号SELSW2是其信号电平相对于驱动信号SELSW1被反相的信号。
注意，在下文中，将电容器C21、电容器C22、电容器C23和开关SW21的连接点称为节点HiZ2。此外，在下文中，将NMOS晶体管NT22的栅极、电容器C24和开关SW22的连接点称为节点VSH2。
尽管未示出，但是NMOS晶体管NT21具有与图6所示的NMOS晶体管NT11的构成类似的构成，并且包括并联连接的两个分割晶体管。类似地，NMOS晶体管NT22具有与图6所示的NMOS晶体管NT12的构成类似的构成，并且包括并联连接的两个分割晶体管。
接下来，使用图15对形成在奇数列区域OCA和偶数列区域ECA中的比较器121b的各电容器和NMOS晶体管的配置关系的示例进行说明。在图15中，偶数列区域ECA和奇数列区域OCA因纸面的关系而分割地示出，但是实际上，它们未分割而是直线状的连续区域。
在偶数列区域ECA中，NMOS晶体管NT11和NMOS晶体管NT12是用于比较单位像素P1(2i)(i为小于或等于n的奇数)和参考信号RAMP1的差分对。此外，在偶数列区域ECA中，NMOS晶体管NT21和NMOS晶体管NT22是用于比较单位像素P1(2i)(i为小于或等于n的偶数)和参考信号RAMP2的差分对。此外，在奇数列区域OCA中，NMOS晶体管NT11和NMOS晶体管NT12是用于比较单位像素P1(2i-1)(i为小于或等于n的奇数)和参考信号RAMP1的差分对。此外，在奇数列区域OCA中，NMOS晶体管NT21和NMOS晶体管NT22是用于比较单位像素P1(2i-1)(i为小于或等于n的偶数)和参考信号RAMP2的差分对。
在偶数列区域ECA和奇数列区域OCA中，NMOS晶体管NT11、NMOS晶体管NT12、电容器C11、电容器C12、电容器C13、电容器C14、开关SW13和SW14以及开关组SW15的配置与根据上述实施方案的成像元件1中的配置(参照图7)相同，因此省略其说明。
如图15所示，在偶数列区域ECA中，电容器C22配置成与未配置分割晶体管NT12a的侧的分割晶体管NT11a相邻。
在偶数列区域ECA中，电容器C23配置成隔着开关SW24与未配置分割晶体管NT11a的侧的电容器C22相邻。作为电容器C23的分割电容的分割电容器C23a～C23e聚集在偶数列区域ECA的预定范围内。更具体地，电容器C22和分割电容器C23e隔着开关SW24彼此面对地配置。分割电容器C23e、分割电容器C23d、分割电容器C23c、分割电容器C23b和分割电容器C23a从配置有电容器C22的侧以所述的顺序并排配置。开关SW25d配置在分割电容器C23e与分割电容器C23d之间。开关SW25c配置在分割电容器C23d与分割电容器C23c之间。开关SW25b配置在分割电容器C23c与分割电容器C23b之间。开关SW25a配置在分割电容器C23b与分割电容器C23a之间。
在偶数列区域ECA中，作为电容器C24的分割电容的分割电容器C24j配置成隔着开关SW23与未配置分割电容器C23b的侧的分割电容器C23a相邻。如上所述，通过将分割电容器C23a～C23e、开关SW25a～SW25d、开关SW24和开关SW23配置成聚集在预定范围内，可以抑制配线的复杂性以及在各个元件之间产生的寄生电容。
在偶数列区域ECA中，电容器C21配置成与未配置分割电容器C23a的侧的分割电容器C24j相邻。更具体地，作为电容器C21的分割电容的分割电容器C21d、分割电容器C21c、分割电容器C21b和分割电容器C21a从配置有分割电容器C24j的侧以所述的顺序并排配置。
在偶数列区域ECA中，作为电容器C24的分割电容的电容器C24的余部配置成与未配置分割电容器C21b的侧的分割电容器C21a相邻。更具体地，电容器C24的剩余的分割电容器C24i、分割电容器C24h、分割电容器C24g、分割电容器C24f、分割电容器C24e、分割电容器C24d、分割电容器C24c、分割电容器C24b和分割电容器C24a从配置有分割电容器C21a的侧以所述的顺序并排配置。
在偶数列区域ECA中，NMOS晶体管NT21和NMOS晶体管NT22配置成与未配置分割电容器C24b的侧的分割电容器C24a相邻。更具体地，分割晶体管NT21b、分割晶体管NT22b、分割晶体管NT22a和分割晶体管NT21a从配置有分割电容器C24a的侧以所述的顺序并排配置。分割晶体管NT21a和分割晶体管NT21b是构成NMOS晶体管NT21的晶体管。分割晶体管NT22a和分割晶体管NT22b是构成NMOS晶体管NT22的晶体管。
如上所述，例如，在偶数列区域ECA中，电容器C21～C24、开关SW23、开关组SW25、NMOS晶体管NT21和NMOS晶体管NT22配置于一直线上。
如图15所示，在奇数列区域OCA中，电容器C22配置成与未配置分割晶体管NT11b的侧的分割晶体管NT11a相邻。
在奇数列区域OCA中，电容器C23配置成隔着开关SW24与未配置分割晶体管NT11a的侧的电容器C22相邻。作为电容器C23的分割电容的分割电容器C23a～C23e聚集在奇数列区域OCA的预定范围内。更具体地，电容器C22和分割电容器C23e隔着开关SW24彼此面对地配置。分割电容器C23e、分割电容器C23d、分割电容器C23c、分割电容器C23b和分割电容器C23a从配置有电容器C22的侧以所述的顺序并排配置。开关SW25d配置在分割电容器C23e与分割电容器C23d之间。开关SW25c配置在分割电容器C23d与分割电容器C23c之间。开关SW25b配置在分割电容器C23c与分割电容器C23b之间。开关SW25a配置在分割电容器C23b和分割电容器C23a之间。
在奇数列区域OCA中，电容器C24的分割电容的一部分配置成隔着开关SW23与未配置分割电容器C23b的侧的分割电容器C23a相邻。如上所述，通过将分割电容器C23a～C23e、开关SW25a～SW25d、开关SW24和开关SW23配置成聚集在预定范围内，可以抑制配线的复杂性以及在各个元件之间产生的寄生电容。
更具体地，在奇数列区域OCA中，作为电容器C24的分割电容的分割电容器C24j、分割电容器C24i、分割电容器C24h和分割电容器C24g从配置有分割电容器C23a的侧以所述的顺序并排配置。
在奇数列区域OCA中，电容器C21配置成与未配置分割电容器C24h的侧的分割电容器C24g相邻。更具体地，作为电容器C21的分割电容的分割电容器C21d、分割电容器C21c、分割电容器C21b和分割电容器C21a从配置有分割电容器C24g的侧以所述的顺序并排配置。
在奇数列区域OCA中，电容器C24的剩余的分割电容配置成与未配置分割电容器C21b的侧的分割电容器C21a相邻。更具体地，电容器C24的剩余的分割电容器C24f、分割电容器C24e、分割电容器C24d、分割电容器C24c、分割电容器C24b和分割电容器C24a从配置有分割电容器C21a的侧以所述的顺序并排配置。
在奇数列区域OCA中，NMOS晶体管NT21和NMOS晶体管NT22配置成与未配置分割电容器C24b的侧的分割电容器C24a相邻。更具体地，分割晶体管NT22a、分割晶体管NT22b、分割晶体管NT21b和分割晶体管NT21a从配置有分割电容器C24a的侧以所述的顺序并排配置。分割晶体管NT21a和分割晶体管NT21b是构成NMOS晶体管NT21的晶体管。分割晶体管NT22a和分割晶体管NT22b是构成NMOS晶体管NT22的晶体管。
如上所述，例如，在奇数列区域OCA中，电容器C21～C24、开关SW23、开关组SW25、NMOS晶体管NT21和NMOS晶体管NT22配置于一直线上。
如图15所示，在偶数列区域ECA中，分割电容器C21a～C21d的数量为4个，电容器C22的数量为1个，分割电容器C23a～C23e的数量为5个，并且分割电容器C24a～C24j的数量为10个。因此，在偶数列区域ECA中，分割电容器C21a～C21d(第一分割电容的示例)、电容器C22(第二电容的示例)以及分割电容器C23a～C23e(第三分割电容的示例)的总数(10个)与分割电容器C24a～C24j(第四分割电容的示例)的总数相同。
此外，在奇数列区域OCA中，分割电容器C21a～C21d的数量为4个，电容器C22的数量为1个，分割电容器C23a～C23e的数量为5个，并且分割电容器C24a～C24j的数量为10个。因此，在奇数列区域OCA中，分割电容器C21a～C21d(第五分割电容的示例)、电容器C22(第六电容的示例)以及分割电容器C23a～C23e(第六分割电容的示例)的总数(10个)与分割电容器C24a～C24j的总数(第八电容的示例)相同。
偶数列区域ECA中的分割电容器C21a～C21d、电容器C22、分割电容器C23a～C23e和分割电容器C24a～C24j的总数(20个)与奇数列区域OCA中的分割电容器C21a～C21d、电容器C22、分割电容器C23a～C23e和分割电容器C24a～C24j的总数(20个)相同。
偶数列区域ECA中的分割电容器C21a～C21d中的每个、电容器C22、分割电容器C23a～C23e中的每个以及分割电容器C24a～C24j中的每个与奇数列区域OCA中的分割电容器C21a～C21d中的每个、电容器C22、分割电容器C23a～C23e中的每个以及分割电容器C24a～C24j中的每个具有相同的电容值。
如上所述，连接到构成差分放大器212的差分对的NMOS晶体管NT21和NMOS晶体管NT22的输入电容被分割成相同数量的电容器。结果，平衡了连接到差分放大器212的差分对的电容。此外，可以使电源VDD1中的变动均等地影响差分放大器212的差分对。因此，实现了电源抑制比的改善。另外，在NMOS晶体管NT21和NMOS晶体管NT22中，可以使基于设置在比较器121b中的开关SW21和开关SW22中产生的泄漏电流的电压变动相同。结果，根据本变形例的成像元件能够防止泄漏电流影响比较器121b的比较操作。
包括NMOS晶体管NT11和NMOS晶体管NT12的差分放大器212的差分对表现出与包括NMOS晶体管NT21和NMOS晶体管NT22的差分对相同的操作和效果。
由于形成有根据本变形例的成像元件的半导体芯片的尺寸受限，所以偶数列区域ECA和奇数列区域OCA彼此相邻地设置。因此，在形成于偶数列区域ECA中的各元件与形成于奇数列区域OCA中的各元件之间产生寄生电容。
对于电容器C11、电容器C12、电容器C13、电容器C14以及NMOS晶体管NT11和NT12，在偶数列区域ECA和奇数列区域OCA之间产生的寄生电容与根据上述实施方案的成像元件1中的寄生电容类似(参照图7)。为此，省略了寄生电容的详细说明。
如图15所示，在偶数列区域ECA的分割晶体管NT21a的栅极与奇数列区域OCA的分割晶体管NT21a的栅极之间产生寄生电容Cp31。在偶数列区域ECA的分割晶体管NT22a的栅极与奇数列区域OCA的分割晶体管NT21b的栅极之间产生寄生电容Cp32。在偶数列区域ECA的分割晶体管NT22b的栅极与奇数列区域OCA的分割晶体管NT22b的栅极之间产生寄生电容Cp33。在偶数列区域ECA的分割晶体管NT21b的栅极与奇数列区域OCA的分割晶体管NT22a的栅极之间产生寄生电容Cp34。
在偶数列区域ECA的分割电容器C24a与奇数列区域OCA的分割电容器C24a之间产生寄生电容Cp35。在偶数列区域ECA的分割电容器C24b与奇数列区域OCA的分割电容器C24b之间产生寄生电容Cp36。在偶数列区域ECA的分割电容器C24c与奇数列区域OCA的分割电容器C24c之间产生寄生电容Cp37。在偶数列区域ECA的分割电容器C24d与奇数列区域OCA的分割电容器C24d之间产生寄生电容Cp38。在偶数列区域ECA的分割电容器C24e与奇数列区域OCA的分割电容器C24e之间产生寄生电容Cp39。在偶数列区域ECA的分割电容器C24f与奇数列区域OCA的分割电容器C24f之间产生寄生电容Cp40。
在偶数列区域ECA的分割电容器C24g与奇数列区域OCA的分割电容器C21a之间产生寄生电容Cp41。在偶数列区域ECA的分割电容器C24h与奇数列区域OCA的分割电容器C21b之间产生寄生电容Cp42。在偶数列区域ECA的分割电容器C24i与奇数列区域OCA的分割电容器C21c之间产生寄生电容Cp43。在偶数列区域ECA的分割电容器C21a与奇数列区域OCA的分割电容器C21d之间产生寄生电容Cp44。
在偶数列区域ECA的分割电容器C21b与奇数列区域OCA的分割电容器C24g之间产生寄生电容Cp45。在偶数列区域ECA的分割电容器C21c与奇数列区域OCA的分割电容器C24h之间产生寄生电容Cp46。在偶数列区域ECA的分割电容器C21d与奇数列区域OCA的分割电容器C24i之间产生寄生电容Cp47。在偶数列区域ECA的分割电容器C24j与奇数列区域OCA的分割电容器C24j之间产生寄生电容Cp48。
在偶数列区域ECA的分割电容器C23a与奇数列区域OCA的分割电容器C23a之间产生寄生电容Cp49。在偶数列区域ECA的分割电容器C23b与奇数列区域OCA的分割电容器C23b之间产生寄生电容Cp50。在偶数列区域ECA的分割电容器C23c与奇数列区域OCA的分割电容器C23c之间产生寄生电容Cp51。在偶数列区域ECA的分割电容器C23d与奇数列区域OCA的分割电容器C23d之间产生寄生电容Cp52。在偶数列区域ECA的分割电容器C23e与奇数列区域OCA的分割电容器C23e之间产生寄生电容Cp53。在偶数列区域ECA的电容器C22与奇数列区域OCA的电容器C22之间产生寄生电容Cp54。
根据本变形例的成像元件在差分放大器212中包括两个差分对，并且对于每个差分对，电容的配置在偶数列区域ECA和奇数列区域OCA之间是不同的。不论以何种方式将作为切换电容发挥功能的电容器C13的全部或一部分添加为针对像素信号VSL1和参考信号RAMP1的输入电容，对于差分放大器212中的一个差分对，相邻像素信号VSL1的大振幅干扰源的干扰的不平衡的绝对值并不会突出地变大。类似地，不论以何种方式将作为切换电容发挥功能的电容器C23的全部或一部分添加为针对像素信号VSL2和参考信号RAMP2的输入电容，对于差分放大器212中的另一差分对，相邻像素信号VSL2的大振幅干扰源的干扰的不平衡的绝对值并不会突出地变大。
更具体地，奇数列区域OCA中的分割电容器C21a～C21d(第五分割电容的示例)配置成使得面对偶数列区域ECA中的分割电容器C21a～C21d(第一分割电容的示例)的分割电容器的数量和面对偶数列区域ECA中的分割电容器C24a～C24j(第四分割电容的示例)的分割电容器的数量不同。在图15所示的构成例中，奇数列区域OCA中的分割电容器C21a～C21d中的三个分割电容器C21a～C21c与连接到偶数列区域ECA中的NMOS晶体管NT22的分割电容器C24g～C24i对向地配置。此外，奇数列区域OCA中的分割电容器C21a～C21d中的一个分割电容器C21d与连接到偶数列区域ECA中的NMOS晶体管NT21的分割电容器C21a对向地配置。
分割电容器C21a～C21d、电容器C22以及分割电容器C23a～C23e并联连接。此外，分割电容器C24a～C24j并联连接。为此，也可以将彼此面对的分割电容器的数量视为包括分割电容器的电容器彼此面对的面积。因此，奇数列区域OCA的电容器C21(第五电容的示例)与偶数列区域ECA的电容器C21(第一电容的示例)和电容器C24(第四电容的示例)以不同的面积对向地配置。
与上述实施方案中的奇数列区域OCA的分割电容器C11a～C11d类似，奇数列区域OCA的分割电容器C11a～C11d与偶数列区域ECA的连接到NMOS晶体管NT12的分割电容器C14g～C14i以及连接到NMOS晶体管NT11的分割电容器C11a对向地配置。
因此，尽管省略了详细说明，但是根据本变形例的成像元件能够减少彼此相邻的偶数列区域ECA的ADC 105i(i为小于或等于n的偶数)和奇数列区域OCA的ADC 105i(i为小于或等于n的奇数)之间的串扰。更具体地，减少了偶数列区域ECA的ADC 105(2i)(i为小于或等于n的奇数)与奇数列区域OCA的ADC 105(2i-1)(i为小于或等于n的奇数)的NMOS晶体管NT11和NT12的差分对中的串扰。此外，减少了偶数列区域ECA的ADC 105(2i)(i为小于或等于n的偶数)与奇数列区域OCA的ADC 105(2i-1)(i为小于或等于n的偶数)的NMOS晶体管NT21和NT22的差分对中的串扰。
<成像元件包括半导体芯片的情况下的构成例>
接下来，使用图16和图17对成像元件包括半导体芯片的情况下的构成例进行说明。
如图16所示，例如，在成像元件包括一个裸芯片的情况下，像素部101形成在一个裸芯片20上。包括诸如ADC组12、定时控制电路102、垂直扫描电路103、DAC 104和水平传输扫描电路106等的像素部101以外的电路的电路块301、302和303形成在像素部101的周围。
如图17所示，在层叠的成像元件包括彼此层叠的两个裸芯片的情况下，像素部101形成在两个裸芯片中的层叠于上侧的上芯片21上。此外，包括诸如ADC组12、定时控制电路102、垂直扫描电路103、DAC 104和水平传输扫描电路106等的像素部101以外的电路的电路块304形成在层叠于下侧的下芯片22上。包括比较器121的ADC 105形成在设置于下芯片22中的电路块304中。注意，比较器121和ADC 105可以形成在上芯片21中。
如图17所示，在形成层叠的成像元件的情况下，即，在成像元件包括其中形成有像素部101的上芯片21和其中形成有电路块304的下芯片22的情况下，有时需要将下芯片22构造为具有与上芯片21的尺寸相同的尺寸。
其中形成有像素部101的上芯片21可以构造成具有与形成在图16所示的一个裸芯片20上的像素部101的尺寸相似的尺寸。在下芯片22构造成具有与上芯片21的尺寸相同的尺寸的情况下，需要将图16所示的电路块301～303中包括的所有电路形成为构造成具有与上芯片21的尺寸相同的尺寸的下芯片22中的电路块304。
因此，对于电路块304中包括的诸如ADC组12等的电路，需要进一步的小型化。例如，对于ADC 105，与图16所示的成像元件包括一个裸芯片20的情况相比，需要使相邻列之间的距离(列间距)更短。
即使在这种情况下，也可以通过使奇数列区域OCA的电容器C11与偶数列区域ECA的电容器C11和电容器C14以不同的面积对向地配置来减少ADC 105中的串扰。
无论上述实施方案如何，都可以对本技术进行各种变形。
在上述实施方案中，偶数列区域ECA和奇数列区域OCA的各自的电容器C11被移位相当于一个分割电容器的量，但是本技术不限于此。偶数列区域ECA和奇数列区域OCA的各自的电容器C11的移位程度根据由ADC的所需规格等确定的各部分的电容值以及电容数量而不同。
根据本公开的技术可以适用于上述固态成像装置。
注意，本技术的实施方案不限于上述实施方案，并且在不脱离本技术的要旨的情况下可以进行各种变形。此外，本文记载的效果仅是示例性的而非限制性的，并且可以具有其他效果。
例如，本技术还可以采用以下构成。
(1)一种成像元件，包括：
第一电容，所述第一电容连接到第一信号线并且配置在第一区域中，所述第一信号线连接到包括光电转换元件的第一像素；
第二电容，所述第二电容配置在所述第一区域中并且连接到生成参考信号的参考信号生成部；
第三电容，所述第三电容配置在所述第一区域中并且设置成能够连接到所述第一电容和所述第二电容；
第四电容，所述第四电容配置在所述第一区域中并且连接到基准电位的供给部；
第一差分放大器，所述第一差分放大器配置在所述第一区域中，并且包括连接有所述第一电容、所述第二电容和所述第三电容的一个输入部以及连接有所述第四电容的另一输入部；
第五电容，所述第五电容连接到第二信号线并且配置在与所述第一区域相邻的第二区域中而以不同的面积面对所述第一电容和所述第四电容，所述第二信号线连接到包括光电转换元件的第二像素；
第六电容，所述第六电容配置在所述第二区域中并且连接到所述参考信号生成部；
第七电容，所述第七电容配置在所述第二区域中并且设置成能够连接到所述第五电容和所述第六电容；
第八电容，所述第八电容配置在所述第二区域中，所述基准电位被供给到所述第八电容；和
第二差分放大器，所述第二差分放大器配置在所述第二区域中，并且包括连接有所述第五电容、所述第六电容和所述第七电容的一个输入部以及连接有所述第八电容的另一输入部。
(2)根据上面(1)所述的成像元件，其中
所述第一电容、所述第三电容、所述第四电容、所述第五电容、所述第七电容和所述第八电容中的每个包括被分割的多个分割电容，和
作为所述第五电容的所述分割电容的第五分割电容配置成使得面对作为所述第一电容的所述分割电容的第一分割电容的数量和面对作为所述第四电容的所述分割电容的第四分割电容的数量不同。
(3)根据上面(2)所述的成像元件，其中
作为所述第三电容的所述分割电容的第三分割电容聚集在所述第一区域的预定范围内，
作为所述第七电容的所述分割电容的第七分割电容聚集在所述第二区域的预定范围内，和
多个所述第三分割电容和多个所述第七分割电容以一一对应的关系彼此面对地配置。
(4)根据上面(3)所述的成像元件，还包括：
第一切换元件，所述第一切换元件用于在所述第一电容和所述第三电容的连接和断开之间进行切换；
第二切换元件，所述第二切换元件用于在所述第二电容和所述第三电容的连接和断开之间进行切换；
第三切换元件，所述第三切换元件用于在两个相邻的所述第三分割电容的连接和断开之间进行切换；
第五切换元件，所述第五切换元件用于在所述第五电容和所述第七电容的连接和断开之间进行切换；
第六切换元件，所述第六切换元件用于在所述第六电容和所述第七电容的连接和断开之间切换；和
第七切换元件，所述第七切换元件用于在两个相邻的所述第七分割电容的连接和断开之间进行切换。
(5)根据上面(4)所述的成像元件，其中
所述第一分割电容、所述第二电容和所述第三分割电容的总数与作为所述第四电容的所述分割电容的第四分割电容的总数相同，
所述第五分割电容、所述第六电容和所述第七分割电容的总数与作为所述第八电容的所述分割电容的第八分割电容的总数相同，和
所述第一分割电容、所述第二电容、所述第三分割电容和所述第四分割电容的总数与所述第五分割电容、所述第六电容、所述第七分割电容和所述第八分割电容的总数相同。
(6)根据上面(5)所述的成像元件，其中
多个所述第一分割电容中的每个、所述第二电容、多个所述第三分割电容中的每个、多个所述第四分割电容中的每个、多个所述第五分割电容中的每个、所述第六电容、多个所述第七分割电容中的每个以及多个所述第八分割电容中的每个具有相同的电容值。
(7)根据上面(5)或(6)所述的成像元件，其中
多个所述第一分割电容中的每个包括连接到所述第一信号线的一个电极以及连接到所述第一差分放大器的所述一个输入部的另一电极，
所述第二电容包括连接到所述参考信号生成部的一个电极以及连接到所述第一差分放大器的所述一个输入部的另一电极，
多个所述第三分割电容中的每个包括连接到所述第三切换元件的一个电极以及连接到所述第一差分放大器的所述一个输入部的另一电极，
多个所述第四分割电容中的每个包括连接到所述基准电位的供给部的一个电极以及连接到所述第一差分放大器的所述另一输入部的另一电极，
多个所述第五分割电容中的每个包括连接到所述第二信号线的一个电极以及连接到所述第二差分放大器的所述一个输入部的另一电极，
所述第六电容包括连接到所述参考信号生成部的一个电极以及连接到所述第二差分放大器的所述一个输入部的另一电极，
多个所述第七分割电容中的每个包括连接到所述第七切换元件的一个电极以及连接到所述第二差分放大器的所述一个输入部的另一电极，和
多个所述第八分割电容中的每个包括连接到所述基准电位的供给部的一个电极以及连接到所述第二差分放大器的所述另一输入部的另一电极。
附图标记列表
1 成像元件
4 信号处理部
5 输出部
6 控制部
12 ADC组
20 裸芯片
21 上芯片
22 下芯片
100 数码相机
101 像素部
102 定时控制电路
103 垂直扫描电路
106 水平传输扫描电路
107 放大器电路
108 信号处理电路
109 像素驱动线
110 垂直信号线
111 水平传输线
121、121a、121b 比较器
122 计数器
123 锁存器
151 光电二极管
152 传输晶体管
154 放大晶体管
155 选择晶体管
156 复位晶体管
157 恒定电流源
201、211、212 差分放大器
301、302、303、304 电路块
C11～C15、C21～C25 电容器
C11a～C11d、C13a～C13e、C14a～C14j、C21a～C21d、C23a～C23e、C24a～C24j 分割电容器
Cp1～Cp24、Cp34～Cp54寄生电容
NT11、NT12、NT13、NT21、NT22、NT23、NT31、NT32 NMOS 晶体管
NT11a、NT11b、NT12a、NT12b、NT21a、NT21b 分割晶体管
NT22a、NT22b 分割晶体管
OCA 奇数列区域
P 单位像素
PT11、PT12、PT31、PT32、PT33 PMOS晶体管
RAMP、RAMP1、RAMP2 参考信号
SW11～SW14、SW13a～SW13d、SW15a～SW15d、SW17、SW18、SW21～SW24、SW23a～SW23d、SW25a～SW25d、SW27、SW28 开关
SW15、SW25 开关组
VSL、VSL1、VSL2 像素信号

Claims (7)

1.一种成像元件，包括：
第一电容，所述第一电容的一端连接到第一信号线并且配置在第一区域中，所述第一信号线连接到包括光电转换元件的第一像素；
第二电容，所述第二电容配置在所述第一区域中并且所述第二电容的一端连接到生成参考信号的参考信号生成部；
第三电容，所述第三电容配置在所述第一区域中并且设置成能够并联连接到所述第一电容和所述第二电容；
第四电容，所述第四电容配置在所述第一区域中并且所述第四电容的一端连接到基准电位的供给部；
第一差分放大器，所述第一差分放大器配置在所述第一区域中，并且包括连接有所述第一电容、所述第二电容和所述第三电容的一个输入部以及连接有所述第四电容的另一输入部；
第五电容，所述第五电容的一端连接到第二信号线，配置在与所述第一区域相邻的第二区域中并面对所述第一电容和所述第四电容，其中，所述第五电容面对所述第一电容的面积不同于所述第五电容面对所述第四电容的面积，所述第二信号线连接到包括光电转换元件的第二像素；
第六电容，所述第六电容配置在所述第二区域中并且所述第六电容的一端连接到所述参考信号生成部；
第七电容，所述第七电容配置在所述第二区域中并且设置成能够并联连接到所述第五电容和所述第六电容；
第八电容，所述第八电容配置在所述第二区域中，所述基准电位被供给到所述第八电容；和
第二差分放大器，所述第二差分放大器配置在所述第二区域中，并且包括连接有所述第五电容、所述第六电容和所述第七电容的一个输入部以及连接有所述第八电容的另一输入部。
2.根据权利要求1所述的成像元件，其中
所述第一电容、所述第三电容、所述第四电容、所述第五电容、所述第七电容和所述第八电容中的每个包括被分割的多个分割电容，和
作为所述第五电容的所述分割电容的第五分割电容配置成使得面对作为所述第一电容的所述分割电容的第一分割电容的数量和面对作为所述第四电容的所述分割电容的第四分割电容的数量不同。
3.根据权利要求2所述的成像元件，其中
作为所述第三电容的所述分割电容的第三分割电容聚集在所述第一区域的预定范围内，
作为所述第七电容的所述分割电容的第七分割电容聚集在所述第二区域的预定范围内，和
多个所述第三分割电容和多个所述第七分割电容以一一对应的关系彼此面对地配置。
4.根据权利要求3所述的成像元件，还包括：
第一切换元件，所述第一切换元件用于在所述第一电容和所述第三电容的连接和断开之间进行切换；
第二切换元件，所述第二切换元件用于在所述第二电容和所述第三电容的连接和断开之间进行切换；
第三切换元件，所述第三切换元件用于在两个相邻的所述第三分割电容的连接和断开之间进行切换；
第五切换元件，所述第五切换元件用于在所述第五电容和所述第七电容的连接和断开之间进行切换；
第六切换元件，所述第六切换元件用于在所述第六电容和所述第七电容的连接和断开之间切换；和
第七切换元件，所述第七切换元件用于在两个相邻的所述第七分割电容的连接和断开之间进行切换。
5.根据权利要求4所述的成像元件，其中
所述第一分割电容、所述第二电容和所述第三分割电容的总数与作为所述第四电容的所述分割电容的第四分割电容的总数相同，
所述第五分割电容、所述第六电容和所述第七分割电容的总数与作为所述第八电容的所述分割电容的第八分割电容的总数相同，和
所述第一分割电容、所述第二电容、所述第三分割电容和所述第四分割电容的总数与所述第五分割电容、所述第六电容、所述第七分割电容和所述第八分割电容的总数相同。
6.根据权利要求5所述的成像元件，其中
多个所述第一分割电容中的每个、所述第二电容、多个所述第三分割电容中的每个、多个所述第四分割电容中的每个、多个所述第五分割电容中的每个、所述第六电容、多个所述第七分割电容中的每个以及多个所述第八分割电容中的每个具有相同的电容值。
7.根据权利要求5或6所述的成像元件，其中
多个所述第一分割电容中的每个包括连接到所述第一信号线的一个电极以及连接到所述第一差分放大器的所述一个输入部的另一电极，
所述第二电容包括连接到所述参考信号生成部的一个电极以及连接到所述第一差分放大器的所述一个输入部的另一电极，
多个所述第三分割电容中的每个包括连接到所述第三切换元件的一个电极以及连接到所述第一差分放大器的所述一个输入部的另一电极，
多个所述第四分割电容中的每个包括连接到所述基准电位的供给部的一个电极以及连接到所述第一差分放大器的所述另一输入部的另一电极，
多个所述第五分割电容中的每个包括连接到所述第二信号线的一个电极以及连接到所述第二差分放大器的所述一个输入部的另一电极，
所述第六电容包括连接到所述参考信号生成部的一个电极以及连接到所述第二差分放大器的所述一个输入部的另一电极，
多个所述第七分割电容中的每个包括连接到所述第七切换元件的一个电极以及连接到所述第二差分放大器的所述一个输入部的另一电极，和
多个所述第八分割电容中的每个包括连接到所述基准电位的供给部的一个电极以及连接到所述第二差分放大器的所述另一输入部的另一电极。
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