JP2013240006A - Adc内蔵型cmosイメージセンサ - Google Patents
Adc内蔵型cmosイメージセンサ Download PDFInfo
- Publication number
- JP2013240006A JP2013240006A JP2012113339A JP2012113339A JP2013240006A JP 2013240006 A JP2013240006 A JP 2013240006A JP 2012113339 A JP2012113339 A JP 2012113339A JP 2012113339 A JP2012113339 A JP 2012113339A JP 2013240006 A JP2013240006 A JP 2013240006A
- Authority
- JP
- Japan
- Prior art keywords
- image sensor
- analog signal
- cmos image
- input
- pga
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
【課題】ADC内蔵型CMOSイメージセンサの性能評価を容易にする。
【解決手段】ADC内蔵型CMOSイメージセンサ1は、画素アレイ3と、AD変換部群5Aと、テスト用回路部5Bと、入力端子6とを含む。画素アレイ3において、各画素セルが、受光した光を光電変換によりアナログ信号に変換する。ADC内蔵型CMOSイメージセンサ1において、各画素セルに対応する位置には、各画素セルが出力するアナログ信号をデジタル信号に変換するためのAD変換部5が備わる。これら複数のAD変換部5に隣接して、1以上のテスト用回路5Cが配置される。ADC内蔵型CMOSイメージセンサ1は、入力端子6を介して外部からテスト用のアナログ信号を受け付けて、受け付けたテスト用のアナログ信号を、AD変換部5とテスト用回路5Cのうち、テスト用回路5Cに対してのみ入力する。
【選択図】図2
【解決手段】ADC内蔵型CMOSイメージセンサ1は、画素アレイ3と、AD変換部群5Aと、テスト用回路部5Bと、入力端子6とを含む。画素アレイ3において、各画素セルが、受光した光を光電変換によりアナログ信号に変換する。ADC内蔵型CMOSイメージセンサ1において、各画素セルに対応する位置には、各画素セルが出力するアナログ信号をデジタル信号に変換するためのAD変換部5が備わる。これら複数のAD変換部5に隣接して、1以上のテスト用回路5Cが配置される。ADC内蔵型CMOSイメージセンサ1は、入力端子6を介して外部からテスト用のアナログ信号を受け付けて、受け付けたテスト用のアナログ信号を、AD変換部5とテスト用回路5Cのうち、テスト用回路5Cに対してのみ入力する。
【選択図】図2
Description
本発明は、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサに関し、特に、ADC(analog to digital converter)内蔵型CMOSイメージセンサをテストするための技術に関する。
固体撮像装置は、例えば、レンズと、CMOSイメージセンサと、PGA(programmable gain amplifier)と、ADCと、画像処理用LSI(Large Scale Integration)等を備えて構成される。CMOSイメージセンサは、各画素に対応してフォトダイオードとアンプとを備える。固体撮像装置は、光をレンズで集光する。集光された光は、フォトダイオードが電気信号に変換する(光電変換)。CMOSイメージセンサは、光電変換された電気信号を、制御信号に従って画素単位で出力する。
PGAは、フォトダイオードから出力される電気信号を、レジスタに設定された倍率に従って増幅する。ADCは、PGAが増幅した電気信号をA/D(analog to digital)変換し、変換後のデジタル値を出力する。
CMOSイメージセンサは、製造時等に性能や品質のテストがなされる。性能評価の技術は様々あり、例えば、特開2010−193113号公報(下記の特許文献1)は、制御回路のDA変換回路のテストにおいて、新たなAD変換回路の追加を行わずにテストを行う技術を開示する。特開2009−278236号公報(下記の特許文献2)は、イメージセンサにおいて、画素アレイの面積が非常に大きく垂直信号線の負荷の影響が無視できない場合に、テスト信号を精度の高い信号としてADCに与えるための技術を開示する。
また、近年では、CMOSイメージセンサのさらなる高画素数化が求められている。この要請に応えるためには、画素サイズ縮小に伴い、内蔵されるADC回路の小型化が必要となる。ADC回路を内蔵するCMOSイメージセンサにおいて、ADC回路は、PGAの後段に配置される。CMOSイメージセンサは、各画素の電気信号を、予め設定されたゲインでPGAにより増幅し、増幅後の信号を、ADC回路によりデジタル値に変換して外部へ出力する。
しかし、ADC内蔵型CMOSイメージセンサのADC回路は、小型化を求められているため、テスト用に素子等を追加することが困難である。そのため、ADC内蔵型CMOSイメージセンサのテスト時に、不具合を検知すると、その原因の分析が困難となる。例えば、不具合の原因が、画素アレイの部分と、ADCの部分とのどちらに基づくものか、あるいは両者の影響がそれぞれどの程度であるか、などの判断が困難となる。その結果、不具合の原因の解析のために設計や試作を繰り返す必要があり、コストが増加し、開発期間が長期化するという問題がある。
このように、ADC内蔵型CMOSイメージセンサは、ADCのみの動作確認や、ADCのみの性能評価が困難であるため、ADC内蔵型CMOSイメージセンサのAD変換部の性能評価を容易にする技術が必要とされている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態に従うADC内蔵型CMOSイメージセンサは、テスト用のAD変換回路を有し、テスト用のアナログ信号を入力可能に構成される。
上記一実施の形態によれば、ADC内蔵型CMOSイメージセンサのAD変換部の性能評価を容易にすることができる。
以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明は繰り返さない。
<関連技術>
まず、本実施形態と対比するため、関連技術におけるADC内蔵型CMOSイメージセンサの構成について、説明する。
まず、本実施形態と対比するため、関連技術におけるADC内蔵型CMOSイメージセンサの構成について、説明する。
図1は、関連技術におけるCMOSイメージセンサ90の構成を示すブロック図である。
図1に示すように、関連技術におけるCMOSイメージセンサ90は、制御回路2と、画素アレイ3と、AD変換部群95Aと、出力端子98とを含む。
画素アレイ3は、複数の画素セル列4Aを含む。各画素セルは、CMOS型の受光素子からなり、受光した光を、光電変換によりアナログ信号に変換する。
制御回路2は、行選択回路等を含み、各画素セルからAD変換部群95Aへのアナログ信号の出力を制御する。
AD変換部群95Aは、図1に示すように、AD変換部95Bを複数含んでいる。各AD変換部95Bは、画素アレイ3の画素セル列それぞれと対応づけて配置される。AD変換部95Bは、各画素セル列に含まれる画素セルから出力されるアナログ信号を、デジタル信号へ変換し、変換後のデジタル信号を、出力端子98へ出力する。AD変換部95Bは、例えば、PGAと、ADCとを含んでいる。PGAは、画素セル列4Aから出力されるアナログ信号を、予め設定されたゲインに従って増幅する。ADCは、PGAにより増幅されたアナログ信号を、デジタル信号へ変換する。
出力端子98は、AD変換部群95Aにおいてアナログ信号から変換されたデジタル信号を、CMOSイメージセンサ90の外部へと出力するための端子である。
なお、従来、ADCを内蔵しないCMOSイメージセンサの構成は、図1の関連技術の例で説明すると、AD変換部群95Aに含まれるAD変換部95Bそれぞれにおいて、ADCを内蔵せず、PGAを含むものとなっている。ADCを内蔵しないCMOSイメージセンサは、画素セル列4Aに含まれる画素セルから出力されるアナログ信号を、PGAにより増幅して出力端子98からアナログ出力する。
<実施の形態1>
次に、図2を用いて、実施の形態1のCMOSイメージセンサ1について説明する。
次に、図2を用いて、実施の形態1のCMOSイメージセンサ1について説明する。
<1.1 CMOSイメージセンサ1の構成>
図2は、実施の形態1のCMOSイメージセンサ1の構成を示す図である。
図2は、実施の形態1のCMOSイメージセンサ1の構成を示す図である。
図2に示すように、CMOSイメージセンサ1は、制御回路2と、画素アレイ3と、AD変換部群5Aと、テスト用アナログ信号入力端子6と、デジタル信号出力端子7とを含む。
テスト用アナログ信号入力端子6は、CMOSイメージセンサ1の外部から入力される、テスト用のアナログ信号を受け付けるための入力端子であり、受け付けたアナログ信号を、テスト用回路部5Bへ出力する。
デジタル信号出力端子7は、AD変換部群5Aおよびテスト用回路部5Bから出力されるデジタル信号を、CMOSイメージセンサ1の外部へ出力するための出力端子である。
AD変換部群5Aは、後述するAD変換部5を複数含む。各AD変換部5は、それぞれ画素セル列に対応して配置され、画素セルから出力されるアナログ信号を、デジタル信号へ変換してデジタル信号出力端子7へ出力する。
テスト用回路部5Bは、AD変換部群5Aに含まれるAD変換部5の性能を評価するための回路からなり、AD変換部5と同等の回路であるテスト用回路5Cを複数含む。図2に示すように、テスト用回路部5Bは、テスト用アナログ信号入力端子6からテスト用のアナログ信号がCMOSイメージセンサ1の外部から入力される。テスト用回路部5Bは、入力されたアナログ信号を、デジタル信号へ変換してデジタル信号出力端子7へ出力する。このように外部からテスト用のアナログ信号を入力する構成とすることにより、回路面積の縮小が要請されているADC内蔵型CMOSイメージセンサにおいて、テストのために専用の制御回路等を設けることなく、テストを容易に実施することができる。また、テスト用のアナログ信号を、AD変換部5には入力せず、テスト用回路部5Bのテスト用回路5Cに入力することとしており、画素アレイ3とAD変換部群5Aとの間にテスト用の信号を入力するための回路を設ける必要がない。
本実施形態では、図2に示すように、テスト用回路部5Bは、AD変換部群5Aの両端に配置している。従来、画素アレイ3の上下左右の端部の領域には、不使用の画素セルの配列があり、これら不使用の画素セル列に対応したAD変換部は不使用であるか、またはAD変換部を配置していない。本実施形態では、この画素アレイ3の不使用の領域に対応する位置、またはAD変換部を配置していない位置に、テスト用回路部5Bを配置している。これにより、テスト用に素子等を配置するのが困難な場合も、テスト用の回路をCMOSイメージセンサに設置することができる。
<1.2 AD変換部群5Aおよびテスト用回路部5Bの構成>
次に、図3を用いて、AD変換部群5Aおよびテスト用回路部5Bの構成の詳細について、説明する。
次に、図3を用いて、AD変換部群5Aおよびテスト用回路部5Bの構成の詳細について、説明する。
<1.2.1 AD変換部群5Aの構成>
図3は、AD変換部群5Aおよびテスト用回路部5Bの構成の詳細を示す図である。
図3は、AD変換部群5Aおよびテスト用回路部5Bの構成の詳細を示す図である。
AD変換部群5Aは、各画素セル列に対応して配置されるAD変換部5を複数含んでいる。AD変換部群5Aは、PGA11と、AD変換器12とを含んでいる。
PGA11は、画素セルから出力されるアナログ信号を、設定に従って増幅する。具体的には、PGA11は、オペアンプ13と、可変容量14と、帰還容量15とを含む。可変容量14の容量をCin、帰還容量15の容量をCfbとすると、このPGA11のゲインの設定値は、(Cin/Cfb)である。
例えば、ゲインの設計値が、(Cin/Cfb)=0.1であればゲインの設定値は、0.1倍である。すなわち、PGA11への入力信号の振幅が1Vの場合、PGA11の出力信号の振幅の期待値は、0.1Vとなる。オペアンプ13は、テスト用のアナログ信号を受け付けて、ゲイン設定値に従って信号増幅を行い、増幅後のアナログ信号を、AD変換器12へ出力する。
AD変換器12は、AD変換回路16を含む。AD変換回路16は、オペアンプ13から出力されるアナログ信号に基づいて、ADCを行い、変換後のデジタル信号(出力コード)を出力する。
<1.2.2 テスト用回路部5Bの構成>
テスト用回路部5Bは、テスト用回路5Cを含む。テスト用回路5Cは、AD変換部5の性能を評価するための回路であり、AD変換部5と同様に、PGA11とAD変換器12とを含む。上述のように、テスト用回路5Cは、テスト用アナログ信号入力端子6からテスト用のアナログ信号の入力を受け付ける。テスト用回路5Cにおいて、PGA11がゲイン設定値に従って、テスト用のアナログ信号を増幅し、AD変換器12がADCを行い、変換後のデジタル信号(出力コード)を、AD変換器12へ出力する。
テスト用回路部5Bは、テスト用回路5Cを含む。テスト用回路5Cは、AD変換部5の性能を評価するための回路であり、AD変換部5と同様に、PGA11とAD変換器12とを含む。上述のように、テスト用回路5Cは、テスト用アナログ信号入力端子6からテスト用のアナログ信号の入力を受け付ける。テスト用回路5Cにおいて、PGA11がゲイン設定値に従って、テスト用のアナログ信号を増幅し、AD変換器12がADCを行い、変換後のデジタル信号(出力コード)を、AD変換器12へ出力する。
<1.3 動作>
次に、CMOSイメージセンサ1の動作について説明する。
次に、CMOSイメージセンサ1の動作について説明する。
これらAD変換部5とテスト用回路5Cには、電源電圧、グランド、参照電圧、バイアス電流、PGAのゲイン設定などの制御信号が共通に供給されている。制御回路2は、これら制御信号を変化させてAD変換部5やテスト用回路5Cに供給することが可能である。
AD変換部群5Aに含まれるAD変換部5の性能を評価するために、AD変換部群5Aの両端に配置されるテスト用回路部5Bを用いる。CMOSイメージセンサ1は、十分にノイズが低減されたテスト用のアナログ信号の入力を、外部からテスト用アナログ信号入力端子6により受け付ける。受け付けたテスト用のアナログ信号を、テスト用回路部5Bへ出力する。例えば、AD変換器12に印加される電源電圧を変化させた場合の、テスト用回路部5Bからのデジタル出力コードの変化量を得ることにより、AD変換部群5AのAD変換器12の電源電圧変動に対する感度が定量的に評価できる。
例えば、AD変換器12に印加される電源電圧変動に対してデジタル出力コードが大きく変化する場合、いくつかの不具合現象の原因は、AD変換部群5AのAD変換器12にあると特定できる。AD変換器12に起因する不具合現象とは、例えば、AD変換器12が参照電圧と比較動作する場合に発生する集中電流が、電源などの共通配線を経由して、隣接するAD変換器12に悪影響を及ぼす隣接カラム間干渉がある。
これは、電源などの共通配線に集中電流が流れることにより、電圧降下が局所的かつ瞬間的に生じることに起因している。こうした集中電流が小さくとも、複数のAD変換器12が同時に比較動作を行うことにより、電圧降下量が大きくなる。このとき、AD変換器12の電源電圧変動の感度が高いと、AD変換器12のデジタル出力コードに悪影響が生じやすくなる。この場合、画素アレイ3の各画素セルが同程度の明るさを持つ光を受光すると、並列に配置されたAD変換部5同士で出力されるデジタル出力コードが異なり、筋状ノイズの原因となる。また、太陽などを被写体に含む場合に、極端に明るい領域に隣接する暗い領域が明るく見えてしまうスミアを発生させる原因となる。
これらのノイズは、画素アレイ3における隣接画素セル間の干渉によっても引き起こされる。そのため、本実施形態のように、画素アレイ3の画素セルとは別にAD変換部5のみの評価を行うことが容易であると、不具合現象の解析も容易となる。その結果、面積の制約が大きく、ADCの評価のために素子等を追加することが困難なADC内蔵型CMOSイメージセンサにおいて、ADCの性能評価が容易となる。本実施形態によると、マスク改訂回数を削減するなど、再設計や再試作を繰り返す回数を減少させ、コストや工数を低減することができる。
<実施の形態2>
次に、図面を用いて別の実施の形態について説明する。
次に、図面を用いて別の実施の形態について説明する。
実施の形態1では、AD変換部群5Aに含まれるAD変換部5と同等の機能を備えるテスト用の回路を、AD変換部群5Aに隣接してテスト用回路部5Bとして配置している。実施の形態2では、AD変換部5に含まれるPGAの性能のバラツキを評価するための構成を備える。
PGA回路は、上述のように、入力容量と帰還容量の比を変えることにより、ゲインを設定できることとしている。また、PGA回路の面積縮小が要請されており、PGA回路内の容量値も、より小さいものとすることが望まれている。
しかし、容量面積を小さくすると、容量値測定が困難になるという課題がある。具体的には、容量面積を小さくすると、AD変換部群5Aにおける各AD変換部5のPGA回路内の容量のバラツキが大きくなる。また、容量が1pF(ピコファラド)以下と比較的小さい場合は、LCRメーターによる容量測定を試みたとしても、プローブ自体が負荷となり測定が困難である。特に、半導体チップに内蔵され、fF(フェムトファラド)レベルの微小容量に対しては、測定手段が乏しい。そこで、実施の形態2では、半導体チップ内の微小容量のバラツキを測定するための構成を備える。
<2.1 実施の形態2における構成>
図4は、実施の形態2における、AD変換部群5Aおよびテスト用回路部5Bの構成の詳細を示す図である。
図4は、実施の形態2における、AD変換部群5Aおよびテスト用回路部5Bの構成の詳細を示す図である。
図4に示すように、テスト用回路部5Bは、PGA19を含む。
PGA19は、入力容量選択スイッチ17と、入力容量配置部18と、帰還容量15と、オペアンプ13とを含む。PGA11と比較すると、PGA19は、入力容量選択信号により、入力容量を選択可能に構成されている。入力容量配置部18は、設計上、同一の容量となる複数の入力容量を含む。入力容量選択スイッチ17は、入力容量配置部18に含まれる複数の入力容量のうち、いずれか一つを選択する。入力容量配置部18に含まれる複数の入力容量は、設計上は同じ値の容量であるが、実際は、容量値にバラツキを持つ。容量値にバラツキが発生するのは、ゲート酸化膜厚が不均一であること、容量周縁部の形状の不均一などの要因による。容量値が微小(例えば、pF以下)であると、複数の入力容量のバラツキも大きくなり、PGAのゲインにも影響を及ぼす。その結果、AD変換器12が出力するデジタル出力コードにもバラツキが生じる。
PGA19は、入力容量選択スイッチ17と、入力容量配置部18と、帰還容量15と、オペアンプ13とを含む。PGA11と比較すると、PGA19は、入力容量選択信号により、入力容量を選択可能に構成されている。入力容量配置部18は、設計上、同一の容量となる複数の入力容量を含む。入力容量選択スイッチ17は、入力容量配置部18に含まれる複数の入力容量のうち、いずれか一つを選択する。入力容量配置部18に含まれる複数の入力容量は、設計上は同じ値の容量であるが、実際は、容量値にバラツキを持つ。容量値にバラツキが発生するのは、ゲート酸化膜厚が不均一であること、容量周縁部の形状の不均一などの要因による。容量値が微小(例えば、pF以下)であると、複数の入力容量のバラツキも大きくなり、PGAのゲインにも影響を及ぼす。その結果、AD変換器12が出力するデジタル出力コードにもバラツキが生じる。
ここで、PGAのゲインの設定値は、入力容量の設計値をCin2、帰還容量の設計値をCfb2とすると、
PGAのゲインの設定値 = Cin2/Cfb2 (数1)
と表される。
PGAのゲインの設定値 = Cin2/Cfb2 (数1)
と表される。
入力容量配置部18に含まれる各容量は、それぞれバラツキがあり、そのためPGAのゲイン値も異なる。同様に、AD変換部群5Aに含まれるAD変換部5の帰還容量15も、バラツキがある。一方、PGA19では、入力容量配置部18においていずれの入力容量を選択したとしても、帰還容量はPGA19の帰還容量15が用いられる。
すなわち、入力容量配置部18においていずれの入力容量を選択したとしても、このときのPGA19のゲインの設定値は(数1)に示すとおりであり、分母の帰還容量は一定である。そのため、テスト用回路部5Bにアナログテスト信号を入力し、入力容量選択スイッチ17により入力容量を選択して、AD変換器12のデジタル出力コードをそれぞれ比較することにより、帰還容量15の容量のバラツキをデジタル出力コードにより評価することができる。これにより、PGA11内の可変容量14等の容量値が、例えば1pF以下など、微小で測定手段が乏しい場合においても、AD変換部群5Aに含まれる各可変容量14の容量値のバラツキを評価することが容易になる。
ここで、入力容量配置部18に含まれる各容量の配置方法は様々ある。入力容量のレイアウト配置をチップの縦方向または横方向に複数配置することにより、容量バラツキのチップ内における分布を測定することができる。その結果、バラツキがランダムな分布なのか、方向性を持つ分布なのかを判別することができる。
<2.2 入力容量の、縦方向のバラツキの測定例>
図5は、PGA19において、入力容量のレイアウト配置を縦方向に複数、隣接させた例を示す図である。
図5は、PGA19において、入力容量のレイアウト配置を縦方向に複数、隣接させた例を示す図である。
図5の例では、入力容量配置部18は、8個の入力容量(入力容量18A、18B、18C、18D、18E、18F、18G、18H)を含むものとして示している。入力容量配置部18の入力容量の設計値(「Cin1」は、入力容量18Aの設計値、「Cin2」は、入力容量18Bの設計値、・・「Cin8」は、入力容量18Hの設計値)は、設計上、同一の値である。
また、AD変換部5に含まれる可変容量14は、図示するように、8段階の入力容量(入力容量14A、14B、14C、14D、14E、14F、14G、14H)を、入力容量選択スイッチ14Zにより可変に設定できるものとして示している。入力容量14A、14B、・・14Hは、それぞれ異なる設計値の容量である。可変容量14は、制御回路2からの制御信号に従って、入力容量選択スイッチ14Zにより各入力容量のいずれかを選択する。AD変換部5は、画素セルから出力されるアナログ信号を、入力容量選択スイッチ14Zにより選択された入力容量と、帰還容量15とを用いて、オペアンプ13により増幅する。増幅後のアナログ信号は、AD変換回路16がデジタル信号へ変換する。
PGA19では、入力容量選択スイッチ17が入力容量を選択し、選択された入力容量と、帰還容量15とを用いて、オペアンプ13によりテスト用のアナログ信号が増幅される。PGA19により増幅されたアナログ信号は、AD変換回路16に出力される。ここで、入力容量選択スイッチ17により、各容量をそれぞれ選択して、AD変換回路16のデジタル出力コードを取得することにより、チップ縦方向の容量バラツキを測定することができる。
<2.3 入力容量の、縦および横方向のバラツキの測定例>
図6は、PGA19において、入力容量のレイアウト配置を縦および横方向に複数、隣接させた例を示す図である。
図6は、PGA19において、入力容量のレイアウト配置を縦および横方向に複数、隣接させた例を示す図である。
図6の例では、入力容量配置部18は、16個の入力容量(入力容量18A、18B、・・18P)を含むものとして示している。入力容量配置部18の入力容量の設計値(「Cin1」は、入力容量18Aの設計値、「Cin2」は、入力容量18Bの設計値、・・「Cin16」は、入力容量18Pの設計値)は、設計上、同一の値である。
図7は、PGA19において、入力容量のレイアウト配置を縦および横方向にマトリックス状に複数、配置した例を示す図である。
図7の例では、図6と同様に、入力容量配置部18は、16個の入力容量(入力容量18A、18B、・・18P)を含むものとして示している。入力容量配置部18の入力容量の設計値(「Cin1」は、入力容量18Aの設計値、「Cin2」は、入力容量18Bの設計値、・・「Cin16」は、入力容量18Pの設計値)は、設計上、同一の値である。
このように構成することにより、チップ縦および横方向の容量バラツキを測定することができる。
<実施の形態3>
次に、図面を用いて別の実施の形態について説明する。
次に、図面を用いて別の実施の形態について説明する。
実施の形態1および2では、テスト用回路部5Bは、PGA回路とADC回路とを含むものとして説明した。実施の形態3では、PDC回路とADC回路とのうち、いずれかのみを評価する構成としている。
<3.1 ADC回路のみを評価する構成>
図8は、ADC回路にテスト用のアナログ信号を直接入力する場合の構成を示す図である。
図8は、ADC回路にテスト用のアナログ信号を直接入力する場合の構成を示す図である。
図8に示すように、テスト用回路部5Bは、実施の形態1および2と異なり、PGA回路を含まず、AD変換器12を含む。テスト用回路部5Bに対し、テスト用アナログ信号入力端子6から入力されるテスト用のアナログ信号は、AD変換器12へ直接入力される。AD変換器12は、デジタル出力コードを出力する。
このように構成することにより、AD変換部群5Aに含まれるAD変換部5の、AD変換回路16単体のリニアリティ評価が可能となる。
<3.2 PGA回路のみを評価する構成>
図9は、テスト用回路部5Bにおいて、PGA回路のみを評価する場合のCMOSイメージセンサ9の構成を示す図である。
図9は、テスト用回路部5Bにおいて、PGA回路のみを評価する場合のCMOSイメージセンサ9の構成を示す図である。
実施の形態1のCMOSイメージセンサ1と比較すると、CMOSイメージセンサ9は、テスト用回路部5BにおいてADC回路を含まず、PGA回路にテスト用のアナログ信号を直接入力し、PGA回路で増幅されたアナログ信号を、アナログ信号出力端子8により外部へ出力する。これにより、PGA単体のゲインエラーの評価が容易になる。
図10は、実施の形態3におけるテスト用回路部5Bの詳細な構成を示す図である。
図3と図10とを比較すると、実施の形態3におけるテスト用回路部5Bは、AD変換器12を含んでいない。そのため、テスト用回路部5Bへ外部から入力されるテスト用のアナログ信号は、PGA11により増幅され、増幅されたアナログ信号が、アナログ信号出力端子8へ出力される。
図3と図10とを比較すると、実施の形態3におけるテスト用回路部5Bは、AD変換器12を含んでいない。そのため、テスト用回路部5Bへ外部から入力されるテスト用のアナログ信号は、PGA11により増幅され、増幅されたアナログ信号が、アナログ信号出力端子8へ出力される。
この他に、テスト用回路部5Bにおいて、ADC回路を含まず、実施の形態2で説明したPGA19を含む構成とすることもできる。
図11は、実施の形態3におけるテスト用回路部5Bの詳細な構成を示す図である。図11では、実施の形態2で説明したPGA19に対し、外部からテスト用のアナログ信号を入力し、PGA19により増幅されたアナログ信号をアナログ信号出力端子8へ出力する。これにより、容量バラツキの評価がアナログ信号で可能となる。
このように各実施形態について説明してきたが、これら実施形態を組み合わせてもよいことはいうまでもない。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
1 CMOSイメージセンサ、2 制御回路、3 画素アレイ、4A 画素セル列、5 AD変換部、5A AD変換部群、5B テスト用回路部、5C テスト用回路、6 テスト用アナログ信号入力端子、7 デジタル信号出力端子、8 アナログ信号出力端子、9 CMOSイメージセンサ、11 PGA、12 AD変換器、13 オペアンプ、14 可変容量、15 帰還容量、16 AD変換回路、17 入力容量選択スイッチ、18 入力容量配置部、19 PGA、90 CMOSイメージセンサ、95A AD変換部群、95B AD変換部、98 出力端子。
Claims (11)
- ADC(analog to digital converter)内蔵型CMOS(Complementary Metal Oxide Semiconductor)イメージセンサであって、
複数の画素セル列からなり、各画素セルにおいて、受光した光を光電変換によりアナログ信号に変換する画素アレイと、
前記アナログ信号への変換を行う各画素セル列にそれぞれ対応して配置され、前記アナログ信号をデジタル信号に変換する複数のAD変換部と、
前記複数のAD変換部に隣接して配置される、1以上のテスト用回路を含むテスト用回路部と、
前記複数のAD変換部、および、前記テスト用回路のうち、前記テスト用回路に対してのみ、テスト用のアナログ信号を前記ADC内蔵型CMOSイメージセンサの外部から入力するための入力端子とを含む、
ADC内蔵型CMOSイメージセンサ。 - 前記画素アレイは、光電変換による前記アナログ信号への変換結果を出力しない、不使用の画素セル列を含み、
前記テスト用回路は、前記不使用の画素セル列に対応した位置に配置される、
請求項1記載のADC内蔵型CMOSイメージセンサ。 - 前記テスト用回路は、
前記入力端子から入力されるテスト用のアナログ信号を増幅するPGA(programmable gain amplifier)と、
前記PGAにより増幅されたアナログ信号をデジタル信号に変換するAD変換回路とを含む、
請求項2記載のADC内蔵型CMOSイメージセンサ。 - 前記PGAは、
容量の設計値がそれぞれ略同一の複数の入力容量と、
前記PGAの外部から入力される制御信号に従って、前記複数の入力容量のいずれかを選択する選択スイッチと、
1の帰還容量と、
前記選択スイッチにより選択された入力容量および前記1の帰還容量により、前記アナログ信号を増幅するオペアンプとを含む、
請求項3記載のADC内蔵型CMOSイメージセンサ。 - 前記複数の入力容量は、前記複数の画素セル列の列方向と同方向に配置される、
請求項4記載のADC内蔵型CMOSイメージセンサ。 - 前記複数の入力容量は、前記複数の画素セル列の行方向と同方向に配置される、
請求項4記載のADC内蔵型CMOSイメージセンサ。 - 前記複数の入力容量の設計値は、1pF以下である、
請求項4記載のADC内蔵型CMOSイメージセンサ。 - 前記テスト用回路は、
前記入力端子から前記テスト用のアナログ信号を受け付けて、受け付けたアナログ信号をデジタル信号に変換するAD変換回路を含む、
請求項1記載のADC内蔵型CMOSイメージセンサ。 - 前記複数のAD変換部それぞれは、前記画素セル列から出力されるアナログ信号を増幅する第1のPGAと、
前記第1のPGAにより増幅されたアナログ信号をデジタル信号に変換するAD変換回路とを含み、
前記テスト用回路は、
前記入力端子から前記テスト用のアナログ信号を受け付けて、受け付けたアナログ信号を増幅し、増幅後のアナログ信号を前記テスト用回路の外部へ出力する第2のPGAを含む、
請求項1記載のADC内蔵型CMOSイメージセンサ。 - 前記第2のPGAは、
容量の設計値がそれぞれ略同一の複数の入力容量と、
前記第2のPGAの外部から入力される制御信号に従って、前記複数の入力容量のいずれかを選択する選択スイッチと、
前記選択スイッチにより選択された入力容量により前記アナログ信号を増幅するオペアンプとを含む、
請求項9記載のADC内蔵型CMOSイメージセンサ。 - 前記複数のAD変換部により変換されるデジタル信号を、前記ADC内蔵型CMOSイメージセンサの外部へ出力するためのデジタル出力端子と、
前記第2のPGAによる増幅後のアナログ信号を、前記ADC内蔵型CMOSイメージセンサの外部へ出力するためのアナログ出力端子を含む、
請求項9記載のADC内蔵型CMOSイメージセンサ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012113339A JP2013240006A (ja) | 2012-05-17 | 2012-05-17 | Adc内蔵型cmosイメージセンサ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012113339A JP2013240006A (ja) | 2012-05-17 | 2012-05-17 | Adc内蔵型cmosイメージセンサ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013240006A true JP2013240006A (ja) | 2013-11-28 |
Family
ID=49764659
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012113339A Pending JP2013240006A (ja) | 2012-05-17 | 2012-05-17 | Adc内蔵型cmosイメージセンサ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2013240006A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9433717B2 (en) | 2010-09-24 | 2016-09-06 | Thoratec Corporation | Generating artificial pulse |
US9757502B2 (en) | 2010-09-24 | 2017-09-12 | Tci Llc | Control of circulatory assist systems |
JP2019012883A (ja) * | 2017-06-29 | 2019-01-24 | ルネサスエレクトロニクス株式会社 | 撮像素子 |
WO2020036005A1 (ja) * | 2018-08-16 | 2020-02-20 | ソニーセミコンダクタソリューションズ株式会社 | 撮像素子 |
CN112165586A (zh) * | 2020-09-28 | 2021-01-01 | 成都微光集电科技有限公司 | Adc功能安全校验装置和方法、cmos图像传感器、参考像素单元 |
-
2012
- 2012-05-17 JP JP2012113339A patent/JP2013240006A/ja active Pending
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9433717B2 (en) | 2010-09-24 | 2016-09-06 | Thoratec Corporation | Generating artificial pulse |
US9757502B2 (en) | 2010-09-24 | 2017-09-12 | Tci Llc | Control of circulatory assist systems |
US9801988B2 (en) | 2010-09-24 | 2017-10-31 | Tc1 Llc | Generating artificial pulse |
US10881772B2 (en) | 2010-09-24 | 2021-01-05 | Tc1 Llc | Generating artificial pulse |
US11944799B2 (en) | 2010-09-24 | 2024-04-02 | Tc1 Llc | Generating artificial pulse |
JP2019012883A (ja) * | 2017-06-29 | 2019-01-24 | ルネサスエレクトロニクス株式会社 | 撮像素子 |
WO2020036005A1 (ja) * | 2018-08-16 | 2020-02-20 | ソニーセミコンダクタソリューションズ株式会社 | 撮像素子 |
JPWO2020036005A1 (ja) * | 2018-08-16 | 2021-09-30 | ソニーセミコンダクタソリューションズ株式会社 | 撮像素子 |
US11363225B2 (en) | 2018-08-16 | 2022-06-14 | Sony Semiconductor Solutions Corporation | Image sensor |
US11601610B2 (en) | 2018-08-16 | 2023-03-07 | Sony Semiconductor Solutions Corporation | Image sensor |
JP7332604B2 (ja) | 2018-08-16 | 2023-08-23 | ソニーセミコンダクタソリューションズ株式会社 | 撮像素子 |
CN112165586A (zh) * | 2020-09-28 | 2021-01-01 | 成都微光集电科技有限公司 | Adc功能安全校验装置和方法、cmos图像传感器、参考像素单元 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2013240006A (ja) | Adc内蔵型cmosイメージセンサ | |
US8243178B2 (en) | Physical quantity distribution detecting apparatus and imaging apparatus | |
US7728297B2 (en) | Infrared array sensor | |
US10948355B2 (en) | High resolution thermopile infrared sensor array having monolithically integrated signal processing | |
JP4174511B2 (ja) | 半導体集積回路の雑音検出及び測定回路 | |
US11187589B2 (en) | High-resolution thermopile infrared sensor array | |
US20120104229A1 (en) | Temperature sensor and image sensor having the same | |
US20140197302A1 (en) | Solid-state image sensor | |
US20110157439A1 (en) | Imaging device, a/d converter device and reading circuit | |
US20140014827A1 (en) | Infrared sensor chip, infrared detector and method for oeprating and testing the same | |
KR20130040483A (ko) | 이미지 센서 및 상기 이미지 센서를 포함하는 이미지 처리 장치 | |
KR101650604B1 (ko) | 고체 촬상 소자 및 그 제조 방법, 방사선 촬상 장치 및 그 제조 방법, 및 고체 촬상 소자의 검사 방법 | |
WO2016080016A1 (ja) | 光検出器 | |
JP2001359000A (ja) | 画像探知器 | |
US7844874B2 (en) | Semiconductor integrated circuit device and inspection method therefor | |
JPWO2017199526A1 (ja) | 撮像素子および撮像装置 | |
JP2011222547A (ja) | テストエレメントグループおよび半導体装置 | |
Tang et al. | A 4T low-power linear-output current-mediated CMOS image sensor | |
WO2009148055A1 (ja) | 固体撮像装置 | |
WO2021251155A1 (ja) | 半導体装置及び細胞電位測定装置 | |
KR100983788B1 (ko) | 다종의 센서 어레이용 신호 처리 회로 | |
US20220295007A1 (en) | Photosensitive device including an integrator circuit per group of at least two photosensitive elements | |
Liu et al. | A CMOS 128-APS linear array integrated with a LVOF for highsensitivity and high-resolution micro-spectrophotometry | |
JP2024022565A (ja) | 比較器を含むアナログ・デジタル変換回路、及びそれを含むイメージセンサ | |
Saxena et al. | A Novel Test Structure for Testing of ROIC for 2D Bolometric IR FPA |