CN112509925A - 半导体装置的制造方法 - Google Patents

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Abstract

实施方式的半导体装置的制造方法包含以下步骤：在半导体衬底的通孔内与第1面侧成膜被覆性良好的第1绝缘膜，该半导体衬底具有第1面及位于第1面的相反侧的第2面，在第2面侧设置着包含配线电路的电路衬底，且从第1面朝向第2面具有通孔；在通孔内与第1面侧成膜被覆性较差的第2绝缘膜；以及通过各向异性蚀刻去除通孔底部的第1绝缘膜、或通孔内的底部的第1绝缘膜及通孔内的底部的第2绝缘膜。

Description

半导体装置的制造方法
相关申请案的引用
本申请案以2019年9月13日提出申请的先前日本专利申请案第2019-167317号的优先权的利益为基础，且主张其利益，通过引用将其内容整体包含于本文中。
技术领域
本发明的实施方式涉及一种半导体装置的制造方法。
背景技术
已知在形成半导体装置的TSV(Through Silicon Via，硅通孔)时，形成用来将TSV与半导体衬底绝缘的绝缘膜时要形成使用原硅酸四乙酯作为Si成分的二氧化硅覆膜。
本发明的实施方式提供一种绝缘膜的膜厚控制性优异的半导体装置的制造方法。
发明内容
实施方式的半导体装置的制造方法包含以下步骤：在半导体衬底的通孔内与第1面侧成膜被覆性良好的第1绝缘膜，该半导体衬底具有第1面及位于第1面的相反侧的第2面，在第2面侧设置着包含配线电路的电路衬底，且从第1面朝向第2面具有通孔；在通孔内与第1面侧成膜被覆性较差的第2绝缘膜；通过各向异性蚀刻去除通孔底部的第1绝缘膜、或通孔内的底部的第1绝缘膜及通孔内的底部的第2绝缘膜。
附图说明
图1是实施方式的半导体装置的剖视图。
图2是实施方式的半导体装置的流程图。
图3是实施方式的半导体装置的步骤剖视图。
图4是实施方式的半导体装置的步骤剖视图。
图5是实施方式的半导体装置的步骤剖视图。
图6是实施方式的半导体装置的步骤剖视图。
图7是实施方式的半导体装置的步骤剖视图。
图8是实施方式的半导体装置的步骤剖视图。
图9是实施方式的半导体装置的步骤剖视图。
图10是实施方式的半导体装置的步骤剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。
在本说明书中，对一些要素附上了多种表述的例子。此外，这些表述的例子仅仅是例示，并不否定以其它表述来描述所述要素。另外，未附上多种表述的要素也可以采用其它表述来进行描述。
另外，附图是示意性的图，厚度与平面尺寸的关系、各层厚度的比率及厚度的变化等有时与实际不同。另外，有时也包含附图相互之间彼此的尺寸的关系或比率不同的部分。另外，在附图中省略了一部分符号。
(第1实施方式)第1实施方式涉及一种半导体装置的制造方法。图1中表示半导体装置100的剖视图。图2中表示第1实施方式的半导体装置100的制造方法的流程图。图3至图6中表示半导体装置100的步骤剖视图。更具体来说，半导体装置100是NAND(Not AND，与非)闪速存储器芯片等存储装置。
在图1的剖视图中，表示半导体装置100的一部分区域的主要部分。半导体装置100、图1的半导体装置100是存储装置的一例。半导体装置100是通过实施方式的半导体装置100的制造方法制造的。半导体装置100包含半导体衬底10、第1绝缘膜1(第2绝缘膜2)、TSV11、凸块12及半导体层30。以下，对半导体装置100的构成进行说明，但能够不限定于半导体装置100所包含的半导体层30的构成来实施半导体装置100的制造方法。在图1中，第1绝缘膜1形成在通孔VH的侧壁及半导体衬底10的第1面F1上，但既可以使用第2绝缘膜2代替第1绝缘膜1，也可以在通孔VH的侧壁及半导体衬底10的第1面F1上形成第1绝缘膜1及第2绝缘膜2两者，这两种方式均包含在实施方式中。
半导体衬底10具有第1面F1及第2面F2，且从第1面F1朝向第2面F2设置着通孔VH。在通孔VH内设置着第1绝缘膜1及TSV11。在第1面F1侧形成着第1绝缘膜1。TSV11是将通孔VH贯通的贯通电极。
半导体衬底10例如是硅衬底(硅晶圆)。在半导体衬底10上(图1的半导体衬底的下侧)形成着未图示的半导体元件。半导体元件例如包含存储单元阵列，位于半导体层30的绝缘膜32中。
优选为第1绝缘膜1与通孔VH的侧壁直接相接，利用第1绝缘膜1将通孔VH侧壁的半导体衬底10与TSV11绝缘。同样地，优选为第1绝缘膜1与半导体衬底10的第1面F1直接相接，利用第1绝缘膜1将半导体衬底10的第1面与TSV11绝缘。
优选为TSV11与半导体层30所包含的配线电路31直接相接。TSV11与配线电路31电连接。TSV11经由配线电路31与半导体元件电连接。
如图1的剖视图所示，半导体层30例如具有从半导体衬底10侧起积层绝缘膜32、绝缘膜33、粘接层35及支撑衬底36而成的构造。利用绝缘膜32及绝缘膜33被覆配线电路31及未图示的半导体元件。从粘接层35的内部跨及绝缘膜32(配线电路31)设置着凸块34，凸块34可采用与配线电路31直接电相接的构造。粘接层35将绝缘膜33与支撑衬底36粘接。在形成TSV11及凸块12后将粘接层35与支撑衬底36一同去除所得的装置也视为半导体装置100，同样包含在实施方式中。
优选为在配线电路31与半导体衬底1之间设置被称为STI(Shallow TrenchIsolation，浅槽隔离)膜20的氧化硅膜等绝缘膜，从而抑制半导体层30与半导体衬底1间的漏电。
接下来，参照图2的流程图及图3至图6的步骤剖视图，对半导体装置100的制造方法进行说明。以下，对形成TSV11的步骤进行说明。此外，省略形成半导体元件等的步骤等的说明。
如图2的流程图所示，半导体装置100的制造方法具有形成通孔VH的步骤(S00)、成膜第1绝缘膜1的步骤(S01)、成膜第2绝缘膜2的步骤(S02)、通过各向异性蚀刻去除通孔VH底部的绝缘膜的步骤(S03)、及形成TSV11的步骤(S04)。
参照图3的步骤剖视图对形成通孔的步骤(S00)进行说明。如图3的步骤剖视图所示，在该步骤(S00)中，获得部件(101)，所述部件(101)形成有从半导体衬底10的第1面F1侧朝向第2面F2侧贯通半导体衬底10的通孔。通孔VH例如是使用未图示的光阻作为掩模，通过RIE(Reactive Ion Etching，反应性离子蚀刻)法而形成。当形成通孔VH时，半导体层30的半导体衬底10侧的表面的STI膜20露出。
为了满足NAND闪速存储器芯片等的薄型化要求，而追求使半导体衬底10的厚度变薄。如果半导体衬底10的厚度变薄，那么通孔VH的深宽比(通孔深度(半导体衬底10的厚度)/通孔直径(通孔的外接圆直径))变小。如果通孔VH的深宽比较大，那么在通孔VH的底部成膜的绝缘膜变薄，所以要通过之后的蚀刻去除的绝缘膜的厚度变薄，因此，在半导体衬底10的第1面F1侧容易残留例如500nm以上的厚度充分的绝缘膜。然而，如果通孔VH的深宽比变小，那么在仅形成被覆性较高的第1绝缘膜1的情况下，如果在侧壁及第1面F1侧形成所要求的厚度的第1绝缘膜1，那么会在通孔VH的底部形成较厚的第1绝缘膜1。当去除通孔VH底部的较厚的第1绝缘膜1时，通孔VH的侧壁或第1面F1侧的第1绝缘膜1也会被去除。如果是被覆性较低的第2绝缘膜2，那么在通孔VH的侧壁的底部侧不会形成充分的绝缘膜。因此，如果采用现有的在通孔VH内形成绝缘膜的方法，将难以在深宽比较小的通孔VH中形成所要求的厚度的绝缘膜。因此，优选为采用无论深宽比小或大均容易控制蚀刻后的绝缘膜厚度的实施方式的制造方法。
接下来，对成膜第1绝缘膜1的步骤(S01)进行说明。如图4的步骤剖视图所示，在该步骤(S01)中，获得在图3的部件101的通孔VH内与第1面F1侧成膜了被覆性较高的第1绝缘膜1的部件102。第1绝缘膜1因为被覆性较高，所以优选为形成在通孔VH的底部及侧壁的整个面，且形成在半导体衬底10的第1面F1侧的整个面。
优选为第1绝缘膜1通过等离子体CVD(Chemical Vapor Deposition，化学气相沉积)法而成膜。通过采用等离子体CVD法，通孔VH的开口部的第1绝缘膜1变厚(悬突(overhang)变大)，能够抑制通孔VH底部的第1绝缘膜1的厚度。为了在所要制造的半导体装置100的第1面F1侧残留相对较厚的绝缘膜，优选为采用等离子体CVD法。如果通孔VH底部的绝缘膜变厚，那么在通过蚀刻去除通孔VH底部的绝缘膜时，形成在半导体衬底10的第1面F1侧的绝缘膜或通孔VH的侧壁的绝缘膜容易变薄或被去除。
通过等离子体CVD法成膜第1绝缘膜1的成膜温度优选为250℃以下。例如，如果在400℃以上成膜第1绝缘膜1，那么粘接层35将熔融，支撑衬底36容易剥离。另外，如果温度过低，那么将难以成膜第1绝缘膜1，因此优选为100℃以上，更优选为120℃以上。
在成膜第1绝缘膜1的一次处理中，优选为成膜100μm以上1000μm以下的第1绝缘膜1。成膜的厚度视部位而不同，因此在实施方式中以第1面F1侧的绝缘膜厚度为基准。如果第1绝缘膜1的厚度过薄，那么通孔VH的底部侧的侧壁的绝缘膜厚度有可能变得不充分。如果第1绝缘膜1的厚度过厚，那么存在通孔VH底部的绝缘膜厚度过厚而导致通孔VH底部的蚀刻变得困难、或蚀刻后的第1面F1侧的绝缘膜厚度变得不充分的情况。
优选为第1绝缘膜1是在包含反应性较低的硅化合物的气氛中成膜的硅酸氮化膜。更具体来说，优选为第1绝缘膜1是在包含原硅酸四乙酯(TEOS)气体、含氧气体及含NH基气体作为反应性较低的硅化合物的气氛中成膜。作为典型的含氧气体，优选为选自由NO2、O2及NO等所组成的群中的1种以上的气体。另外，作为典型的含NH基气体，优选为包含NH3气体、进而任意包含N2气体的气体。
接下来，对成膜第2绝缘膜2的步骤(S02)进行说明。如图5的步骤剖视图所示，在该步骤(S02)中，获得在图4的部件102的通孔VH内与第1面F1侧形成了被覆性较低的第2绝缘膜2的部件103。第2绝缘膜2成膜在第1面F1侧(第1绝缘膜1上的第1面F1侧)与通孔VH内的侧壁与底部。
优选为第2绝缘膜2与第1绝缘膜1同样地通过等离子体CVD法成膜。第2绝缘膜2与第1绝缘膜1相比悬突变大，如果仅成膜第2绝缘膜2，那么难以控制蚀刻后的膜厚。优选为以蚀刻后的第1面F1侧、通孔VH的侧壁的绝缘膜分别成为所要求厚度的绝缘膜的方式成膜适当厚度的第1绝缘膜1与第2绝缘膜2。在实施方式的制造方法中，通过成膜被覆性较高的第1绝缘膜1与被覆性较低的第2绝缘膜2这两种膜，而有效地利用各自的特性。第2绝缘膜2因为被覆性较低，因此以相比第1绝缘膜1来说在第1面F1侧较厚、通孔VH的开口部分缩窄的方式集中成膜在第1面F1侧与通孔VH的开口部。第2绝缘膜2不易成膜在通孔VH的底部侧，存在通孔VH的底部与底部侧的侧壁包含未形成第2绝缘膜2的部分的情况。
通过等离子体CVD法成膜第2绝缘膜2的成膜温度优选为250℃以下。例如，如果在400℃以上成膜第2绝缘膜2，那么粘接层35将熔融，支撑衬底36容易剥离。另外，如果温度过低，那么将难以成膜第2绝缘膜2，因此优选为100℃以上，更优选为120℃以上。
在成膜第2绝缘膜2的一次处理中，能够成膜100μm以上1000μm以下的第2绝缘膜2。成膜的厚度视部位而不同，因此在实施方式中以第1面F1侧的绝缘膜厚度为基准。如果将第2绝缘膜2成膜得过厚，那么会存在通孔VH的开口部附近的绝缘膜厚度变得过厚的情况、或通孔VH的开口部被堵塞而难以进行蚀刻的情况。
优选为第2绝缘膜2是在包含反应性较高的硅化合物的气氛中成膜的硅酸氮化膜。更具体来说，优选为第1绝缘膜1是在包含甲硅烷(SiH4)气体、含氧气体及含NH基气体作为反应性较高的硅化合物的气氛中成膜。作为典型的含氧气体，优选为选自由NO2、O2及NO等所组成的群中的1种以上的气体。另外，作为典型的含NH基气体，优选为包含NH3气体、进而任意包含N2气体的气体。
第1绝缘膜1与第2绝缘膜2的成膜的切换是通过改变反应性较低的硅化合物与反应性较高的硅化合物的供给量进行的。因为能够通过变更气体浓度这一简便操作来分别制作被覆性不同的绝缘膜，所以能够抑制步骤数增加，就经济性的观点来说也较好。
另外，在成膜第2绝缘膜时，也可以使用如溅镀法或真空蒸镀法那样粒子的直进性较高的成膜法来使被覆性变差。
因为在成膜第1绝缘膜1后成膜第2绝缘膜2，所以第1绝缘膜1与半导体衬底10相接，第2绝缘膜2与第1绝缘膜1的相对于和半导体衬底10相接的面为相反侧的面相接。也就是说，第1绝缘膜1与半导体衬底10直接相接，第2绝缘膜2与第1绝缘膜1的相对于和半导体衬底10直接相接的面为相反侧的面直接相接。
此外，关于成膜第1绝缘膜1的步骤(S01)与成膜第2绝缘膜2的步骤(S02)，如在其它实施方式中说明的那样，也可以在成膜第1绝缘膜1的步骤(S01)前进行成膜第2绝缘膜2的步骤(S02)，还可以交替地进行成膜第1绝缘膜1的步骤(S01)与成膜第2绝缘膜2的步骤(S02)从而进行多次成膜第1绝缘膜1的步骤(S01)或/及成膜第2绝缘膜2的步骤(S02)。
在成膜第1绝缘膜1后成膜第2绝缘膜2的情况下，在图5的部件103中，优选为位于最靠半导体衬底10侧的第1绝缘膜1的面向半导体衬底10的面(优选为整个面)与半导体衬底10的面向第1绝缘膜1的面直接相接。另外，优选为位于最靠半导体衬底10侧的第2绝缘膜2的面向半导体衬底10的面(优选为整个面)与第1绝缘膜1的面向第2绝缘膜2的面直接相接，或位于最靠半导体衬底10侧的第2绝缘膜2的面向半导体衬底10的面(优选为整个面)的一部分与第1绝缘膜1的面向第2绝缘膜2的面直接相接，其余部分与半导体衬底10的面向第2绝缘膜2的面直接相接。
接下来，对通过各向异性蚀刻去除通孔VH底部的绝缘膜的步骤(S03)进行说明。如图6的步骤剖视图所示，在该步骤(S03)中，获得图5的部件103的通孔VH底部的第1绝缘膜1及第2绝缘膜2被去除而得的部件104。进行蚀刻而将通孔VH底部的绝缘膜去除。在图1的半导体装置100的构成的情况下，半导体层30的配线电路31的存在于半导体衬底10侧的绝缘膜(图1中为STI膜20)也通过蚀刻被去除，由此使半导体层30的配线电路31露出。通过从相对于第1面F1垂直的方向进行各向异性蚀刻，将通孔VH的侧壁的绝缘膜也去除一部分。
例如，如果仅成膜第1绝缘膜1，那么被覆性较高，所以在通孔VH的底部也会成膜厚度接近于第1面F1侧的绝缘膜，因此当通过各向异性蚀刻来去除通孔VH底部的绝缘膜时，第1面F1侧的第1绝缘膜1也会被去除。通过成膜被覆性较高的第1绝缘膜1与被覆性较低的第2绝缘膜2这两种膜，能够抑制通孔VH底部的绝缘膜的厚度并且增加第1面F1侧的绝缘膜的厚度。在通孔VH的深宽比较小的情况下，与深宽比较大的情况相比，在通孔VH的底部更容易形成绝缘膜，但由于被覆性较低的第2绝缘膜2不易成膜在通孔VH的底部，所以如图5的步骤剖视图所示，能够使通孔VH底部的绝缘膜的厚度与第1面F1侧的绝缘膜的厚度相比足够薄。
在通孔VH的深宽比较大的情况下，也能享受实施方式的制造方法所产生的容易控制蚀刻后的绝缘膜的厚度的益处，但如上所述，该益处在通孔VH的深宽比较小的情况下更大。当通孔VH的深宽比小于2.8时，实施方式的制造方法所产生的益处更大。在通孔VH的深宽比为2.0以下的情况下，更适合采用实施方式的制造方法，在通孔VH的深宽比为1.5以下的情况下，进而更适合采用实施方式的制造方法。
另外，如果通孔VH的通孔直径变大，那么容易在通孔VH的底部形成绝缘膜。根据所述理由，在通孔VH的通孔直径为10μm以上的情况下，更适合采用实施方式的制造方法。
另外，在进行各向异性蚀刻时，也可以不通过光刻法用抗蚀剂覆盖通孔VH以外的部分。
接下来，对形成TSV11的步骤(S04)进行说明。在该步骤(S04)中，与图6的部件104的通孔VH底部露出的配线电路31连接，形成贯通半导体层30的TSV11及TSV11上的凸块12，而获得图1的半导体装置100。也可以在TSV11或凸块34与其基底之间形成未图示的阻挡金属。
通过采用第1实施方式的制造方法，即便在深宽比较小的情况下，也能够获得在第1面F1侧具有所要求的厚度的绝缘膜的半导体装置100。
(第2实施方式)第2实施方式涉及一种半导体装置的制造方法。第2实施方式是第1实施方式的半导体装置的制造方法的变化例。在第2实施方式中，与第1实施方式的半导体装置的制造方法不同之处在于：成膜第2绝缘膜2之后成膜第1绝缘膜1。对于第1实施方式与第2实施方式中共通的构成、制造方法，省略其说明。此外，在第2实施方式中，在蚀刻前的通孔VH与配线电路31之间存在绝缘膜32，而并非STI膜20。
在图1的半导体装置100中，设置第1绝缘膜1作为阻隔TSV11与半导体衬底10的绝缘膜，但在第2实施方式中是先形成了第2绝缘膜2，所以阻隔半导体装置100的TSV11与半导体衬底10的绝缘膜以第2绝缘膜2为主体，局部包含第1绝缘膜1。
在第2实施方式中，在进行成膜第2绝缘膜2的步骤(S02)之后，进行成膜第1绝缘膜1的步骤(S01)。参照图7与图8的步骤剖视图对第2实施方式的半导体装置的制造方法进行说明。在第2实施方式中，虽然绝缘膜的成膜顺序及厚度不同，但成膜的条件与第1实施方式相同。
如图7的步骤剖视图所示，在该步骤(S02)中，获得在图3的部件101的通孔VH内与第1面F1侧成膜了被覆性较低的第2绝缘膜2的部件104。第2绝缘膜2因为被覆性较低，所以在通孔VH的侧壁及通孔VH的底部不易形成第2绝缘膜2，存在进行成膜第2绝缘膜2的步骤(S02)之后，包含通孔VH的侧壁的第2绝缘膜2的厚度较薄的部分的情况、或通孔VH内半导体衬底10的表面露出的情况。
接着，从第1面F1侧成膜第1绝缘膜1。如图8的步骤剖视图所示，在该步骤(S02)中，获得在图7的部件105的通孔VH内与第1面F1侧成膜了被覆性较低的第1绝缘膜1的部件106。当在通孔VH内存在通过成膜第2绝缘膜2的步骤(S02)而未成膜第2绝缘膜2的部分时，第1绝缘膜1便成膜在通孔VH的半导体衬底10上。
因为在成膜第2绝缘膜2后成膜第1绝缘膜1，所以在成膜第1绝缘膜1后，第2绝缘膜2与半导体衬底10相接，第1绝缘膜1与第2绝缘膜2的相对于和半导体衬底10相接的面为相反侧的面相接。也就是说，第2绝缘膜2与半导体衬底10直接相接，第1绝缘膜1与第2绝缘膜2的相对于和半导体衬底10直接相接的面为相反侧的面直接相接。
在第2实施方式中，通过在图7的部件105中绝缘膜的厚度不充分的第1面F1侧与通孔VH的侧壁(尤其是底部侧的侧壁)成膜第1绝缘膜1，能够在蚀刻后于第1面F1侧及通孔VH的侧壁形成所要求的厚度的绝缘膜。第1绝缘膜1与第2绝缘膜2的成膜顺序无论是哪一者在前，在深宽比较小(通孔直径较大的)情况下，均能够获得在第1面F1侧具有所要求的厚度的绝缘膜的半导体装置100。
(第3实施方式)第3实施方式涉及一种半导体装置的制造方法。第3实施方式是第1实施方式的半导体装置的制造方法的变化例。在第3实施方式中，与第1实施方式的半导体装置的制造方法不同之处在于：在成膜第2绝缘膜2之后进而成膜第1绝缘膜1。对于第3实施方式与第2实施方式中共通的构成、制造方法，省略其说明。
在第3实施方式中，在进行成膜第2绝缘膜2的步骤(S02)之后，再次进行成膜第1绝缘膜1的步骤(S01)。参照图9的步骤剖视图对第3实施方式的半导体装置的制造方法进行说明。在第3实施方式中，虽然绝缘膜的成膜顺序及厚度不同，但成膜的条件与第1实施方式相同。
如图9的步骤剖视图所示，在第二次成膜第1绝缘膜1的步骤(S01)中，获得在第2绝缘膜2上进而形成了第1绝缘膜1的部件107。图9的部件107中，在通孔VH内与第1面F1侧形成了3层绝缘膜。对于图9的部件107，也与第1实施方式同样地进行各向异性蚀刻，由此能够获得具有所要求的厚度的绝缘膜的半导体装置100。有时通过将绝缘膜积层3层以上，可实现积层2层时难以达成的绝缘膜的膜厚控制。通过在成膜第1绝缘膜1与第2绝缘膜2后进而成膜第1绝缘膜1，在深宽比较小(通孔直径较大)的情况下，能够获得在第1面F1侧具有所要求的厚度的绝缘膜的半导体装置100。
在第3实施方式中，第1绝缘膜1与第2绝缘膜2交替地成膜了2层第1绝缘膜1，成膜了1层第2绝缘膜2。作为第3实施方式的变化例，也包含分别交替地成膜2层以上第1绝缘膜1且成膜2层以上第2绝缘膜2的半导体装置的制造方法。
(第4实施方式)第4实施方式涉及一种半导体装置的制造方法。第4实施方式是第2实施方式的半导体装置的制造方法的变化例。在第4实施方式中，与第2实施方式的半导体装置的制造方法不同之处在于：在成膜第1绝缘膜1之后进而成膜第2绝缘膜2。对于第4实施方式与第2实施方式中共通的构成、制造方法，省略其说明。在第4实施方式中，配线电路31在半导体层30的半导体衬底10的第2面侧的表面的一部分露出。
在第4实施方式中，进行成膜第1绝缘膜1的步骤(S01)后，再次进行成膜第2绝缘膜2的步骤(S02)。参照图10的步骤剖视图对第4实施方式的半导体装置的制造方法进行说明。在第4实施方式中，虽然绝缘膜的成膜顺序及厚度不同，但成膜的条件与第1实施方式相同。
如图10的步骤剖视图所示，在第二次成膜第2绝缘膜2的步骤(S02)中，获得在第1绝缘膜1上进而形成了第2绝缘膜2的部件108。图10的部件108中，在通孔VH内与第1面F1侧形成了3层绝缘膜。对于图10的部件108，也与第2实施方式同样地进行各向异性蚀刻，由此能够获得具有所要求的厚度的绝缘膜的半导体装置100。有时通过将绝缘膜积层3层以上，可实现积层2层时难以达成的绝缘膜的膜厚控制。通过在成膜第2绝缘膜2与第1绝缘膜1后进而成膜第2绝缘膜2，在深宽比较小(通孔直径较大)的情况下，能够获得在第1面F1侧具有所要求的厚度的绝缘膜的半导体装置100。
第4实施方式中，第1绝缘膜1与第2绝缘膜2交替地成膜了1层第1绝缘膜1，成膜了2层第2绝缘膜2。作为第4实施方式的变化例，也包含分别交替地成膜2层以上第1绝缘膜1且成膜2层以上第2绝缘膜2的半导体装置的制造方法。
以上，对本发明的若干实施方式进行了说明，但这些实施方式是作为示例提出的，并非意在限定发明的范围。这些新颖的实施方式能以其它各种方式实施，可以在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式及其变化例包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及与其均等的范围内。

Claims (10)

1.一种半导体装置的制造方法，包含以下步骤：
在半导体衬底的通孔内与第1面侧成膜第1绝缘膜，所述半导体衬底具有所述第1面及位于所述第1面的相反侧的第2面，在所述第2面侧设置着包含配线电路的电路衬底，且从所述第1面朝向第2面具有所述通孔；
在所述通孔内与所述第1面侧成膜被覆性比所述第1绝缘膜差的第2绝缘膜；以及
通过各向异性蚀刻去除所述通孔底部的所述第1绝缘膜、或所述通孔内的底部的第1绝缘膜及所述通孔内的底部的第2绝缘膜。
2.根据权利要求1所述的半导体装置的制造方法，其中所述第1绝缘膜是在250℃以下通过等离子体CVD法成膜，
所述第2绝缘膜是在250℃以下通过等离子体CVD法成膜。
3.根据权利要求1所述的半导体装置的制造方法，其中所述通孔的深宽比(通孔深度/通孔直径)小于2.8。
4.根据权利要求1所述的半导体装置的制造方法，其中所述通孔的通孔直径为10μm以上。
5.根据权利要求1所述的半导体装置的制造方法，其中所述第1绝缘膜是在包含原硅酸四乙酯气体、含氧气体及含NH基气体的气氛中成膜，
所述第2绝缘膜是在包含甲硅烷气体、含氧气体及含NH基气体的气氛中成膜，
通过改变所述原硅酸四乙酯气体及所述甲硅烷气体的供给量来切换所述第1绝缘膜与所述第2绝缘膜的成膜。
6.根据权利要求1所述的半导体装置的制造方法，其中所述第1绝缘膜与所述半导体衬底相接，所述第2绝缘膜与所述第1绝缘膜的相对于和所述半导体衬底相接的面为相反侧的面相接，或者
所述第2绝缘膜与所述半导体衬底相接，所述第1绝缘膜与所述第2绝缘膜的相对于和所述半导体衬底相接的面为相反侧的面相接。
7.根据权利要求1所述的半导体装置的制造方法，其中交替地成膜所述第1绝缘膜与第2绝缘膜，
所述第1绝缘膜或/及所述第2绝缘膜成膜2层以上。
8.根据权利要求1所述的半导体装置的制造方法，其不进行利用光刻法的抗蚀剂加工，而通过各向异性蚀刻去除所述通孔底部的所述第1绝缘膜、或所述通孔内的底部的第1绝缘膜及所述通孔内的底部的第2绝缘膜。
9.根据权利要求1所述的半导体装置的制造方法，其中在所述第1面仅残留所述第1绝缘膜或所述第2绝缘膜中的一种膜。
10.一种半导体装置的制造方法，包含以下步骤：在半导体衬底的通孔内与第1面侧，于包含原硅酸四乙酯气体、含氧气体及含NH基气体的气氛中，在250℃以下通过等离子体CVD法成膜第1绝缘膜，所述半导体衬底具有所述第1面及位于所述第1面的相反侧的第2面，在所述第2面侧设置着包含配线电路的电路衬底，且从所述第1面朝向第2面具有所述通孔；
在所述通孔内及所述第1面侧，于包含甲硅烷气体、含氧气体及含NH基气体的气氛中，在250℃以下通过等离子体CVD法成膜第2绝缘膜；以及
通过各向异性蚀刻去除所述通孔底部的所述第1绝缘膜、或所述通孔内的底部的第1绝缘膜及所述通孔内的底部的第2绝缘膜，此时在所述第1面仅残留所述第1绝缘膜或所述第2绝缘膜中的一种膜。
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