CN109545695A - 半导体装置的制造方法 - Google Patents

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Abstract

本发明的实施方式提供一种能够以低温形成TSV并且能够抑制漏电流或龟裂的半导体装置的制造方法。本实施方式的半导体装置的制造方法具备如下步骤，即，利用粘接剂将具有第1面和第2面的半导体衬底以第1面朝向支撑衬底的方式贴附于该支撑衬底上，所述第1面具有半导体元件，所述第2面位于该第1面的相反侧。接着，对半导体衬底从第2面进行加工而形成从第2面到达至第1面的接触孔。接着，在接触孔的内侧面形成第2绝缘膜。接着，在接触孔内的第2绝缘膜上通过嵌埋金属而形成金属电极。第2绝缘膜的形成是使用等离子体CVD法，在包含含硅及氧的气体、含氧气体以及含NH基的气体的200℃以下的氛围中执行。

Description

半导体装置的制造方法
[相关申请]
本申请享有以日本专利申请2017-181435号(申请日：2017年9月21日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置的制造方法。
背景技术
半导体存储器等半导体芯片从高功能化或高集成化等观点来看有被积层的情况。为了将经积层的多个半导体芯片间的元件电连接，而使用被称为TSV(Through-SiliconVia，硅穿孔)的贯通电极。TSV是贯通半导体衬底而与其它半导体芯片的元件电连接。
为了将TSV与衬底电绝缘，而在TSV用接触孔的内侧面形成间隔层。但是，TSV用接触孔的纵横比高。为了将间隔层覆盖性良好地形成至这种高纵横比的接触孔的底部，而采用使用了TEOS(Tetra Ethyl Ortho Silicate，原硅酸四乙酯)的等离子体CVD(ChemicalVapor Deposition，化学气相沉积)法。原因是，相比使用硅烷的等离子体CVD法，使用TEOS的间隔层的覆盖性更好。
但是，于在半导体衬底形成有半导体元件之后形成TSV的后钻孔(via last)工艺的情况下，利用粘接剂将半导体衬底的元件形成面固定于支撑衬底，对半导体衬底的背面进行研磨使半导体衬底薄膜化后形成TSV。这种情况下，TSV的形成是在例如200℃以下的低温下执行，目的是不使粘接剂熔融。
另一方面，于在低温下执行使用TEOS的等离子体CVD法的情况下，间隔层中会混入大量OH基(水分)。OH基作为水分而导致TSV与衬底之间产生漏电流，或者蒸发而导致龟裂或层间绝缘膜剥落。另外，这种间隔层的吸湿性高，容易随时间劣化。
发明内容
本发明的实施方式提供一种能够以低温形成TSV并且能够抑制漏电流或龟裂的半导体装置的制造方法。
本实施方式的半导体装置的制造方法具备如下步骤，即，利用粘接剂将具有第1面和第2面的半导体衬底以第1面朝向支撑衬底的方式贴附于该支撑衬底上，所述第1面具有半导体元件，所述第2面位于该第1面的相反侧。接着，对半导体衬底从第2面进行加工而形成从第2面到达至第1面的接触孔。接着，在接触孔的内侧面形成第2绝缘膜。接着，在接触孔内的第2绝缘膜上通过嵌埋金属而形成金属电极。第2绝缘膜的形成是使用等离子体CVD法，在包含含硅及氧的气体、含氧气体以及含NH基的气体的200℃以下的氛围中执行。
附图说明
图1是表示本实施方式的半导体装置的制造方法的一例的剖视图。
图2(A)及(B)是表示继图1的半导体装置的制造方法的一例的剖视图。
图3(A)及(B)是表示继图2的半导体装置的制造方法的一例的剖视图。
图4(A)及(B)是表示继图3的半导体装置的制造方法的一例的剖视图。
图5是表示本实施方式的间隔膜的成膜方法的一例的流程图。
图6是表示使用傅立叶变换型红外分析法的间隔膜50的解析结果的曲线图。
图7是表示间隔膜50的漏电流的解析结果的曲线图。
图8是表示间隔膜50的耐压的解析结果的曲线图。
图9是表示间隔膜50的电容的测定结果的曲线图。
图10是表示间隔膜50中所含的OH基的经时变化的图表。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。本实施方式并不限定本发明。在以下的实施方式中，半导体衬底的上下方向表示将形成TSV的一面设为上时的相对方向，有与遵循重力加速度的上下方向不同的情况。
图1～图4(B)是表示本实施方式的半导体装置的制造方法的一例的剖视图。半导体装置可为例如具有NAND(Not And，与非)型EEPROM(Electrically Erasable andProgrammable Read-Only Memory，电可擦除只读存储器)等的半导体芯片。以下，主要说明在半导体晶片上形成TSV40的方法。
首先，如图1所示，在半导体衬底10的第1面F1上形成STI(Shallow TrenchIsolation，浅沟道隔离)20，而确定工作区AA。半导体衬底10在该阶段是未被单片化的半导体晶片，例如为硅衬底(硅晶片)。STI20例如为氧化硅膜。
接着，在工作区AA形成半导体元件15。半导体元件15例如可为存储单元阵列、晶体管、电阻元件、电容器元件等。当形成半导体元件15时，在STI20上形成例如配线构造35。半导体元件15及配线构造35被绝缘膜37、38被覆。接着，焊垫30以与配线构造35电连接的方式形成。在STI20上形成导电体30、35。此外，在图1中，不仅示出了TSV40的形成区域，还示出了半导体元件15的形成区域，但在图2(A)以后，省略了半导体元件15的形成区域的图示，仅示出TSV40的形成区域。
接着，如图2(A)所示，使半导体衬底10的第1面F1朝向支撑衬底101，利用粘接剂102将半导体衬底10贴附于支撑衬底101上。将半导体衬底10与支撑衬底101之间粘接的粘接剂102例如可为超过约200℃时会熔融的有机材料。在半导体衬底10的第2面F2上形成光阻80，并加工成TSV用接触孔CH的图案。第2面F2是位于第1面F1的相反侧的半导体衬底10的一面。
接着，使用光刻技术及RIE(Reactive Ion Etching，反应式离子刻蚀)法，如图2(B)所示，从第2面F2对半导体衬底10进行蚀刻。也就是说，使用光阻80作为掩模，从与形成有半导体元件15的第1面F1为相反侧的第2面F2(背面)形成接触孔CH。接触孔CH以从第2面F2到达至第1面F1的方式形成。为使TSV40连接于配线层35，而接触孔CH形成在STI20的区域中的存在配线层35的区域。通过形成接触孔CH而STI20露出。
去除光阻80之后，如图3(A)所示，使用等离子体CVD(Chemical VaporDeposition)法在接触孔CH的内侧面、底面及半导体衬底10的第2面F2上形成作为第2绝缘膜的间隔膜50。间隔膜50例如为氧化硅膜。
用于TSV40的接触孔CH的纵横比高。例如，接触孔CH的开口宽度为约10μm时，它的深度为约28μm。这种情况下，纵横比成为2.8。当在这种纵横比较大的接触孔CH的内表面成膜间隔膜50时，大多使用TEOS(Tetra Ethyl Ortho Silicate)气体作为原料气体。原因在于：使用TEOS气体的绝缘膜(例如氧化硅膜)的覆盖性比使用硅烷气体的绝缘膜良好，在高纵横比的接触孔CH的底部也能成膜间隔膜。就使用硅烷气体的等离子体CVD法来看，在接触孔CH的开口部较厚地形成绝缘膜(即悬突变大)，而难以将绝缘膜充分地形成到接触孔CH的底部。因此，在本实施方式中，采用使用TEOS气体作为含硅及氧的气体的等离子体CVD法，将间隔膜50成膜在接触孔CH的内侧面。例如，间隔膜50的形成步骤是在包含TEOS气体、含氧气体及含NH基的气体的氛围中执行。
另一方面，在如本实施方式那样，在半导体衬底10上形成半导体元件15及配线层35等之后，从半导体衬底10的第2面F2形成接触孔CH、间隔膜50及TSV40的情况下(后钻孔工艺的情况下)，半导体衬底10由粘接剂102贴附于支撑衬底101。粘接剂102在超过约200℃的温度下会熔融而无法作为粘接剂发挥功能。因此，间隔膜50必须在200℃以下的低温氛围中形成。
但是，当在200℃以下的氛围中采用使用TEOS的等离子体CVD法形成间隔膜50时，间隔膜50中会吸入相对较多的OH基(水分)。另外，这种情况下，间隔膜50中存在大量悬键，容易吸收大气中的水分。当间隔膜50为氧化硅膜时，含有大量OH基的氧化硅膜的漏电流较大，耐压也会下降，而且相对介电常数也会变高。当使用这种氧化硅膜作为间隔膜50时，TSV40与半导体衬底10之间流通大的漏电流，TSV40与半导体衬底10之间的耐压也会下降。进而，如果间隔膜50的相对介电常数变高，那么TSV40与半导体衬底10之间的寄生电容增大，有因施加给TSV40的电压而导致半导体元件15误动作的担忧。因此，在使用TEOS的等离子体CVD法中，理想的是在200℃以下的低温氛围中形成OH基(水分)较少的间隔膜50。间隔膜50的成膜温度宜优选为100℃～200℃。
因此，在本实施方式中，使用在TEOS气体及含氧气体中进而添加有含NH基的气体而成的处理气体，而形成间隔膜50。含氧气体例如为NO2、O2、NO等。含NH基的气体可为NH3，或者也可为N2等。
间隔膜50的成膜处理条件如下。供给至成膜腔室的TEOS气体的流量例如为约1500mg/m。供给至成膜腔室的含氧气体(例如NO2气体)的流量例如为约8000sccm。供给至成膜腔室的含NH基的气体(例如NH3气体)的流量例如为约2000sccm。成膜处理温度例如为约150℃。成膜时间为约240秒。此处，TEOS气体、含氧气体、含NH基的气体的各分压比大致为1：1.5：6。含NH基的气体的分压低于TEOS气体及含氧气体的分压。
通过这种成膜处理条件而将作为间隔膜50的氧化硅膜堆积于接触孔CH内。此时，NH基相比OH基更易键结于氧化硅膜的悬键，从而代替OH基包含在氧化硅膜内。间隔膜50中的悬键上键结有NH基。也就是说，间隔膜50中所含的OH基(水分)的量变少，NH基的量变多。
此外，含NH基的气体的分压比优选为2以下或者O2的压力的1/3以下。原因在于：如果含NH基的气体的分压比超过2或者超过O2的压力的1/3，那么氧化硅膜中所含的含氮量变多，导致相对介电常数大幅上升。也就是说，会导致氧化硅膜接近氧氮化硅膜(SiON)或氮化硅膜。
通过像这样在TEOS气体中添加含NH基的气体，可以形成OH基(水分)较少的间隔膜50。另外，间隔膜50由于使用TEOS气体，所以能够覆盖性良好地被覆接触孔CH的内壁。
接下来，如图3(B)所示，在接触孔CH以外的第2面F2上形成光阻80。接着，使用光阻80及间隔膜50作为掩模，利用RIE(Reactive Ion Etching)法去除位于接触孔CH底部的间隔膜50。由此，配线层35露出于接触孔CH的底部。
接下来，如图4所示，在接触孔CH内形成障壁金属BM，并堆积TSV40的金属材料。障壁金属BM例如使用Ti、Ta、Ru或它们的积层膜。TSV40例如使用镍等金属材料。由此，将TSV40的金属材料嵌埋于接触孔CH而能使其与配线层35电连接。TSV40能够将位于第1面F侧的配线层35向第2面F2侧引出。
接着，使用光刻技术及RIE法，对TSV40及障壁金属BM进行加工。由此，去除位于第2面F2的场上的TSV40及障壁金属BM的材料。
接下来，如图4(B)所示，使用镀覆法等，在TSV40上形成凸块60。凸块60例如使用锡等。由此，完成本实施方式的半导体装置。此外，半导体装置之后被单片化为半导体芯片。半导体芯片与其它半导体芯片积层，并经由TSV40及凸块60等与其它半导体芯片电连接。
图5是表示本实施方式的间隔膜的成膜方法的一例的流程图。首先，将形成有接触孔CH的半导体晶片搬入到等离子体CVD装置(未图示)的成膜腔室内(S10)。接着，按照所述成膜处理条件设定成膜腔室内的温度，开始向成膜腔室供给TEOS气体、含氧气体及含NH基的气体(S20)。
接着，投入RF(Radio Frequency，射频)电源并利用等离子体CVD法将作为间隔膜50的氧化硅膜成膜于接触孔CH内(S30)。
接着，停止供给TEOS气体，停止供给含氧气体及含NH基的气体(S40)。进而，切断RF电源(S50)。
之后，从成膜腔室搬出半导体晶片，成膜处理结束(S60)。
图6是表示使用傅立叶变换型红外分析法(FT-IR法)的间隔膜50的解析结果的曲线图。横轴表示对间隔膜50照射的红外线的每单位长度的波数(cm-1)，纵轴表示红外线的吸收率。线L1表示在400℃的氛围中使用未添加含NH基的气体的TEOS气体形成的氧化硅膜的解析结果。线L2表示在150℃的氛围中使用未添加含NH基的气体的TEOS气体形成的氧化硅膜的解析结果。线L3表示在150℃的氛围中使用添加有含NH基的气体的TEOS气体形成的氧化硅膜的解析结果。也就是说，线L3是使用本实施方式的成膜方法形成的间隔膜50的解析结果。
参照线L1可知，OH基的峰值相对小，间隔膜50中所含的OH基的量相对少。但是，当在400℃的温度下进行成膜处理时，如所述那样粘接剂102会熔融，所以，现实中无法采用线L1所对应的成膜条件。
参照线L2可知，OH基的峰值大，间隔膜50中所含的OH基的量非常多。当以150℃的低温在TEOS气体中未添加含NH基的气体而进行成膜处理时，间隔膜50中所含的OH基的量变得非常多。
参照线L3可知，OH基的峰值小，且NH基出现了峰值。也就是说，间隔膜50中所含的OH基的量少，取而代之，NH基的量变多。即便为150℃的低温，只要在TEOS气体中添加含NH基的气体进行成膜处理，那么也能够将间隔膜50中所含的OH基的量抑制地较低。
图7是表示间隔膜50的漏电流的解析结果的曲线图。横轴是施加给间隔膜50的电场的大小，纵轴表示漏电流。图7～图9的线L1～L3分别对应于图6的线L1～L3。
线L1所示的间隔膜的OH基相对少，所以它的漏电流相对小。但是，由于如所述那样是在400℃的温度下进行成膜处理，所以无法采用线L1所对应的成膜条件。线L2所示的间隔膜中含大量OH基，所以它的漏电流变大。本实施方式的线L3的间隔膜50是将OH基取代为NH基。因此，线L3所示的漏电流大于线L1的漏电流，但明显小于线L2的漏电流。
图8是表示间隔膜50的耐压的解析结果的曲线图。横轴是施加给间隔膜50的电场的大小，纵轴表示漏电流。将漏电流超过特定值的电场设为耐压。
线L1所示的间隔膜因OH基相对少，所以漏电流小，耐压相对大。但是，如所述那样是在400℃的温度下进行成膜处理，所以无法采用线L1所对应的成膜条件。线L2所示的间隔膜因含大量OH基，所以漏电流大，耐压相对低。本实施方式的线L3因OH基被取代为NH基，所以它的耐压稍微低于线L1的耐压，但明显高于线L2的耐压。
图9是表示间隔膜50的电容的测定结果的曲线图。横轴是施加给TSV40的电压的大小，纵轴是间隔膜50的电容值。
线L1所示的间隔膜因OH基相对少，所以间隔膜50的电容值小。但是，如所述那样是在400℃的温度下进行成膜处理，所以无法采用线L1所对应的成膜条件。线L2所示的间隔膜因含大量OH基，所以电容值大。这种情况下，TSV40与半导体衬底10电容耦合，有施加给TSV40的电压对半导体元件15造成影响的担忧。另一方面，本实施方式的线L3因OH基被取代为NH基，所以它的电容稍微高于线L1的电容，但明显低于线L2的电容。随之，本实施方式的半导体装置中也不易产生间隔膜50的迟滞。
图10是表示间隔膜50中所含的OH基的经时变化的曲线图。在该实验中，将刚成膜后的时点设为0小时(0h)，测定72小时后(72h)的OH基的含量。纵轴表示SiOH相对于SiO的含有比率。此处，未添加含NH基的气体而成膜的间隔膜50(无NH基添加)在刚成膜后，OH基的含有比率已经较高。而且，间隔膜50的OH基的含有比率在放置72小时后变得更高。另一方面，添加含NH基的气体而成膜的间隔膜50(有NH基添加)在刚成膜后，OH基的含有比率低。而且，间隔膜50的OH基的含有比率在放置72小时后基本无变化，仍较低。这样来看，通过添加含NH基的气体，不仅间隔膜50中所含的OH基的含有比率下降，间隔膜50中所含的OH基的含有比率也不会随时间增大。由此，能够抑制间隔膜50的经时劣化。也就是说，通过添加含NH基的气体，间隔膜50的漏电流特性、耐压特性、电容特性得以改善，且能够随时间经过仍维持良好的状态。
根据以上所述，本实施方式的半导体装置的制造方法通过使用TEOS气体，能够在低温下覆盖性良好地形成间隔膜50。另外，能够抑制间隔膜50中所含的OH基(水分)，所以能够抑制间隔膜50的漏电流或龟裂。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些实施方式能以其它各种方式加以实施，并且能在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨内，同样地包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
10 半导体衬底
F1 第1面
F2 第2面
15 半导体元件
20 STI
AA 工作区
30 焊垫
35 配线构造
37、38 绝缘膜
40 TSV
CH 接触孔
50 间隔膜
80 光阻
102 粘接剂
101 支撑衬底

Claims (6)

1.一种半导体装置的制造方法，其特征在于：具备如下步骤，即，利用粘接剂将具有第1面和第2面的半导体衬底以所述第1面朝向支撑衬底的方式贴附于该支撑衬底上，所述第1面具有半导体元件，所述第2面位于该第1面的相反侧，
对所述半导体衬底从所述第2面进行加工而形成从所述第2面到达至所述第1面的接触孔，
在所述接触孔的内侧面形成第2绝缘膜，
在所述接触孔内的所述第2绝缘膜上通过嵌埋金属而形成金属电极；且
所述第2绝缘膜的形成是使用等离子体CVD(Chemical Vapor Deposition)法，在包含含硅及氧的气体、含氧气体以及含NH基的气体的200℃以下的氛围中执行。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于：所述含硅及氧的气体是TEOS(Tetra Ethyl Ortho Silicate)气体，
所述含氧气体是NO2或O2，
所述含NH基的气体是NH3或N2。
3.根据权利要求1或2所述的半导体装置的制造方法，其特征在于：所述第2绝缘膜的形成是在200℃以下的氛围中执行。
4.根据权利要求3所述的半导体装置的制造方法，其特征在于：所述第2绝缘膜的形成是在100℃～200℃的氛围中执行。
5.根据权利要求1或2所述的半导体装置的制造方法，其特征在于：在所述第2绝缘膜中的悬键上键结有NH基。
6.根据权利要求1或2所述的半导体装置的制造方法，其特征在于：在所述半导体衬底的所述第1面上形成所述半导体元件及配线层之后，形成所述接触孔、所述第2绝缘膜及所述金属电极。
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