TWI685904B - 半導體裝置之製造方法 - Google Patents

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Abstract

本發明之實施形態提供一種能夠以低溫形成TSV並且能夠抑制漏電流或龜裂之半導體裝置之製造方法。
本實施形態之半導體裝置之製造方法具備如下步驟，即，利用接著劑將具有第1面及第2面之半導體基板以第1面朝向支持基板之方式貼附於該支持基板上，上述第1面具有半導體元件，上述第2面位於該第1面之相反側。繼而，對半導體基板自第2面進行加工，而形成自第2面到達至第1面之接觸孔。繼而，於接觸孔之內側面形成第2絕緣膜。繼而，於接觸孔內之第2絕緣膜上藉由嵌埋金屬而形成金屬電極。第2絕緣膜之形成係使用電漿CVD法，於包含含矽及氧之氣體、含氧氣體及含NH基之氣體之200℃以下之氛圍中執行。

Description

半導體裝置之製造方法
本發明之實施形態係關於一種半導體裝置之製造方法。
半導體記憶體等半導體晶片自高功能化或高積體化等觀點來看有被積層之情況。為了將經積層之複數個半導體晶片間之元件電連接，而使用被稱為TSV(Through-Silicon Via，矽穿孔)之貫通電極。TSV係貫通半導體基板與其他半導體晶片之元件電連接。
為了將TSV與基板電絕緣，而於TSV用接觸孔之內側面形成間隔層。但是，TSV用接觸孔之縱橫比較高。為了將間隔層覆蓋性良好地形成至此種高縱橫比之接觸孔之底部，而採用使用有TEOS(Tetra Ethyl Ortho Silicate，原矽酸四乙酯)之電漿CVD(Chemical Vapor Deposition，化學氣相沈積)法。其原因在於，相比使用矽烷之電漿CVD法，使用TEOS之間隔層之覆蓋性良好。
但是，於在半導體基板形成有半導體元件之後形成TSV之後鑽孔(via last)製程之情形時，利用接著劑將半導體基板之元件形成面固定於支持基板，對半導體基板之背面進行研磨使半導體基板薄膜化後形成TSV。於此情形時，為了不使接著劑熔融，TSV之形成例如於200℃以下之低溫下執行。
另一方面，於在低溫下執行使用TEOS之電漿CVD法之情形時，間隔層中會混入大量OH基(水分)。OH基作為水分而導致TSV與基板之間產生 漏電流，或者蒸發而導致龜裂或層間絕緣膜剝落。又，此種間隔層之吸濕性較高，容易隨時間劣化。
本發明之實施形態提供一種能夠以低溫形成TSV並且能夠抑制漏電流或龜裂之半導體裝置之製造方法。
本實施形態之半導體裝置之製造方法具備如下步驟，即，利用接著劑將具有第1面及第2面之半導體基板以第1面朝向支持基板之方式貼附於該支持基板上，上述第1面具有半導體元件，上述第2面位於該第1面之相反側。繼而，對半導體基板自第2面進行加工，而形成自第2面到達至第1面之接觸孔。繼而，於接觸孔之內側面形成第2絕緣膜。繼而，於接觸孔內之第2絕緣膜上藉由嵌埋金屬而形成金屬電極。第2絕緣膜之形成係使用電漿CVD法，於包含含矽及氧之氣體、含氧氣體及含NH基之氣體之200℃以下之氛圍中執行。
10‧‧‧半導體基板
15‧‧‧半導體元件
20‧‧‧STI
30‧‧‧焊墊
35‧‧‧配線構造
37、38‧‧‧絕緣膜
40‧‧‧TSV
50‧‧‧間隔膜
80‧‧‧光阻
101‧‧‧支持基板
102‧‧‧接著劑
AA‧‧‧工作區
BM‧‧‧障壁金屬
CH‧‧‧接觸孔
F1‧‧‧第1面
F2‧‧‧第2面
L1‧‧‧線
L2‧‧‧線
L3‧‧‧線
圖1係表示本實施形態之半導體裝置之製造方法之一例的剖視圖。
圖2(A)及(B)係表示繼圖1之半導體裝置之製造方法之一例的剖視圖。
圖3(A)及(B)係表示繼圖2之半導體裝置之製造方法之一例的剖視圖。
圖4(A)及(B)係表示繼圖3之半導體裝置之製造方法之一例的剖視圖。
圖5係表示本實施形態之間隔膜之成膜方法之一例的流程圖。
圖6係表示使用傅立葉變換型紅外分析法之間隔膜50之解析結果的曲 線圖。
圖7係表示間隔膜50之漏電流之解析結果之曲線圖。
圖8係表示間隔膜50之耐壓之解析結果之曲線圖。
圖9係表示間隔膜50之電容之測定結果之曲線圖。
圖10係表示間隔膜50中所含之OH基之經時變化之圖表。
以下，參照圖式對本發明之實施形態進行說明。本實施形態並不限定本發明。於以下之實施形態中，半導體基板之上下方向表示將形成TSV之面設為上時之相對方向，有與遵循重力加速度之上下方向不同之情況。
圖1~圖4(B)係表示本實施形態之半導體裝置之製造方法之一例的剖視圖。半導體裝置可為例如具有NAND(Not And，反及)型EEPROM(Electrically Erasable and Programmable Read-Only Memory，電子可擦可程式化唯讀記憶體)等之半導體晶片。以下，主要對在半導體晶圓上形成TSV40之方法進行說明。
首先，如圖1所示，於半導體基板10之第1面F1上形成STI(Shallow Trench Isolation，淺溝槽隔離)20，而確定工作區AA。半導體基板10於該階段係未被單片化之半導體晶圓，例如為矽基板(矽晶圓)。STI20例如為氧化矽膜。
繼而，於工作區AA形成半導體元件15。半導體元件15例如可為記憶胞陣列、電晶體、電阻元件、電容器元件等。當形成半導體元件15時，於STI20上形成例如配線構造35。半導體元件15及配線構造35被絕緣膜37、38被覆。繼而，焊墊30以與配線構造35電連接之方式形成。於STI20上形成導電體30、35。再者，於圖1中，不僅示出了TSV40之形成區域，亦示 出了半導體元件15之形成區域，但於圖2(A)以後，省略了半導體元件15之形成區域之圖示，僅示出TSV40之形成區域。
繼而，如圖2(A)所示，使半導體基板10之第1面F1朝向支持基板101，利用接著劑102將半導體基板10貼附於支持基板101上。將半導體基板10與支持基板101之間接著之接著劑102例如可為超過約200℃時會熔融之有機材料。於半導體基板10之第2面F2上形成光阻80，並加工成TSV用接觸孔CH之圖案。第2面F2係位於第1面F1之相反側之半導體基板10之面。
繼而，使用光微影技術及RIE(Reactive Ion Etching，反應式離子蝕刻)法，如圖2(B)所示，自第2面F2對半導體基板10進行蝕刻。即，使用光阻80作為遮罩，自與形成有半導體元件15之第1面F1為相反側之第2面F2(背面)形成接觸孔CH。接觸孔CH以自第2面F2到達至第1面F1之方式形成。為使TSV40連接於配線層35，而接觸孔CH形成於STI20之區域中之存在配線層35之區域。藉由接觸孔CH之形成而STI20露出。
去除光阻80之後，如圖3(A)所示，使用電漿CVD(Chemical Vapor Deposition)法於接觸孔CH之內側面、底面及半導體基板10之第2面F2上形成作為第2絕緣膜之間隔膜50。間隔膜50例如為氧化矽膜。
用於TSV40之接觸孔CH之縱橫比較高。例如，相對於接觸孔CH之開口寬度為約10μm，其深度為約28μm。於此情形時，縱橫比成為2.8。於在此種縱橫比較大之接觸孔CH之內表面成膜間隔膜50之情形時，大多使用TEOS(Tetra Ethyl Ortho Silicate)氣體作為原料氣體。原因在於：使用TEOS氣體之絕緣膜(例如氧化矽膜)相較於使用矽烷氣體之絕緣膜而言覆蓋性良好，於縱橫比較高之接觸孔CH之底部亦可成膜間隔膜。就使用 矽烷氣體之電漿CVD法而言，於接觸孔CH之開口部較厚地形成絕緣膜(即懸突變大)，而難以將絕緣膜充分地形成至接觸孔CH之底部。因此，於本實施形態中，採用使用TEOS氣體作為含矽及氧之氣體之電漿CVD法，將間隔膜50成膜於接觸孔CH之內側面。例如，間隔膜50之形成步驟係於包含TEOS氣體、含氧氣體及含NH基之氣體之氛圍中執行。
另一方面，於如本實施形態般在半導體基板10上形成半導體元件15及配線層35等之後，自半導體基板10之第2面F2形成接觸孔CH、間隔膜50及TSV40之情形時(後鑽孔製程之情形時)，半導體基板10由接著劑102貼附於支持基板101。接著劑102於超過約200℃之溫度下會熔融而無法作為接著劑發揮功能。因此，間隔膜50必須於200℃以下之低溫氛圍中形成。
但是，於在200℃以下之氛圍中採用使用有TEOS之電漿CVD法形成間隔膜50之情形時，間隔膜50中會吸入相對較多之OH基(水分)。又，於此情形時，間隔膜50中存在大量懸鍵，容易吸收大氣中之水分。於間隔膜50為氧化矽膜之情形時，含有大量OH基之氧化矽膜之漏電流較大，耐壓亦下降，而且相對介電常數亦變高。於使用此種氧化矽膜作為間隔膜50之情形時，TSV40與半導體基板10之間流通較大之漏電流，TSV40與半導體基板10之間之耐壓亦下降。進而，若間隔膜50之相對介電常數變高，則TSV40與半導體基板10之間之寄生電容增大，有因施加給TSV40之電壓而導致半導體元件15誤動作之虞。因此，於使用TEOS之電漿CVD法中，較理想為於200℃以下之低溫氛圍中形成OH基(水分)較少之間隔膜50。間隔膜50之成膜溫度宜較佳為100℃~200℃。
因此，於本實施形態中，使用在TEOS氣體及含氧氣體中進而添加有 含NH基之氣體而成之處理氣體，而形成間隔膜50。含氧氣體例如為NO2、O2、NO等。含NH基之氣體可為NH3，或者亦可為N2等。
間隔膜50之成膜處理條件如下。供給至成膜腔室之TEOS氣體之流量例如為約1500mg/m。供給至成膜腔室之含氧氣體(例如NO2氣體)之流量例如為約8000sccm。供給至成膜腔室之含NH基之氣體(例如NH3氣體)之流量例如為約2000sccm。成膜處理溫度例如為約150℃。成膜時間為約240秒。此處，TEOS氣體、含氧氣體、含NH基之氣體之各分壓比大致為1：1.5：6。含NH基之氣體之分壓低於TEOS氣體及含氧氣體之分壓。
藉由此種成膜處理條件而將作為間隔膜50之氧化矽膜堆積於接觸孔CH內。此時，NH基相比OH基更易鍵結於氧化矽膜之懸鍵，從而代替OH基包含於氧化矽膜內。間隔膜50中之懸鍵上鍵結有NH基。即，間隔膜50中所含之OH基(水分)之量變少，NH基之量變多。
再者，含NH基之氣體之分壓比較佳為2以下或者O2之壓力之1/3以下。其原因在於：若含NH基之氣體之分壓比超過2或者超過O2之壓力之1/3，則氧化矽膜中所含之含氮量變多，導致相對介電常數大幅上升。即，原因在於：導致氧化矽膜接近氧氮化矽膜(SiON)或氮化矽膜。
藉由如此般於TEOS氣體中添加含NH基之氣體，可形成OH基(水分)較少之間隔膜50。又，間隔膜50由於使用TEOS氣體，所以能夠覆蓋性良好地被覆接觸孔CH之內壁。
其次，如圖3(B)所示，於接觸孔CH以外之第2面F2上形成光阻80。繼而，使用光阻80及間隔膜50作為遮罩，利用RIE(Reactive Ion Etching)法去除位於接觸孔CH底部之間隔膜50。藉此，配線層35露出於接觸孔CH之底部。
其次，如圖4所示，於接觸孔CH內形成障壁金屬BM，並堆積TSV40之金屬材料。障壁金屬BM例如使用Ti、Ta、Ru或其等之積層膜。TSV40例如使用鎳等金屬材料。藉此，將TSV40之金屬材料嵌埋於接觸孔CH而能使其與配線層35電連接。TSV40能夠將位於第1面F側之配線層35向第2面F2側引出。
繼而，使用光微影技術及RIE法，對TSV40及障壁金屬BM進行加工。藉此，去除位於第2面F2之場上之TSV40及障壁金屬BM之材料。
其次，如圖4(B)所示，使用鍍覆法等，於TSV40上形成凸塊60。凸塊60例如使用錫等。藉此，完成本實施形態之半導體裝置。再者，半導體裝置之後被單片化為半導體晶片。半導體晶片與其他半導體晶片積層，並經由TSV40及凸塊60等與其他半導體晶片電連接。
圖5係表示本實施形態之間隔膜之成膜方法之一例的流程圖。首先，將形成有接觸孔CH之半導體晶圓搬入至電漿CVD裝置(未圖示)之成膜腔室內(S10)。繼而，按照上述成膜處理條件設定成膜腔室內之溫度，開始向成膜腔室供給TEOS氣體、含氧氣體及含NH基之氣體(S20)。
繼而，投入RF(Radio Frequency，射頻)電源並利用電漿CVD法將作為間隔膜50之氧化矽膜成膜於接觸孔CH內(S30)。
繼而，停止TEOS氣體之供給，停止含氧氣體及含NH基之氣體(S40)之供給。進而，切斷RF電源(S50)。
之後，自成膜腔室搬出半導體晶圓，成膜處理結束(S60)。
圖6係表示使用傅立葉變換型紅外分析法(FT-IR法)之間隔膜50之解析結果之曲線圖。橫軸表示對間隔膜50照射之紅外線之每單位長度之波數(cm-1)，縱軸表示紅外線之吸收率。線L1表示於400℃之氛圍中使用未添 加含NH基之氣體之TEOS氣體形成之氧化矽膜之解析結果。線L2表示於150℃之氛圍中使用未添加含NH基之氣體之TEOS氣體形成之氧化矽膜之解析結果。線L3表示於150℃之氛圍中使用添加有含NH基之氣體之TEOS氣體形成之氧化矽膜之解析結果。即，線L3係使用本實施形態之成膜方法形成之間隔膜50之解析結果。
參照線L1可知，OH基之峰值相對較小，間隔膜50中所含之OH基之量相對較少。但是，於在400℃之溫度下進行成膜處理之情形時，如上述般接著劑102會熔融，因此，現實中無法採用線L1所對應之成膜條件。
參照線L2可知，OH基之峰值較大，間隔膜50中所含之OH基之量非常多。於以150℃之低溫在TEOS氣體中未添加含NH基之氣體而進行成膜處理之情形時，間隔膜50中所含之OH基之量變得非常多。
參照線L3可知，OH基之峰值較小，且出現了NH基之峰值。即，間隔膜50中所含之OH基之量較少，取而代之，NH基之量變多。即便為150℃之低溫，只要於TEOS氣體中添加含NH基之氣體進行成膜處理，則亦可將間隔膜50中所含之OH基之量抑制為較低。
圖7係表示間隔膜50之漏電流之解析結果之曲線圖。橫軸係施加至間隔膜50之電場之大小，縱軸表示漏電流。圖7~圖9之線L1~L3分別對應於圖6之線L1~L3。
線L1所示之間隔膜之OH基相對較少，因此其漏電流相對較小。但是，由於如上述般於400℃之溫度下進行成膜處理，故無法採用線L1所對應之成膜條件。線L2所示之間隔膜中含大量OH基，因此其漏電流變大。本實施形態之線L3之間隔膜50係將OH基取代為NH基。因此，線L3所示之漏電流大於線L1之漏電流，但明顯小於線L2之漏電流。
圖8係表示間隔膜50之耐壓之解析結果之曲線圖。橫軸係施加至間隔膜50之電場之大小，縱軸表示漏電流。將漏電流超過特定值之電場設為耐壓。
線L1所示之間隔膜因OH基相對較少，故漏電流較小，耐壓相對較大。但是，如上述般於400℃之溫度下進行成膜處理，故無法採用線L1所對應之成膜條件。線L2所示之間隔膜因含大量OH基，故漏電流較大，耐壓相對較低。本實施形態之線L3因OH基被取代為NH基，故其耐壓稍微低於線L1之耐壓，但明顯高於線L2之耐壓。
圖9係表示間隔膜50之電容之測定結果之曲線圖。橫軸係施加至TSV40之電壓之大小，縱軸係間隔膜50之電容值。
線L1所示之間隔膜因OH基相對較少，故間隔膜50之電容值較小。但是，如上述般於400℃之溫度下進行成膜處理，故無法採用線L1所對應之成膜條件。線L2所示之間隔膜因含大量OH基，故電容值較大。於此情形時，TSV40與半導體基板10電容耦合，有施加至TSV40之電壓對半導體元件15造成影響之虞。另一方面，本實施形態之線L3因OH基被取代為NH基，故其電容稍微高於線L1之電容，但明顯低於線L2之電容。隨之，本實施形態之半導體裝置中亦不易產生間隔膜50之遲滯。
圖10係表示間隔膜50中所含之OH基之經時變化之曲線圖。於該實驗中，將剛成膜後之時點設為0小時(0h)，測定72小時後(72h)之OH基之含量。縱軸表示SiOH相對於SiO之含有比率。此處，未添加含NH基之氣體而成膜之間隔膜50(無NH基添加)於剛成膜後，OH基之含有比率已經較高。而且，間隔膜50之OH基之含有比率於放置72小時後變得更高。另一方面，添加含NH基之氣體而成膜之間隔膜50(有NH基添加)於剛成膜後， OH基之含有比率較低。而且，間隔膜50之OH基之含有比率於放置72小時後基本無變化，仍較低。如此，藉由添加含NH基之氣體，不僅間隔膜50中所含之OH基之含有比率下降，間隔膜50中所含之OH基之含有比率亦不會隨時間增大。藉此，能夠抑制間隔膜50之經時劣化。即，藉由添加含NH基之氣體，間隔膜50之漏電流特性、耐壓特性、電容特性得以改善，且能夠隨時間經過仍維持良好之狀態。
根據以上內容，本實施形態之半導體裝置之製造方法藉由使用TEOS氣體，能夠於低溫下覆蓋性良好地形成間隔膜50。又，能夠抑制間隔膜50中所含之OH基(水分)，故能夠抑制間隔膜50之漏電流或龜裂。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並不意圖限定發明之範圍。該等實施形態能以其他各種形態加以實施，並且可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨內，同樣地包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案]
本申請案享有以日本專利申請2017-181435號(申請日：2017年9月21日)為基礎申請之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

Claims (6)

  1. 一種半導體裝置之製造方法，其具備如下步驟：利用接著劑將具有第1面及第2面之半導體基板以上述第1面朝向支持基板之方式貼附於該支持基板上，上述第1面具有半導體元件，上述第2面位於該第1面之相反側，對上述半導體基板自上述第2面進行加工，而形成自上述第2面到達至上述第1面之接觸孔，於上述接觸孔之內側面形成作為絕緣膜之間隔膜，於上述接觸孔內之上述作為絕緣膜之間隔膜上藉由嵌埋金屬而形成金屬電極；且上述作為絕緣膜之間隔膜之形成係使用電漿CVD(Chemical Vapor Deposition)法，於包含含矽及氧之氣體、含氧氣體及含NH基之氣體、或包含含矽及氧之氣體、含氧氣體及N2之200℃以下之氛圍中執行。
  2. 如請求項1之半導體裝置之製造方法，其中上述含矽及氧之氣體為TEOS(Tetra Ethyl Ortho Silicate)氣體，上述含氧氣體為NO2或O2，上述含NH基之氣體為NH3。
  3. 如請求項1或2之半導體裝置之製造方法，其中上述作為絕緣膜之間隔膜之形成係於200℃以下之氛圍中執行。
  4. 如請求項3之半導體裝置之製造方法，其中上述作為絕緣膜之間隔膜之形成係於100℃~200℃之氛圍中執行。
  5. 如請求項1或2之半導體裝置之製造方法，其中於上述作為絕緣膜之間隔膜中之懸鍵上鍵結有NH基。
  6. 如請求項1或2之半導體裝置之製造方法，其中於在上述半導體基板之上述第1面上形成上述半導體元件及配線層之後，形成上述接觸孔、上述作為絕緣膜之間隔膜及上述金屬電極。
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