CN104347482A - 一种半导体器件及其制造方法 - Google Patents

一种半导体器件及其制造方法 Download PDF

Info

Publication number
CN104347482A
CN104347482A CN201310335576.9A CN201310335576A CN104347482A CN 104347482 A CN104347482 A CN 104347482A CN 201310335576 A CN201310335576 A CN 201310335576A CN 104347482 A CN104347482 A CN 104347482A
Authority
CN
China
Prior art keywords
layer
silicon
hole
copper
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310335576.9A
Other languages
English (en)
Other versions
CN104347482B (zh
Inventor
李广宁
沈哲敏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310335576.9A priority Critical patent/CN104347482B/zh
Publication of CN104347482A publication Critical patent/CN104347482A/zh
Application granted granted Critical
Publication of CN104347482B publication Critical patent/CN104347482B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures

Abstract

本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底中形成硅通孔；在所述硅通孔的侧壁和底部形成铜导电层，部分填充所述硅通孔；形成应力吸收层，覆盖所述铜导电层的同时，位于所述硅通孔底部的铜导电层上的应力吸收层的顶部低于所述硅通孔的顶部；形成铜帽层，覆盖所述应力吸收层的同时完全填充所述硅通孔；执行化学机械研磨直至露出硅通孔的顶部。根据本发明，在硅通孔中填充应力吸收层，可以明显减小衬垫层、阻挡层、铜种子层和铜导电层之间界面处的内部应力，避免分层现象的出现，同时，形成铜导电层和铜帽层的工艺不同，造成二者的晶像组成并不完全相同，应力吸收层可以作为一种粘合剂，将二者更好地连接起来。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种硅通孔和形成该硅通孔的方法。
背景技术
在消费电子领域，多功能设备日益受到消费者的喜爱，相比于功能简单的设备，多功能设备制作过程将更加复杂，比如需要在电路版图上集成多个不同功能的芯片，因而出现了3D集成电路（integratedcircuit，IC）技术。3D集成电路被定义为一种系统级集成结构，将多个芯片在垂直平面方向堆叠，从而节省空间，各个芯片的边缘部分可以根据需要引出多个引脚，根据需要利用这些引脚，将需要互相连接的芯片通过金属线互连。但是，上述方式仍然存在很多不足，比如堆叠芯片数量较多，芯片之间的连接关系比较复杂，需要利用多条金属线，进而导致最终的布线方式比较混乱，而且也会导致电路体积的增加。
因此，现有的3D集成电路技术大都采用硅通孔（Through SiliconVia，TSV）实现多个芯片之间的电连接。硅通孔是一种穿透硅晶圆或芯片的垂直互连，在硅晶圆或芯片上以蚀刻或镭射方式钻孔，再用导电材料如铜、钨等物质填满，从而实现不同硅片之间的互连。
采用现有技术形成的硅通孔如图1所示，硅通孔101形成于半导体衬底100中，包括导电层105以及环绕在导电层105外侧的导电种子层104、阻挡层103和衬垫层102。导电层105由金属材料形成，所述金属材料包括Pt、Au、Cu、Ti和W中的一种或者多种，优选Cu，选用Cu不仅能够降低成本，而且能够很好地与现有工艺相兼容，进而简化工艺过程。导电种子层104可以增强导电层105与阻挡层103之间的附着性。阻挡层103可以防止导电层105中的金属向半导体衬底100中的扩散，其构成材料为金属、金属氮化物或者其组合，优选Ta和TaN的组合或者Ti和TiN的组合。衬垫层102为绝缘层，其作用是为了防止构成导电层105的金属和半导体衬底100发生导通，其构成材料优选氧化物，例如硬脂酸四乙氧基硅烷（SATEOS）或者四乙氧基硅烷（TEOS）等。
在现有技术中，采用化学气相沉积工艺形成衬垫层102，采用物理气相沉积工艺形成阻挡层103，采用溅射工艺或者化学气相沉积工艺形成导电种子层104，采用电镀工艺形成由Cu构成的导电层105。
如图1所示，由Cu构成的导电层105完全填充硅通孔101。通过后续实施的硅晶圆可靠性测试，发现在如图1所示的硅通孔101的上部和底部出现分层现象，进而造成器件性能的下降。该分层现象是由构成半导体衬底100的硅与构成导电层105的Cu之间的热不匹配性引发的内部应力所导致的，且该内部应力随着硅通孔101的孔径的增加而增大。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底中形成硅通孔；在所述硅通孔的侧壁和底部形成铜导电层，部分填充所述硅通孔；形成应力吸收层，覆盖所述铜导电层的同时，位于所述硅通孔底部的铜导电层上的应力吸收层的顶部低于所述硅通孔的顶部；形成铜帽层，覆盖所述应力吸收层的同时完全填充所述硅通孔。
进一步，采用电镀工艺形成所述铜导电层，所述电镀工艺采用的电镀液中的加速剂的含量为1-2mL/L，抑制剂的含量为4-5mL/L。
进一步，所述应力吸收层包括BCB层。
进一步，采用等离子化学气相沉积工艺形成所述BCB层。
进一步，所述等离子化学气相沉积工艺的工艺条件为：采用苯丙环丁烯单体为沉积原料，分子量为350-420g/mol，在130-170℃下气化后通入沉积操作腔，选用He作为载气，BCB的流量为0.01-0.03g/min，He的流量为300-600sccm，衬底温度为300-500℃，射频频率为13-14MHz，功率为40-60W，压力为3-3.5Torr。
进一步，采用化学气相沉积工艺形成所述铜帽层，其工艺条件为：采用(hfac)Cu(tmvs)与tmvs的混合物为前驱物，沉积速率为950-1050埃/分。
进一步，形成所述硅通孔的步骤包括：在所述半导体衬底上形成光刻胶层；通过曝光、显影在所述光刻胶层中形成所述硅通孔的顶部开口的图案；以所述图案化的光刻胶层为掩膜，蚀刻所述半导体衬底以在其中形成所述硅通孔；通过灰化去除所述光刻胶层。
进一步，在所述铜导电层与所述硅通孔之间还依次形成有衬垫层、阻挡层和铜种子层。
进一步，所述衬垫层为绝缘层，其构成材料为氧化物。
进一步，所述阻挡层的构成材料为金属、金属氮化物或者其组合。
进一步，形成所述铜帽层之后，还包括执行化学机械研磨直至露出所述硅通孔的顶部的步骤。
本发明还提供一种半导体器件，包括：
半导体衬底；
形成于所述半导体衬底中的硅通孔，所述硅通孔包括铜导电层，嵌入所述铜导电层中、具有凹形顶部且所述凹形顶部的最高处与所述铜导电层的顶部平齐的应力吸收层，嵌入所述应力吸收层中且顶部与所述铜导电层的顶部平齐的铜帽层。
进一步，所述应力吸收层包括BCB层。
进一步，在所述铜导电层与所述硅通孔之间还依次形成有衬垫层、阻挡层和铜种子层
根据本发明，在硅通孔中填充应力吸收层，可以明显减小衬垫层、阻挡层、铜种子层和铜导电层之间界面处的内部应力，避免分层现象的出现，同时，形成铜导电层和铜帽层的工艺不同，造成二者的晶像组成并不完全相同，应力吸收层可以作为一种粘合剂，将二者更好地连接起来。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为根据现有技术形成的硅通孔的示意性剖面图；
图2A为根据本发明示例性实施例的方法形成的硅通孔的示意性剖面图；
图2B-图2E为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图3为根据本发明示例性实施例的方法形成图2A中示出的硅通孔的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的形成硅通孔的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
为了解决采用现有技术形成的如图1所示的硅通孔101所存在的分层现象，本发明提出一种硅通孔201，如图2A所示，硅通孔201形成于半导体衬底200中，包括铜导电层205，嵌入铜导电层205中、具有凹形顶部且所述凹形顶部的最高处与铜导电层205的顶部平齐的应力吸收层206，嵌入应力吸收层206中且顶部与铜导电层205的顶部平齐的铜帽层205’，以及环绕在铜导电层205外侧的铜种子层204、阻挡层203和衬垫层202。铜种子层204可以增强铜导电层205与阻挡层203之间的附着性。阻挡层203可以防止铜导电层205中的铜金属向半导体衬底200中的扩散，其构成材料为金属、金属氮化物或者其组合，优选Ta和TaN的组合或者Ti和TiN的组合。衬垫层202为绝缘层，其作用是为了防止铜导电层205中的铜金属和半导体衬底200发生导通，其构成材料优选氧化物，例如硬脂酸四乙氧基硅烷（SATEOS）或者四乙氧基硅烷（TEOS）等。
由于苯丙环丁烯（BCB）具有优秀的塑性变形特性，因此，应力吸收层206的构成材料优选BCB，其可以充分吸收由构成半导体衬底200的硅与构成铜导电层205的铜之间的热不匹配性所引发的内部应力，从而消除如图1所示的硅通孔101的上部和底部所存在的分层现象。本领域技术人员可以知晓的是，具有上述功能和特性的其它材料也可以用来构成应力吸收层206。同时，铜导电层205未填满硅通孔201，在硅通孔201的内部可以给铜的塑性形变提供较大的空间，有利于所述应力的释放。铜帽层205’保证了铜直接与上层的互连导线连接，从而减小互连电阻，提高器件的性能。
下面，参照下述示例性实施例来描述形成图2A中示出的硅通孔201的方法。
[示例性实施例]
下面，参照图2A-图2E来描述根据本发明示例性实施例的方法形成图2A中示出的硅通孔201的详细步骤。
参照图2A-图2E，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图2B所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
在半导体衬底200上形成有前端器件，为了简化，图例中未予示出。所述前端器件是指实施半导体器件的后端制造工艺（BEOL）之前形成的器件，在此并不对前端器件的具体结构进行限定。所述前端器件包括栅极结构，作为一个示例，栅极结构包括自下而上依次层叠的栅极介电层和栅极材料层。在栅极结构的两侧形成有侧壁结构，在侧壁结构两侧的半导体衬底200中形成有源/漏区，在源/漏区之间是沟道区；在栅极结构的顶部以及源/漏区上形成有自对准硅化物。
接下来，在半导体衬底200中形成硅通孔201。形成硅通孔201的步骤包括：在半导体衬底200上形成光刻胶层；通过曝光、显影在光刻胶层中形成硅通孔201的顶部开口的图案；以所述图案化的光刻胶层为掩膜，蚀刻半导体衬底200以在其中形成硅通孔201；通过灰化去除所述光刻胶层。
上述形成硅通孔201的过程是在形成连通位于半导体衬底200上的前端器件的有源区（包括栅极和源/漏区）的接触塞之后实施的，所述接触塞位于半导体衬底200上的层间介电层中，为了简化，图例中未予示出。本领域技术人员可以知晓的是，硅通孔201的制作和所述接触塞的制作可以同时进行，其详细过程已为本领域技术人员所熟习，在此不再赘述。
接着，如图2C所示，先在硅通孔201的侧壁上依次形成衬垫层202、阻挡层203和铜种子层204，再在硅通孔201的侧壁和底部形成铜导电层205，以部分填充硅通孔201。铜种子层204可以增强铜导电层205与阻挡层203之间的附着性。阻挡层203可以防止铜导电层205中的铜向半导体衬底200中的扩散，其构成材料为金属、金属氮化物或者其组合，优选Ta和TaN的组合或者Ti和TiN的组合。衬垫层202为绝缘层，其作用是为了防止铜导电层205中的铜和半导体衬底200发生导通，其构成材料优选氧化物，例如硬脂酸四乙氧基硅烷（SATEOS）或者四乙氧基硅烷（TEOS）、二氧化硅等。
形成上述各层可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如采用化学气相沉积工艺形成衬垫层202，采用物理气相沉积工艺形成阻挡层203，采用溅射工艺或者化学气相沉积工艺形成铜种子层204，采用电镀工艺形成铜导电层205。需要说明的是，在本实施例中，实施电镀工艺时，在传统硅通孔电镀液的基础上，将其中的加速剂的含量由原来的1.5-3mL/L减少为1-2mL/L，同时，将其中的抑制剂的含量由原来的2.5-4mL/L增加为4-5mL/L，以使铜导电层205达到如下标准：位于硅通孔201侧壁上的铜导电层205的厚度为2-4微米时，位于硅通孔201底部的铜导电层205的厚度达到硅通孔201深度的30％-50％。
接着，如图2D所示，形成应力吸收层206，覆盖铜导电层205的同时，位于硅通孔201底部的铜导电层205上的应力吸收层206的顶部低于硅通孔201的顶部。在本实施例中，应力吸收层206的构成材料为BCB，采用等离子化学气相沉积（PCVD）工艺形成由BCB构成的应力吸收层206，其工艺条件为：采用苯丙环丁烯单体为沉积原料，分子量为350-420g/mol，在130-170℃下气化后通入沉积操作腔，选用氦气（He）作为载气，BCB的流量为0.01-0.03g/min，He的流量为300-600sccm，衬底温度为300-500℃，射频频率为13-14MHz，功率为40-60W，压力为3-3.5Torr，其中Torr代表毫米汞柱，sccm代表立方厘米/分钟。由于上述沉积工艺的沉积速率较慢，因此，实施上述沉积工艺时，优选孔径小于13微米且深宽比为10的硅通孔，例如，当硅通孔201的侧壁上形成的铜导电层205的厚度为2-4微米时，形成在硅通孔201底部上的由BCB构成的应力吸收层206的直径为4-7微米，其顶部与硅通孔201的顶部之间的距离为7-10微米。
接着，如图2E所示，形成铜帽层205’，覆盖应力吸收层206的同时完全填充硅通孔201。在本实施例中，采用化学气相沉积（CVD）工艺形成铜帽层205’，其工艺条件为：采用(hfac)Cu(tmvs)与tmvs的混合物为前驱物，其中，hfac为十二烷基二甲基氯化铵的英文缩写，tmvs为乙烯基三甲基硅烷的英文缩写，沉积速率为950-1050埃/分。
接下来，执行化学机械研磨直至露出硅通孔201的顶部，可以采用常规方式控制所述研磨过程的终点，例如当化学机械研磨设备的研磨垫接触到前述位于半导体衬底200上的层间介电层时，即探测设备捕捉到所述层间介电层的构成材料（通常为氧化物）的反馈信号时，终止所述研磨过程。
至此，完成了根据本发明示例性实施例的方法形成图2A中示出的硅通孔201所实施的工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作，包括形成连通硅通孔201和前述接触塞的金属互连层。根据本发明，在硅通孔201中填充应力吸收层206，可以明显减小衬垫层202、阻挡层203、铜种子层204和铜导电层205之间界面处的内部应力，包括剪应力和弯曲应力，避免分层现象的出现；改变形成铜导电层205的工艺条件，可以优化铜导电层205的质量，避免后续研磨铜导电层205时于硅通孔201的孔口处出现凹坑缺陷；同时，形成铜导电层205和铜帽层205’的工艺不同，造成二者的晶像组成并不完全相同，应力吸收层206可以作为一种粘合剂，将二者更好地连接起来。
参照图3，其中示出了根据本发明示例性实施例的方法形成图2A中示出的硅通孔201的流程图，用于简要示出整个制造工艺的流程。
在步骤301中，提供半导体衬底，在半导体衬底中形成硅通孔；
在步骤302中，在硅通孔的侧壁和底部形成铜导电层，部分填充硅通孔；
在步骤303中，形成应力吸收层，覆盖铜导电层的同时，位于硅通孔底部的铜导电层上的应力吸收层的顶部低于硅通孔的顶部；
在步骤304中，形成铜帽层，覆盖应力吸收层的同时完全填充硅通孔；
在步骤305中，执行化学机械研磨直至露出硅通孔的顶部。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (14)

1.一种半导体器件的制造方法，包括：
提供半导体衬底，在所述半导体衬底中形成硅通孔；
在所述硅通孔的侧壁和底部形成铜导电层，部分填充所述硅通孔；
形成应力吸收层，覆盖所述铜导电层的同时，位于所述硅通孔底部的铜导电层上的应力吸收层的顶部低于所述硅通孔的顶部；
形成铜帽层，覆盖所述应力吸收层的同时完全填充所述硅通孔。
2.根据权利要求1所述的方法，其特征在于，采用电镀工艺形成所述铜导电层，所述电镀工艺采用的电镀液中的加速剂的含量为1-2mL/L，抑制剂的含量为4-5mL/L。
3.根据权利要求1所述的方法，其特征在于，所述应力吸收层包括BCB层。
4.根据权利要求3所述的方法，其特征在于，采用等离子化学气相沉积工艺形成所述BCB层。
5.根据权利要求4所述的方法，其特征在于，所述等离子化学气相沉积工艺的工艺条件为：采用苯丙环丁烯单体为沉积原料，分子量为350-420g/mol，在130-170℃下气化后通入沉积操作腔，选用He作为载气，BCB的流量为0.01-0.03g/min，He的流量为300-600sccm，衬底温度为300-500℃，射频频率为13-14MHz，功率为40-60W，压力为3-3.5Torr。
6.根据权利要求1所述的方法，其特征在于，采用化学气相沉积工艺形成所述铜帽层，其工艺条件为：采用(hfac)Cu(tmvs)与tmvs的混合物为前驱物，沉积速率为950-1050埃/分。
7.根据权利要求1所述的方法，其特征在于，形成所述硅通孔的步骤包括：在所述半导体衬底上形成光刻胶层；通过曝光、显影在所述光刻胶层中形成所述硅通孔的顶部开口的图案；以所述图案化的光刻胶层为掩膜，蚀刻所述半导体衬底以在其中形成所述硅通孔；通过灰化去除所述光刻胶层。
8.根据权利要求1所述的方法，其特征在于，在所述铜导电层与所述硅通孔之间还依次形成有衬垫层、阻挡层和铜种子层。
9.根据权利要求8所述的方法，其特征在于，所述衬垫层为绝缘层，其构成材料为氧化物。
10.根据权利要求8所述的方法，其特征在于，所述阻挡层的构成材料为金属、金属氮化物或者其组合。
11.根据权利要求1所述的方法，其特征在于，形成所述铜帽层之后，还包括执行化学机械研磨直至露出所述硅通孔的顶部的步骤。
12.一种半导体器件，包括：
半导体衬底；
形成于所述半导体衬底中的硅通孔，所述硅通孔包括铜导电层，嵌入所述铜导电层中、具有凹形顶部且所述凹形顶部的最高处与所述铜导电层的顶部平齐的应力吸收层，嵌入所述应力吸收层中且顶部与所述铜导电层的顶部平齐的铜帽层。
13.根据权利要求12所述的半导体器件，其特征在于，所述应力吸收层包括BCB层。
14.根据权利要求12所述的半导体器件，其特征在于，在所述铜导电层与所述硅通孔之间还依次形成有衬垫层、阻挡层和铜种子层。
CN201310335576.9A 2013-08-02 2013-08-02 一种半导体器件及其制造方法 Active CN104347482B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310335576.9A CN104347482B (zh) 2013-08-02 2013-08-02 一种半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310335576.9A CN104347482B (zh) 2013-08-02 2013-08-02 一种半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN104347482A true CN104347482A (zh) 2015-02-11
CN104347482B CN104347482B (zh) 2018-02-06

Family

ID=52502812

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310335576.9A Active CN104347482B (zh) 2013-08-02 2013-08-02 一种半导体器件及其制造方法

Country Status (1)

Country Link
CN (1) CN104347482B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106556790A (zh) * 2015-09-24 2017-04-05 中芯国际集成电路制造(上海)有限公司 一种硅通孔传感器及检测方法、电子装置
CN106711156A (zh) * 2017-01-22 2017-05-24 京东方科技集团股份有限公司 一种阵列基板、显示面板及阵列基板制备方法
CN111341665A (zh) * 2020-02-29 2020-06-26 浙江集迈科微电子有限公司 一种芯片嵌入转接板凹槽制作方法
WO2020248446A1 (zh) * 2019-06-13 2020-12-17 武汉华星光电半导体显示技术有限公司 显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6344411B1 (en) * 1997-11-21 2002-02-05 Nec Corporation OHMIC contact plug having an improved crack free tin barrier metal in a contact hole and method of forming the same
CN1909206A (zh) * 2005-08-04 2007-02-07 台湾积体电路制造股份有限公司 半导体元件中内连线结构的制造方法
CN101199049A (zh) * 2005-06-28 2008-06-11 英特尔公司 具有应力缓冲圈的贯穿硅的过孔的形成方法及所得器件
CN102317499A (zh) * 2009-02-17 2012-01-11 东京毅力科创株式会社 Cu膜的成膜方法和存储介质

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6344411B1 (en) * 1997-11-21 2002-02-05 Nec Corporation OHMIC contact plug having an improved crack free tin barrier metal in a contact hole and method of forming the same
CN101199049A (zh) * 2005-06-28 2008-06-11 英特尔公司 具有应力缓冲圈的贯穿硅的过孔的形成方法及所得器件
CN1909206A (zh) * 2005-08-04 2007-02-07 台湾积体电路制造股份有限公司 半导体元件中内连线结构的制造方法
CN102317499A (zh) * 2009-02-17 2012-01-11 东京毅力科创株式会社 Cu膜的成膜方法和存储介质

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106556790A (zh) * 2015-09-24 2017-04-05 中芯国际集成电路制造(上海)有限公司 一种硅通孔传感器及检测方法、电子装置
CN106711156A (zh) * 2017-01-22 2017-05-24 京东方科技集团股份有限公司 一种阵列基板、显示面板及阵列基板制备方法
WO2020248446A1 (zh) * 2019-06-13 2020-12-17 武汉华星光电半导体显示技术有限公司 显示面板
CN111341665A (zh) * 2020-02-29 2020-06-26 浙江集迈科微电子有限公司 一种芯片嵌入转接板凹槽制作方法
CN111341665B (zh) * 2020-02-29 2023-06-30 浙江集迈科微电子有限公司 一种芯片嵌入转接板凹槽制作方法

Also Published As

Publication number Publication date
CN104347482B (zh) 2018-02-06

Similar Documents

Publication Publication Date Title
US11508711B2 (en) Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
CN102420210B (zh) 具有硅通孔(tsv)的器件及其形成方法
TWI503981B (zh) 半導體裝置
WO2020167355A1 (en) Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
CN103579186B (zh) 连接通孔至器件
KR20220129607A (ko) 후면 소스 콘택을 갖는 3차원 메모리 디바이스를 형성하기 위한 방법
US9437524B2 (en) Through-silicon via with sidewall air gap
US20220037352A1 (en) Three-dimensional memory device with hydrogen-rich semiconductor channels
CN104425451A (zh) 具有衬底通孔结构的器件及其形成方法
CN104347482A (zh) 一种半导体器件及其制造方法
US11705380B2 (en) Method for fabricating semiconductor device with protection layers
CN112071850A (zh) 三维存储器结构及其制备方法
CN111508963A (zh) 一种外围电路、三维存储器及其制备方法
CN104347548A (zh) 一种半导体器件及其制造方法
CN104752322A (zh) 一种半导体器件及其制备方法
TWI809312B (zh) 半導體裝置及用於形成半導體裝置的方法
CN104752324A (zh) 一种半导体器件的制备方法
CN103879951B (zh) 硅通孔的制作方法
US20220328363A1 (en) Dual-Side Power Rail Design and Method of Making Same
CN103151298B (zh) 一种硅通孔制作方法
CN105097662A (zh) 一种半导体器件及其制造方法、电子装置
CN104952827A (zh) 一种焊盘结构及其制备方法
CN104347483A (zh) 一种半导体器件及其制造方法
CN112437983A (zh) 三维存储器件和用于形成三维存储器件的方法
CN105097645A (zh) 一种半导体器件的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant