CN112397478B - 隔离电容及其制备方法 - Google Patents

隔离电容及其制备方法 Download PDF

Info

Publication number
CN112397478B
CN112397478B CN202011339487.8A CN202011339487A CN112397478B CN 112397478 B CN112397478 B CN 112397478B CN 202011339487 A CN202011339487 A CN 202011339487A CN 112397478 B CN112397478 B CN 112397478B
Authority
CN
China
Prior art keywords
region
isolation region
isolation
epitaxial
electrode plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011339487.8A
Other languages
English (en)
Other versions
CN112397478A (zh
Inventor
王永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
3Peak Inc
Original Assignee
3Peak Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 3Peak Inc filed Critical 3Peak Inc
Priority to CN202011339487.8A priority Critical patent/CN112397478B/zh
Publication of CN112397478A publication Critical patent/CN112397478A/zh
Application granted granted Critical
Publication of CN112397478B publication Critical patent/CN112397478B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Abstract

本发明揭示了一种隔离电容及其制备方法，所述隔离电容包括衬底、电介质层、P型外延层、第一电极板和第二电极板、第一介质层和第二介质层，所述P型外延层上形成有封闭的第一深槽隔离区及第二深槽隔离区，第一深槽隔离区位于第二深槽隔离区内部，P型外延层包括位于第一深槽隔离区内部的第一外延区及位于第一深槽隔离区和第二深槽隔离区之间的第二外延区，所述第一外延区上方形成有浅槽隔离区，所述第一电极板和第二电极板位于第一外延区的上方区域。本发明的隔离电容在电极板下方区域通过深槽隔离和浅槽隔离形成密闭的P型外延区域，该区域掺杂浓度较低，在高电压下产生宽耗尽层，从而形成容值很小的耗尽层电容，和其他寄生电容一起串联，进而降低了电极板到衬底之间的整体寄生电容。

Description

隔离电容及其制备方法
技术领域
本发明属于半导体隔离芯片技术领域，具体涉及一种隔离电容及其制备方法。
背景技术
数字隔离器有着非常广泛的应用需求，因为在恶劣的电机应用环境中，应用不仅要求能够抵御高压瞬变，防止数据被干扰失真，还需要消除高压对隔离器使用寿命的影响。市面上现有三种隔离方式：光耦合隔离、磁耦合隔离、和高压电容隔离，其中高压电容隔离以低成本、低功耗、耐高温、使用寿命长、不受外部磁场影响、易于集成到传统CMOS工艺中等诸多优点而收到广发关注，越来越多的厂商和科研机构投入到高压隔离电容的研发当中。
由于高压隔离电容需要耐受几千到上万伏的高压，所以需要较厚的隔离介质层，因此单位面积电容就较小。参图1并结合图2所示，电容下极板(Bottom Plate)与电容上极板(Top Plate)之间为隔离电容CT，电容下极板(Bottom Plate)到衬底(Psub)之间为寄生电容CP，寄生电容CP是隔离电容CT的几倍，所传输的高频信号很容易被寄生电容CP旁路掉，这给电路设计带来了较大的挑战。
如何有效减少寄生电容，目前主要方法如下：
1.将下极板置于更上层金属，从而减小下极板到衬底的寄生电容，但是这会增加至少两层光照掩膜(mask)工艺，大大增加了工艺成本；
2.在下极板下面的有源区做成浅槽隔离(STI)，但是所填充的二氧化硅厚度较薄，一般只有0.3～0.4μm，相比较电容本身介质层的厚度10～20μm，其电容值仍然较大。
因此，针对上述技术问题，有必要提供一种隔离电容及其制备方法。
发明内容
本发明的目的在于提供一种隔离电容及其制备方法，以降低隔离电容产生的寄生电容。
为了实现上述目的，本发明一实施例提供的技术方案如下：
一种隔离电容，所述隔离电容包括衬底、位于衬底上的电介质层、位于电介质层上的P型外延层、位于P型外延层上的第一电极板和第二电极板、位于P型外延层和第一电极板之间的第一介质层、及位于第一电极板和第二电极板之间的第二介质层，所述P型外延层上形成有封闭的第一深槽隔离区及第二深槽隔离区，第一深槽隔离区位于第二深槽隔离区内部，P型外延层包括位于第一深槽隔离区内部的第一外延区及位于第一深槽隔离区和第二深槽隔离区之间的第二外延区，所述第一外延区上方形成有浅槽隔离区，所述第一电极板和第二电极板位于第一外延区的上方区域。
一实施例中，所述第一电极板到衬底之间的寄生电容CP满足1/CP＝1/C1+1/C2+1/C3，其中，C1为第一电极板到浅槽隔离区之间的电容，C2为第一外延区和第二外延区之间的电容，C3为第一外延区产生的电容。
一实施例中，所述第二外延区上方形成有P型接触区，P型接触区的掺杂浓度大于P型外延层的掺杂浓度，所述第一介质层和/或第二介质层中形成有若干与P型接触区电性连接的金属导电结构。
一实施例中，所述第一深槽隔离区包括形成于P型外延层上的第一深槽及填充于第一深槽内的第一隔离介质，第二深槽隔离区包括形成于P型外延层上的第二深槽及填充于第二深槽内的第二隔离介质，浅槽隔离区包括形成于第一外延区上方的浅槽及填充于浅槽内的第三隔离介质，所述第一隔离介质、第二隔离介质、及第三隔离介质的介质材料相同或不同。
一实施例中，所述浅槽隔离区形成于第一外延区上方，或，所述浅槽隔离区形成于第一外延区上方及部分第二外延区上方。
一实施例中，所述第一深槽隔离区和第二深槽隔离区贯穿全部P型外延层并与电介质层接触。
一实施例中，所述P型外延层的掺杂浓度为1E14～2E15cm-3，所述P型接触区的掺杂浓度为1E19～5E20cm-3；和/或，所述浅槽隔离区的厚度为300～500nm，第二深槽隔离区的厚度为6～20μm，第一深槽隔离区的厚度与P型外延层的厚度相等，其厚度为第二深槽隔离区的厚度与浅槽隔离区的厚度之差。
本发明另一实施例提供的技术方案如下：
一种隔离电容的制备方法，所述制备方法包括：
S1、提供一衬底，在衬底上外延生长电介质层和P型外延层；
S2、通过深槽隔离工艺在P型外延层上形成封闭的第一深槽隔离区及第二深槽隔离区，第一深槽隔离区位于第二深槽隔离区内部，P型外延层包括位于第一深槽隔离区内部的第一外延区及位于第一深槽隔离区和第二深槽隔离区之间的第二外延区；
S3、通过浅槽隔离工艺在第一外延区上方形成浅槽隔离区；
S4、在P型外延层上依次形成第一介质层、第一电极板、第二介质层及第二电极板，其中，第一电极板和第二电极板位于第一外延区的上方区域。
一实施例中，所述步骤S3还包括：
通过浅槽隔离工艺在部分第二外延区上方形成浅槽隔离区。
一实施例中，所述步骤S3后还包括：
在第二外延区上方未被浅槽隔离区覆盖的区域掺杂形成P型接触区；
在第一介质层和/或第二介质层中形成若干与P型接触区电性连接的金属导电结构。
与现有技术相比，本发明具有以下优点：
本发明的隔离电容在电极板下方区域通过深槽隔离和浅槽隔离形成密闭的P型外延区域，该区域掺杂浓度较低，在高电压下产生宽耗尽层，进而降低了电极板到衬底之间的寄生电容；
隔离电容的制备工艺与高压SOI工艺完全兼容，不增加额外光罩，大幅降低了高压隔离电路的设计难度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中隔离电容和寄生电容的示意图；
图2为现有技术中隔离电容和寄生电容在隔离电路中的示意图；
图3为本发明一具体实施例中隔离电容的结构示意图；
图4a至4f为本发明一具体实施例中隔离电容制备方法的工艺流程图。
具体实施方式
以下将结合附图所示的各实施方式对本发明进行详细描述。但该等实施方式并不限制本发明，本领域的普通技术人员根据该等实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
现有技术中的隔离器(隔离电容)一般有两种封装方案：
1.隔离器芯片和其他高压模拟电路芯片都分别制作好，然后三颗芯片(2个隔离器芯片+1个高压模拟电路芯片)再一起合封；
2.隔离器芯片和其他高压电路芯片集成到一个芯片上，然后两颗芯片(2个同样的集成芯片)再一起合封。
本发明针对第二种芯片封装方案，在高压SOI BCD(SOI，Silicon-On-Insulator；BCD，BIPOLAR-CMOS-DMOS)平台上提供一种新的减小寄生电容的隔离电容及其制备方法。
具体地，本发明公开了一种隔离电容，包括衬底、位于衬底上的电介质层、位于电介质层上的P型外延层、位于P型外延层上的第一电极板和第二电极板、位于P型外延层和第一电极板之间的第一介质层、及位于第一电极板和第二电极板之间的第二介质层，P型外延层上形成有封闭的第一深槽隔离区及第二深槽隔离区，第一深槽隔离区位于第二深槽隔离区内部，P型外延层包括位于第一深槽隔离区内部的第一外延区及位于第一深槽隔离区和第二深槽隔离区之间的第二外延区，第一外延区上方形成有浅槽隔离区，第一电极板和第二电极板位于第一外延区的上方区域。
本发明还公开了一种隔离电容的制备方法，包括：
S1、提供一衬底，在衬底上外延生长电介质层和P型外延层；
S2、通过深槽隔离工艺在P型外延层上形成封闭的第一深槽隔离区及第二深槽隔离区，第一深槽隔离区位于第二深槽隔离区内部，P型外延层包括位于第一深槽隔离区内部的第一外延区及位于第一深槽隔离区和第二深槽隔离区之间的第二外延区；
S3、通过浅槽隔离工艺在第一外延区上方形成浅槽隔离区；
S4、在P型外延层上依次形成第一介质层、第一电极板、第二介质层及第二电极板，其中，第一电极板和第二电极板位于第一外延区的上方区域。
以下结合具体实施例对本发明中的隔离电容及其制备方法作进一步说明。
参图3所示，本发明第一实施例中的隔离电容包括衬底10、位于衬底10上的电介质层20、位于电介质层20上的P型外延层30、位于P型外延层30上的第一电极板41和第二电极板42、位于P型外延层30和第一电极板41之间的第一介质层51、及位于第一电极板41和第二电极板42之间的第二介质层52。
其中，P型外延层30上通过深槽隔离工艺(DTI，Deep Trench Isolation)形成有封闭的第一深槽隔离区61及第二深槽隔离区62，第一深槽隔离区61位于第二深槽隔离区62内部，第一深槽隔离区61和第二深槽隔离区62均呈封闭的结构，如本实施例中呈两个环状区域，通过第一深槽隔离区61及第二深槽隔离区62的设置，将P型外延层划分成两个区域，分别为位于第一深槽隔离区61内部的第一外延区31及位于第一深槽隔离区61和第二深槽隔离区62之间的第二外延区32。
另外，第一外延区31上方通过浅槽隔离工艺(STI，Shallow Trench Isolation)形成有浅槽隔离区63，第一电极板41和第二电极板42位于第一外延区31的上方区域。
优选地，本实施例中的浅槽隔离区63不仅形成于第一外延区31上方，第二外延区32上方的部分区域也同步形成有浅槽隔离区63。第二外延区32上方的其余区域形成有P型接触区70。
具体地，本实施例中的第一深槽隔离区61包括形成于P型外延层上的第一深槽及填充于第一深槽内的第一隔离介质，第二深槽隔离区62包括形成于P型外延层上的第二深槽及填充于第二深槽内的第二隔离介质，浅槽隔离区63包括形成于第一外延区上方的浅槽及填充于浅槽内的第三隔离介质，第一隔离介质、第二隔离介质、及第三隔离介质的介质材料相同或不同，例如本实施例中第一隔离介质、第二隔离介质、及第三隔离介质的介质材料均为二氧化硅，衬底10材料为硅，电介质层20材料为二氧化硅。
本实施例中的P型外延层为可以为低掺杂浓度的P型硅外延层，掺杂浓度为1E14～2E15cm-3，P型接触区70可以为高掺杂浓度的P型硅接触区，其掺杂浓度远大于P型外延层的掺杂浓度，为1E19～5E20cm-3。另外，本实施例中浅槽隔离区63的厚度为300～500nm，第二深槽隔离区62的厚度为6～20μm，第一深槽隔离区61的厚度与P型外延层30的厚度相等，其厚度为第二深槽隔离区62的厚度与浅槽隔离区63的厚度之差，为5.5～19.7μm。
第一介质层51和第二介质层52中形成有若干与P型接触区70电性连接的金属导电结构，金属导电结构可以包括若干金属导电柱81和若干金属导电层82，第一介质层和第二介质层的材料可以为二氧化硅等。
本实施例中通过第一深槽隔离区61、浅槽隔离区63及电介质层20形成了封闭的低掺杂浓度的第一外延区31，同时，通过第一浅槽隔离区61和第二深槽隔离区62形成封闭的第二外延区32。
当Vp(金属导电结构)接高电位VDD时(>100V)，隔离电容中第一电极板41的电位为零，此时除了第一电极板到浅槽隔离区之间的电容C1，第一外延区31和第二外延区32之间(第一深槽隔离区两侧)会形成电容C2，还有第一外延区32内部耗尽层电容C3。由于第一外延区31的掺杂浓度很低，所以产生的耗尽层很宽，所以C3的电容值非常小。
第一电极板到衬底之间的寄生电容CP是由上述三个寄生电容串联而成，其满足1/CP＝1/C1+1/C2+1/C3。由于C3很小，所以寄生电容CP主要由C3决定，也必须很小，从而达到降低高压电容下方整个寄生电容减小的目标。
应当理解的是，在其他实施例中，浅槽隔离区63也可仅形成于第一外延区31上方，P型接触区70形成于第二外延区32上方。
另外，本实施例中的第一深槽隔离区61和第二深槽隔离区62贯穿全部P型外延层并与电介质层接触，在其他实施例中，第一深槽隔离区61和第二深槽隔离区62也可以贯穿部分P型外延层，同样可以实现降低寄生电容的效果。
参图4a至4f所示，本实施例中隔离电容的制备方法具体步骤如下：
1、参图4a所示，提供一衬底10，在衬底10上外延生长电介质层20和低掺杂浓度的P型外延层30。
本实施例中衬底材料为硅，电介质层20材料为二氧化硅，P型外延层为低掺杂浓度的P型硅外延层。
2、参图4b所示，通过深槽隔离工艺(DTI，Deep Trench Isolation)在P型外延层上形成封闭的第一深槽隔离区61及第二深槽隔离区62，第一深槽隔离区61位于第二深槽隔离区62内部，P型外延层30包括位于第一深槽隔离区内部的第一外延区31及位于第一深槽隔离区和第二深槽隔离区之间的第二外延区32，第一深槽隔离区61、第二深槽隔离区62内填充的隔离介质均为二氧化硅。
3、参图4c所示，通过浅槽隔离工艺(STI，Shallow Trench Isolation)在第一外延区31上方及部分第二外延区上方形成浅槽隔离区63，浅槽隔离区63内填充的隔离介质均为二氧化硅。
4、参图4d所示，在第二外延区32上方未被浅槽隔离区覆盖的区域掺杂形成P型接触区70，P型接触区70为高浓度掺杂的P型硅接触区。
5、参图4e所示，在P型外延层上依次形成第一介质层51及第一电极板41，第一电极板位于第一外延区的上方区域，同时，在第一介质层51中形成与P型接触区电性连接的第一金属导电结构(包括第一金属导电柱及第一金属导电层)；
6、参图4f所示，在P型外延层上依次继续形成第二介质层52及第二电极板42，第二电极板位于第一电极板的上方区域，同时，在第二介质层52中形成与第一金属导电结构电性连接的第二金属导电结构(包括第二金属导电柱及第二金属导电层)。
本发明利用高压SOI平台制作工艺，采用高压隔离环形成密闭的耗尽区，因而大幅度减少了高压电容下面深槽隔离区串联的寄生电容，从而降低了整体的寄生电容容值。本发明与高压SOI工艺完全兼容，不增加额外光罩，极小的寄生电容也大幅降低了高压隔离电路的设计难度。
由以上技术方案可以看出，本发明具有以下有益效果：
本发明的隔离电容在电极板下方区域通过深槽隔离和浅槽隔离形成密闭的P型外延区域，该区域掺杂浓度较低，在高电压下产生宽耗尽层，进而降低了电极板到衬底之间的寄生电容；
隔离电容的制备工艺与高压SOI工艺完全兼容，不增加额外光罩，大幅降低了高压隔离电路的设计难度。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施例加以描述，但并非每个实施例仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (8)

1.一种隔离电容，其特征在于，所述隔离电容包括衬底、位于衬底上的电介质层、位于电介质层上的P型外延层、位于P型外延层上的第一电极板和第二电极板、位于P型外延层和第一电极板之间的第一介质层、及位于第一电极板和第二电极板之间的第二介质层，所述P型外延层上形成有封闭的第一深槽隔离区及第二深槽隔离区，第一深槽隔离区位于第二深槽隔离区内部，P型外延层包括位于第一深槽隔离区内部的第一外延区及位于第一深槽隔离区和第二深槽隔离区之间的第二外延区，所述第一外延区上方形成有浅槽隔离区，所述第一电极板和第二电极板位于第一外延区的上方区域；
所述第二外延区上方形成有P型接触区，P型接触区的掺杂浓度大于P型外延层的掺杂浓度，所述第一介质层和/或第二介质层中形成有若干与P型接触区电性连接的金属导电结构；所述P型外延层的掺杂浓度为1E14cm-3～2E15cm-3，所述P型接触区的掺杂浓度为1E19cm-3～5E20cm-3；和/或，所述浅槽隔离区的厚度为300nm～500nm，第二深槽隔离区的厚度为6μm～20μm，第一深槽隔离区的厚度与P型外延层的厚度相等，其厚度为第二深槽隔离区的厚度与浅槽隔离区的厚度之差。
2.根据权利要求1所述的隔离电容，其特征在于，所述第一电极板到衬底之间的寄生电容CP满足1/CP＝1/C1+1/C2+1/C3，其中，C1为第一电极板到浅槽隔离区之间的电容，C2为第一外延区和第二外延区之间的电容，C3为第一外延区产生的电容。
3.根据权利要求1所述的隔离电容，其特征在于，所述第一深槽隔离区包括形成于P型外延层上的第一深槽及填充于第一深槽内的第一隔离介质，第二深槽隔离区包括形成于P型外延层上的第二深槽及填充于第二深槽内的第二隔离介质，浅槽隔离区包括形成于第一外延区上方的浅槽及填充于浅槽内的第三隔离介质，所述第一隔离介质、第二隔离介质、及第三隔离介质的介质材料相同或不同。
4.根据权利要求3所述的隔离电容，其特征在于，所述浅槽隔离区形成于第一外延区上方，或，所述浅槽隔离区形成于第一外延区上方及部分第二外延区上方。
5.根据权利要求1所述的隔离电容，其特征在于，所述第一深槽隔离区和第二深槽隔离区贯穿全部P型外延层并与电介质层接触。
6.一种隔离电容的制备方法，其特征在于，所述制备方法包括：
S1、提供一衬底，在衬底上外延生长电介质层和P型外延层；
S2、通过深槽隔离工艺在P型外延层上形成封闭的第一深槽隔离区及第二深槽隔离区，第一深槽隔离区位于第二深槽隔离区内部，P型外延层包括位于第一深槽隔离区内部的第一外延区及位于第一深槽隔离区和第二深槽隔离区之间的第二外延区，所述第二外延区上方形成有P型接触区，P型接触区的掺杂浓度大于P型外延层的掺杂浓度，所述P型外延层的掺杂浓度为1E14cm-3～2E15cm-3，所述P型接触区的掺杂浓度为1E19cm-3～5E20cm-3；第二深槽隔离区的厚度为6μm～20μm，第一深槽隔离区的厚度与P型外延层的厚度相等，其厚度为第二深槽隔离区的厚度与浅槽隔离区的厚度之差；
S3、通过浅槽隔离工艺在第一外延区上方形成浅槽隔离区，所述浅槽隔离区的厚度为300nm～500nm；
S4、在P型外延层上依次形成第一介质层、第一电极板、第二介质层及第二电极板，其中，第一电极板和第二电极板位于第一外延区的上方区域，所述第一介质层和/或第二介质层中形成有若干与P型接触区电性连接的金属导电结构。
7.根据权利要求6所述的隔离电容的制备方法，其特征在于，所述步骤S3还包括：
通过浅槽隔离工艺在部分第二外延区上方形成浅槽隔离区。
8.根据权利要求6或7所述的隔离电容的制备方法，其特征在于，所述步骤S3后还包括：
在第二外延区上方未被浅槽隔离区覆盖的区域掺杂形成P型接触区。
CN202011339487.8A 2020-11-25 2020-11-25 隔离电容及其制备方法 Active CN112397478B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011339487.8A CN112397478B (zh) 2020-11-25 2020-11-25 隔离电容及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011339487.8A CN112397478B (zh) 2020-11-25 2020-11-25 隔离电容及其制备方法

Publications (2)

Publication Number Publication Date
CN112397478A CN112397478A (zh) 2021-02-23
CN112397478B true CN112397478B (zh) 2023-05-09

Family

ID=74603907

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011339487.8A Active CN112397478B (zh) 2020-11-25 2020-11-25 隔离电容及其制备方法

Country Status (1)

Country Link
CN (1) CN112397478B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113078142B (zh) * 2021-03-23 2022-05-31 长鑫存储技术有限公司 半导体结构和静电防护的测试方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103489928A (zh) * 2013-09-25 2014-01-01 北京中科微电子技术有限公司 一种电容器结构及其制造方法
CN106571370B (zh) * 2015-10-08 2019-12-10 无锡华润上华科技有限公司 基于soi工艺的介质电容
CN107369680B (zh) * 2017-07-10 2019-07-30 傲威半导体无锡有限公司 一种具有深槽隔离结构的tvs及其制造方法

Also Published As

Publication number Publication date
CN112397478A (zh) 2021-02-23

Similar Documents

Publication Publication Date Title
US6551944B1 (en) Process for manufacturing a semiconductor material wafer comprising single-Crystal regions separated by insulating material regions
CN110890418B (zh) 一种具有双埋氧层的晶体管结构及其制备方法
JP2000196103A (ja) Ｓｏｉ素子及びその製造方法
JP2012060085A (ja) 電力増幅器
JPH01164064A (ja) 半導体装置
CN112397478B (zh) 隔离电容及其制备方法
US6670675B2 (en) Deep trench body SOI contacts with epitaxial layer formation
WO2015143216A1 (en) Hv complementary bipolar transistors with lateral collectors on soi
KR101395161B1 (ko) 진성 반도체층을 갖는 웨이퍼
CN102664161B (zh) 高压bcd工艺中高压器件的隔离结构及其制造方法
CN112038284B (zh) 射频soi结构及其制备方法
KR100329895B1 (ko) 디커플링 캐패시턴스 형성 방법 및 반도체 소자
CN101764136A (zh) 一种可调节垂直栅soi cmos器件沟道电流的叉指型结构
CN101521213A (zh) 高耐压半导体集成电路装置、电介质分离型半导体装置
CN112420661B (zh) 隔离电容及其制备方法
US3584266A (en) Depletion layer capacitor in particular for monolithic integrated circuits
CN109755174B (zh) Bcd器件深沟槽隔离方法
JPH0897225A (ja) 半導体装置及びその製造方法
CN115274653A (zh) 一种低导通电阻双沟槽栅soi-ldmos版图结构及其形成方法
CN111490159A (zh) 隔离电容及其制备方法
US8921973B2 (en) Semiconductor device
CN116525615B (zh) 一种防止闩锁效应的方法
CN214313217U (zh) 一种基于soi材料的超低电容tvs器件
JPS6364365A (ja) 半導体装置
JPH07254609A (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant