CN112331671A - 3d nand存储器的形成方法 - Google Patents

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Abstract

一种3D NAND存储器的形成方法，在沟道通孔中形成存储结构和位于所述存储结构上的多晶硅层，所述多晶硅层的表面低于所述介质层的顶部表面后，在所述多晶硅层表面形成第一金属硅化物层和位于第一金属硅化物层上的通孔接触金属层；将所述牺牲层替换为控制栅结构；在所述介质层中形成暴露出堆叠结构一侧的阱区部分表面的第一通孔以及暴露出相应的台阶结构表面的若干第二通孔；在所述第一通孔底部的阱区表面形成第二金属硅化物层；在所述第一通孔中形成第一接触插塞，在所述第二通孔中形成第二接触插塞。本发明可以单独调节形成的第一金属硅化物层的厚度，使得形成的第一金属硅化物层的厚度满足性能要求。

Description

3D NAND存储器的形成方法
技术领域
本发明涉及半导体制作领域，尤其涉及一种3D NAND存储器及其形成方法。
背景技术
NAND闪存是一种比硬盘驱动器更好的存储设备，随着人们追求功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的NAND存储器。
现有3D NAND存储器的一般包括：半导体衬底，所述半导体衬底中具有阱区；所述半导体衬底上具有控制栅和隔离层交替层叠的堆叠结构，所述堆叠结构的一端具有台阶结构；覆盖所述堆叠结构和所述堆叠结构一侧的半导体衬底的介质层；贯穿所述介质层和堆叠结构的沟道通孔，位于所述沟道通孔中的存储结构，所述存储结构的表面低于所述介质层的表面；位于所述存储结构上剩余的沟道通孔中的多晶硅层和位于多晶硅层表面的第一金属硅化物层，所述第一金属硅化物层的表面与介质层表面齐平；位于所述介质层中暴露出堆叠结构一侧的部分阱区表面的第一通孔以及暴露出相应的台阶结构表面的第二通孔；位于第一通孔底部的阱区表面的第二金属硅化物层；位于第一通孔中与第二金属硅化物层连接的第一接触插塞；位于第二通孔中与台阶结构连接的第二接触插塞；位于堆叠结构上与第一金属硅化物层连接的位线，所述位线的尺寸小于沟道通孔或第一金属硅化物层的尺寸。
现有工艺形成的第一金属硅化物层的厚度难以满足性能要求。
发明内容
本发明所要解决的技术问题是怎样形成厚度满足性能要求的第一金属硅化物层。
本发明提供了一种3D NAND存储器的形成方法，包括：
提供半导体衬底，所述半导体衬底中具有阱区，所述半导体衬底的阱区上形成有牺牲层和隔离层交替层叠的堆叠结构，所述堆叠结构的端部具有台阶结构；
形成覆盖所述半导体衬底和堆叠结构的介质层；
在所述介质层和堆叠结构中形成若干贯穿堆叠结构厚度的沟道通孔；
在所述沟道通孔中形成存储结构和位于所述存储结构上的多晶硅层，所述多晶硅层的表面低于所述介质层的顶部表面；
在所述多晶硅层表面形成第一金属硅化物层和位于第一金属硅化物层上的通孔接触金属层；
将所述牺牲层替换为控制栅结构；
在所述介质层中形成暴露出堆叠结构一侧的阱区部分表面的第一通孔以及暴露出相应的台阶结构表面的若干第二通孔；
在所述第一通孔底部的阱区表面形成第二金属硅化物层；
在所述第一通孔中形成与第二金属硅化物层连接的第一接触插塞，在所述第二通孔中形成与相应的台阶结构表面连接的第二接触插塞。
可选的，所述第一金属硅化物层和通孔接触金属层的形成过程为：在所述介质层表面和多晶硅层上的沟道通孔中形成第一金属层；对第一金属层进行退火，使所述第一金属层与所述存储结构上的部分多晶硅层反应，在所述多晶硅层的表面形成第一金属硅化物层，所述第一金属硅化物层的表面低于所述介质层的顶部表面；去除未反应的第一金属层，在所述第一金属硅化物层表面形成通孔接触金属层，所述通孔接触金属层的表面与所述介质层的顶部表面齐平。
可选的，所述第一金属硅化物层的材料为硅化镍、硅化钴、硅化钽、硅化钛的一种或它们的组合。
可选的，所述控制栅结构的形成过程为：在所述堆叠结构上形成硬掩膜层；在所述硬掩膜层和堆叠结构中形成栅极隔槽；沿所述栅极隔槽去除所述牺牲层；在所述去除牺牲层的位置形成控制栅结构；在所述栅极隔槽中形成阵列共源极。
可选的，还包括：在所述硬掩膜层中形成与所述通孔接触金属层连接的位线，所述位线的尺寸小于通孔接触金属层的尺寸。
可选的，所述第二金属硅化物层、第一接触插塞、第二接触插塞和位线的形成过程包括：刻蚀所述硬掩膜层和介质层，在所述硬掩膜层和介质层中形成暴露出堆叠结构一侧的阱区部分表面的第一通孔以及暴露出相应的台阶结构表面的若干第二通孔，以及在所述硬掩膜层中形成暴露出通孔接触金属层部分表面的第三通孔，所述第三通孔的尺寸小于所述通孔接触金属层的尺寸；在所述第一通孔中以及硬掩膜层的表面形成第二金属层；进行退火，使所述第二金属层与所述阱区中的硅反应，在阱区表面形成第二金属硅化物层；去除未反应的第二金属层；在所述第一通孔、第二通孔和第三通孔中填充金属层，在所述第一通孔中形成与第二金属硅化物层连接的第一接触插塞，在所述第二通孔中形成与相应的台阶结构表面连接的第二接触插塞，在所述第三通孔中形成与所述通孔接触金属层连接的位线。
可选的，所述第二金属硅化物层材料为硅化镍、硅化钴、硅化钽、硅化钛的一种或它们的组合
可选的，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。
可选的，所述电荷存储层包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。
可选的，所述控制栅结构包括栅介质层和位于栅介质层上的栅电极。
与现有技术相比，本发明技术方案具有以下优点：
本发明的3D NAND存储器的形成方法，在沟道通孔中形成存储结构和位于所述存储结构上的多晶硅层，所述多晶硅层的表面低于所述介质层的顶部表面后，在所述多晶硅层表面形成第一金属硅化物层和位于第一金属硅化物层上的通孔接触金属层；将所述牺牲层替换为控制栅结构；在所述介质层中形成暴露出堆叠结构一侧的阱区部分表面的第一通孔以及暴露出相应的台阶结构表面的若干第二通孔；在所述第一通孔底部的阱区表面形成第二金属硅化物层；在所述第一通孔中形成与第二金属硅化物层连接的第一接触插塞，在所述第二通孔中形成与相应的台阶结构表面连接的第二接触插塞。形成第一金属硅化物层的步骤与后续形成第二金属硅化物的步骤不在同一步骤进行，因而在形成第一金属硅化物时，可以单独调节形成的第一金属硅化物层的厚度，使得第一金属硅化物层的厚度不会受到形成第二金属硅化物层工艺的限制，使得形成的第一金属硅化物层的厚度满足性能要求。
进一步，所述第二金属硅化物层、第一接触插塞、第二接触插塞和位线的形成过程包括：刻蚀所述硬掩膜层和介质层，在所述硬掩膜层和介质层中形成暴露出堆叠结构一侧的阱区部分表面的第一通孔以及暴露出相应的台阶结构表面的若干第二通孔，以及在所述硬掩膜层中形成暴露出通孔接触金属层部分表面的第三通孔，所述第三通孔的尺寸小于所述通孔接触金属层的尺寸；在所述第一通孔中以及硬掩膜层的表面形成第二金属层；进行退火，使所述第二金属层与所述阱区中的硅反应，在阱区表面形成第二金属硅化物层；去除未反应的第二金属层；在所述第一通孔、第二通孔和第三通孔中填充金属层，在所述第一通孔中形成与第二金属硅化物层连接的第一接触插塞，在所述第二通孔中形成与相应的台阶结构表面连接的第二接触插塞，在所述第三通孔中形成与所述通孔接触金属层连接的位线。由于先形成了第一金属硅化物层，后形成第二金属硅化物层，不仅使得第一金属硅化物层的厚度可以单独被控制，满足性能要求，而且形成第一金属硅化物层时无需形成掩膜层(第一金属硅化物层的位置直接通过沟道通孔限定)，而形成第二金属硅化物层以及第一接触插塞、第二接触插塞和位线只需要形成一次掩膜工艺(硬掩膜层)，并且通过一次掩膜工艺可以形成尺寸较小的位线，节约了成本。
附图说明
图1-9为本发明实施例3D NAND存储器的形成过程的剖面结构示意图。
具体实施方式
如背景技术所言，现有工艺形成的第一金属硅化物层厚度难以满足性能要求。
研究发现，现有形成第一金属硅化物层的厚度会过厚，不满足性能要求，进一步研究发现，现有的第一金属硅化物层和第二金属硅化物层在同一工艺步骤中形成，由于第一接触插塞与阱区连接时需要较低的接触电阻，因而形成第二金属硅化物层时需要沉积较多的金属，而存储结构上孔深较浅，如果沉积同样多的金属，在对金属进行退火时，使得形成的第一金属硅化物层的厚度会较厚。
此外，由于位线的尺寸会小于沟道通孔或第一金属硅化物层的尺寸，因而需要额外形成一次掩膜工艺(形成第一金属硅化物层和第二金属硅化物层时需要一次掩膜工艺，形成位线时需要再做一次掩膜工艺)，即形成位线的掩膜工艺与形成第一金属硅化物层和第二金属硅化物层时的掩膜工艺不能兼容，增加了成本。
为此，本发明提供了一种3D NAND存储器的形成方法，在沟道通孔中形成存储结构和位于所述存储结构上的多晶硅层，所述多晶硅层的表面低于所述介质层的顶部表面后，在所述多晶硅层表面形成第一金属硅化物层和位于第一金属硅化物层上的通孔接触金属层；将所述牺牲层替换为控制栅结构；在所述介质层中形成暴露出堆叠结构一侧的阱区部分表面的第一通孔以及暴露出相应的台阶结构表面的若干第二通孔；在所述第一通孔底部的阱区表面形成第二金属硅化物层；在所述第一通孔中形成与第二金属硅化物层连接的第一接触插塞，在所述第二通孔中形成与相应的台阶结构表面连接的第二接触插塞。形成第一金属硅化物层的步骤与后续形成第二金属硅化物的步骤不在同一步骤进行，因而在形成第一金属硅化物时，可以单独调节形成的第一金属硅化物层的厚度，使得第一金属硅化物层的厚度不会受到形成第二金属硅化物层工艺的限制，使得形成的第一金属硅化物层的厚度满足性能要求。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图1-9为本发明实施例3D NAND存储器的形成过程的剖面结构示意图。
参考图1，提供半导体衬底100，所述半导体衬底100中具有阱区110，所述半导体衬底的阱区110上形成有牺牲层103和隔离层104交替层叠的堆叠结构111，所述堆叠结构111的端部具有台阶结构11；形成覆盖所述半导体衬底100和堆叠结构111的介质层105；在所述介质层105和堆叠结构111中形成若干贯穿堆叠结构厚度的沟道通孔；在所述沟道通孔中形成存储结构108和位于所述存储结构108上的多晶硅层111。
所述半导体衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述半导体衬底100的材料为单晶硅(Si)。
所述半导体衬底100中具有阱区110。所述阱区110可以为P型阱区。
所述堆叠结构111包括若干交替层叠的牺牲层103和隔离层104，所述牺牲层103后续去除以形成空腔，然后在在去除牺牲层103的位置形成控制栅结构。所述隔离层104作为不同层的控制栅之间，以及控制栅与其他器件(导电接触部、沟道孔等)之间的电学隔离。
所述牺牲层103和隔离层104交替层叠是指：在形成一层牺牲层103后，在该牺牲层103的表面形成一层隔离层104，然后依次循环进行形成牺牲层103和位于牺牲层103上的隔离层104的步骤。本实施例中，所述堆叠结构111的最底层为一层牺牲层103，最顶层为一层隔离层104。
在一实施例中，所述堆叠结构111与半导体衬底100之间还形成有缓冲氧化层101。
所述堆叠结构111的层数(堆叠结构111中的牺牲层103和隔离层104的双层堆叠结构的层数)，根据垂直方向所需形成的存储单元的个数来确定，所述堆叠结构111的层数可以为8层、32层、64层等，堆叠结构111的层数越多，越能提高集成度。本实施例中，仅以堆叠结构111的层数为6层作为示例进行说明。
所述牺牲层103与隔离层104的材料不相同，后续去除牺牲层103时，使牺牲层103相对于隔离层104具有高的刻蚀选择比，因而在去除牺牲层103时，对隔离层104的刻蚀量较小或者忽略不计，保证隔离层104的平坦度。
所述隔离层104的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种，所述牺牲层103的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅、无定型硅、无定形碳、多晶硅中的一种。本实施例中，所述隔离层104的材料为氧化硅，牺牲层103的材料为氮化硅，所述隔离层104和牺牲层103采用化学气相沉积工艺形成。
在一实施例中，所述堆叠结构111中最底层一层牺牲层103可以作为底部选择栅牺牲层，后续在去除底部选择栅牺牲层的位置可以对应形成底部选择栅(Bottom SelectiveGate，BSG)，将所述第一堆叠结构111中最顶层的一层牺牲层103作为顶部选择栅牺牲层，后续在去除顶部选择栅牺牲层的位置对应形成顶部选择栅(Top Selective Gate，TSG)。
所述堆叠结构111的一端具有台阶结构11，所述台阶结构11包括呈阶梯型逐渐抬高的若干台阶。
所述介质层105的顶部表面高于所述堆叠结构111的顶部表面齐平，所述介质层105的材料为氧化硅，形成所述介质层105的形成工艺可以为等离子体增强化学汽相淀积工艺、大气压化学汽相淀积工艺、低压化学汽相淀积工艺、高密度等离子体化学汽相淀积工艺或原子层化学汽相淀积工艺。
在一实施例中，在所述的介质层105和堆叠结构111中形成有若干沟道通孔后，继续刻蚀沟道通孔底部暴露的半导体衬底100，在半导体衬底100中形成凹槽；在凹槽中通过选择性外延工艺形成半导体外延层，所述半导体外延层的表面低于最底层的隔离层104的表面并高于半导体衬底100的表面，所述半导体外延层的材料为硅、锗或硅锗；在半导体外延层上形成存储结构108，所述存储结构108的表面低于介质层105的表面；在所述存储结构108上形成填充剩余的沟道通孔的多晶硅层111，所述多晶硅111的表面与介质层105的表面齐平。
所述存储结构108包括位于沟道通孔侧壁表面上的电荷存储层107和位于电荷存储层表面107的沟道层106。
在一实施例中，所述电荷存储层107包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。所述阻挡层和隧穿层的材料为氧化硅，所述电荷捕获层的材料为氮化硅，所述沟道层106的材料为多晶硅。
参考图2，回刻蚀所述多晶硅层111，使得剩余的多晶硅层111的表面低于所述介质层105的表面。
回刻蚀所述多晶硅层可以采用湿法刻蚀工艺或者各项同性的等离子体刻蚀工艺。
回刻蚀所述多晶硅层111的目的是限定了后续形成第一金属硅化物层和位于第一金属硅化物层上的通孔接触金属层的位置。
参考图3和图4，在所述多晶硅层111表面形成第一金属硅化物层112(参考图3)和位于第一金属硅化物层112上的通孔接触金属层113(参考图4)。
在一实施例中，所述第一金属硅化物层112和通孔接触金属层113的形成过程为：在所述介质层105表面和多晶硅层111上的沟道通孔中形成第一金属层(图中未示出)；对第一金属层进行退火，使所述第一金属层与所述存储结构上的部分多晶硅层111反应，在所述多晶硅层111的表面形成第一金属硅化物层112，所述第一金属硅化物层112的表面低于所述介质层105的顶部表面；去除未反应的第一金属层，在所述第一金属硅化物层112表面形成通孔接触金属层113，所述通孔接触金属层113的表面与所述介质层105的顶部表面齐平。
所述第一金属层的材料为镍、钴、钽、钛中一种或几种。所述第一金属层的形成工艺为溅射，所述第一金属层的厚度小于沟道通孔的半径。
所述退火包括一次进行的第一退火和第二退火，第二退火的温度高于第一退火的温度。在一实施例中，所述第一退火是浸入式退火，退火温度为220-320摄氏度，退火时长为30-90秒，所述第二退火是毫秒退火，退火温度为700-950摄氏度，退火时长为0.25-20毫秒。
去除所述未反应的第一金属层可以采用湿法刻蚀工艺。
所述形成的第一金属硅化物层112的材料为硅化镍、硅化钴、硅化钽、硅化钛的一种或它们的组合。本申请中，形成第一金属硅化物层112的步骤与后续形成第二金属硅化物的步骤不在同一步骤进行，因而通过单独调节第一金属层的厚度，从而可以单独调节形成的第一金属硅化物层112的厚度，使得第一金属硅化物层的厚度不会受到形成第二金属硅化物层工艺的限制，使得形成的第一金属硅化物层112的厚度满足性能要求。在一实施例中，所述第一金属层的厚度为7nm-50nm，所述第一金属硅化物层112的厚度为7nm-50nm。
所述通孔接触金属层113的形成过程为：在所述介质层105和第一金属硅化物112上形成金属层；平坦化去除高于所述介质层105表面的金属层，在第一金属硅化物层112上形成通孔接触金属层113。所述通孔接触金属层113后续用于与位线连接，并且在后续形成第二金属硅化物层时，能将第二金属层与第一金属硅化物层112隔离，防止形成的第一金属硅化物层112的厚度发生变化，所述通孔接触金属层113还可以作为后续在硬掩膜层中形成第三通孔时的刻蚀停止层。
所述通孔接触金属层113的材料可以为钨。
参考图5，将所述牺牲层替换为控制栅结构123。
在一实施例中，所述控制栅结构123的形成过程为：在所述堆叠结构111上形成硬掩膜层114；在所述硬掩膜层114和堆叠结构111中形成栅极隔槽115；沿所述栅极隔槽115去除所述牺牲层；在所述去除牺牲层的位置形成控制栅结构113。
所述硬掩膜层114可以为单层或多层堆叠结构。所述硬掩膜层114的材料为氧化硅、氮化硅、氮氧化硅、碳化硅中的一种或几种。
去除所述牺牲层采用湿法刻蚀工艺。在一实施例中，所述堆叠结构中的最底层的一层牺牲层(底部选择栅牺牲层)去除后对应的位置可以对应形成底部选择栅(BottomSelective Gate，BSG)122，所述堆叠结构中的最顶层的一层牺牲层(顶部选择栅牺牲层)去除后对应的位置可以对应形成顶部选择栅(Top Selective Gate，TSG)124。所述底部选择栅牺牲层和顶部选择栅牺牲层与其他牺牲层同时去除，所述底部选择栅122和顶部选择栅124与控制栅结构133同时形成。
所述控制栅结构103包括栅介质层和位于栅介质层上的栅电极。在一实施例中，所述栅介质层可以为高K介质层和位于高K介质层表面的金属栅极，所述金属栅极的材料可以为W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种。所述高K介质层的材料HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3或BaSrTiO。在其他实施例中，所述控制栅结构103可以包括氧化硅介质层和位于介质层上的多晶硅栅极。
参考图6，在所述栅极隔槽115(参考图5)中形成阵列共源极116。
在形成阵列共源极116之前，在所述栅极隔槽115的侧壁形成隔离侧墙。
本实施例中，所述形成阵列共源极116的表面低于硬掩膜层114的表面，所述阵列共源极116的材料为多晶硅层。
参考图7，在所述硬掩膜层114上形成图形化的光刻胶层116；以所述图形化的光刻胶层116为掩膜，刻蚀所述硬掩膜层114和介质层105，在所述硬掩膜层114和介质层105中形成暴露出堆叠结构111一侧的阱区110部分表面的第一通孔117以及暴露出相应的台阶结构11表面的若干第二通孔118，以及在所述硬掩膜层114中形成暴露出通孔接触金属层113部分表面的第三通孔119，所述第三通孔119的尺寸小于所述通孔接触金属层113的尺寸。
所述第一通孔117中后续形成与阱区110连接的第一接触插塞，所述第二通孔118中后续形成与台阶结构11连接的第二接触插塞，所述第三通孔119中后续形成与通孔接触金属层113连接的位线。
所述第三通孔119的尺寸小于所述通孔接触金属层113(或沟道通孔)的尺寸，相应的后续形成的位线的尺寸小于通孔接触金属层113(或沟道通孔)的尺寸，使得形成的位线的尺寸可以较小。在一实施例中，所述第三通孔119的尺寸可以为所述通孔接触金属层113(或沟道通孔)的尺寸的1/4-2/3。
刻蚀所述硬掩膜层114和介质层105可以采用各项异性的干法刻蚀工艺，比如各项异性的等离子体刻蚀工艺。
本申请中由于先形成了第一金属硅化物层112，后形成第二金属硅化物层，不仅使得第一金属硅化物层112的厚度可以单独被控制，满足性能要求，而且形成第一金属硅化物层112时无需形成掩膜层(第一金属硅化物层112的位置直接通过沟道通孔限定)，而形成第二金属硅化物层以及第一接触插塞、第二接触插塞和位线只需要形成一次掩膜工艺(硬掩膜层)，并且通过一次掩膜工艺可以形成尺寸较小的位线，节约了成本。
参考图8，在所述第一通孔117底部的阱区表面形成第二金属硅化物层120。
在一实施例中，所述第二金属硅化物层120的形成过程包括：在所述第一通孔117中以及硬掩膜层105的表面形成第二金属层；进行退火，使所述第二金属层与所述阱区中的硅反应，在阱区表面形成第二金属硅化物层120；去除未反应的第二金属层。
所述第二金属层的材料为镍、钴、钽、钛中一种或几种。所述第二金属层的形成工艺为溅射。
所述退火包括一次进行的第一退火和第二退火，第二退火的温度高于第一退火的温度。在一实施例中，所述第一退火是浸入式退火，退火温度为220-320摄氏度，退火时长为30-90秒，所述第二退火是毫秒退火，退火温度为700-950摄氏度，退火时长为0.25-20毫秒。
去除所述未反应的第二金属层可以采用湿法刻蚀工艺。
所述形成的第二金属硅化物层112的材料为硅化镍、硅化钴、硅化钽、硅化钛的一种或它们的组合。
参考图9，在所述第一通孔中形成与第二金属硅化物层120连接的第一接触插塞125，在所述第二通孔中形成与相应的台阶结构11表面连接的第二接触插塞126，在所述第三通孔中形成与所述通孔接触金属层113连接的位线127。
所述第一接触插塞125、第二接触插塞126和位线127在同一步骤中形成，在形成第一接触插塞125、第二接触插塞126和位线127之前，去除所述图形化的光刻胶层116，暴露出阵列共源极116上剩余的栅极隔槽，在形成第一接触插塞125、第二接触插塞126和位线127的同时，在所述阵列共源极116上剩余的栅极隔槽中形成第四接触插塞128。
在一实施例中，第一接触插塞125、第二接触插塞126、位线127和第四接触插塞128的形成过程为：形成填充满所述第一通孔、第二通孔、第三通孔和阵列共源极116上剩余的栅极隔槽以及覆盖所述硬掩膜层114表面的金属层，所述金属层材料可以为钨；平坦化工艺(比如化学机械研磨工艺)去除高于硬掩膜层114表面的金属层，在所述第一通孔中形成第一接触插塞125，在所述第二通孔中形成第二接触插塞126，在所述第三通孔中形成位线127，在所述阵列共源极116上剩余的栅极隔槽中形成第四接触插塞128。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种3D NAND存储器的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底中具有阱区，所述半导体衬底的阱区上形成有牺牲层和隔离层交替层叠的堆叠结构，所述堆叠结构的端部具有台阶结构；
形成覆盖所述半导体衬底和堆叠结构的介质层；
在所述介质层和堆叠结构中形成若干贯穿堆叠结构厚度的沟道通孔；
在所述沟道通孔中形成存储结构和位于所述存储结构上的多晶硅层，所述多晶硅层的表面低于所述介质层的顶部表面；
在所述多晶硅层表面形成第一金属硅化物层和位于第一金属硅化物层上的通孔接触金属层；
将所述牺牲层替换为控制栅结构；
在所述介质层中形成暴露出堆叠结构一侧的阱区部分表面的第一通孔以及暴露出相应的台阶结构表面的若干第二通孔；
在所述第一通孔底部的阱区表面形成第二金属硅化物层；
在所述第一通孔中形成与第二金属硅化物层连接的第一接触插塞，在所述第二通孔中形成与相应的台阶结构表面连接的第二接触插塞。
2.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述第一金属硅化物层和通孔接触金属层的形成过程为：在所述介质层表面和多晶硅层上的沟道通孔中形成第一金属层；对第一金属层进行退火，使所述第一金属层与所述存储结构上的部分多晶硅层反应，在所述多晶硅层的表面形成第一金属硅化物层，所述第一金属硅化物层的表面低于所述介质层的顶部表面；去除未反应的第一金属层，在所述第一金属硅化物层表面形成通孔接触金属层，所述通孔接触金属层的表面与所述介质层的顶部表面齐平。
3.如权利要求2所述的3D NAND存储器的形成方法，其特征在于，所述第一金属硅化物层的材料为硅化镍、硅化钴、硅化钽、硅化钛的一种或它们的组合。
4.如权利要求1或2所述的3D NAND存储器的形成方法，其特征在于，所述控制栅结构的形成过程为：在所述堆叠结构上形成硬掩膜层；在所述硬掩膜层和堆叠结构中形成栅极隔槽；沿所述栅极隔槽去除所述牺牲层；在所述去除牺牲层的位置形成控制栅结构；在所述栅极隔槽中形成阵列共源极。
5.如权利要求4所述的3D NAND存储器的形成方法，其特征在于，还包括：在所述硬掩膜层中形成与所述通孔接触金属层连接的位线，所述位线的尺寸小于通孔接触金属层的尺寸。
6.如权利要求5所述的3D NAND存储器的形成方法，其特征在于，所述第二金属硅化物层、第一接触插塞、第二接触插塞和位线的形成过程包括：刻蚀所述硬掩膜层和介质层，在所述硬掩膜层和介质层中形成暴露出堆叠结构一侧的阱区部分表面的第一通孔以及暴露出相应的台阶结构表面的若干第二通孔，以及在所述硬掩膜层中形成暴露出通孔接触金属层部分表面的第三通孔，所述第三通孔的尺寸小于所述通孔接触金属层的尺寸；在所述第一通孔中以及硬掩膜层的表面形成第二金属层；进行退火，使所述第二金属层与所述阱区中的硅反应，在阱区表面形成第二金属硅化物层；去除未反应的第二金属层；在所述第一通孔、第二通孔和第三通孔中填充金属层，在所述第一通孔中形成与第二金属硅化物层连接的第一接触插塞，在所述第二通孔中形成与相应的台阶结构表面连接的第二接触插塞，在所述第三通孔中形成与所述通孔接触金属层连接的位线。
7.如权利要求5所述的3D NAND存储器的形成方法，其特征在于，所述第二金属硅化物层材料为硅化镍、硅化钴、硅化钽、硅化钛的一种或它们的组合。
8.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。
9.如权利要求8所述的3D NAND存储器的形成方法，其特征在于，所述电荷存储层包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。
10.如权利要求8所述的3D NAND存储器的形成方法，其特征在于，所述控制栅结构包括栅介质层和位于栅介质层上的栅电极。
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