CN111771285A - 半导体装置和其制造方法 - Google Patents

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Abstract

一种半导体装置包含衬底(10)、安置于所述衬底(10)上的沟道层(12)，以及安置于所述沟道层(12)上的势垒层(14)。所述半导体装置另外包含安置于所述势垒层(14)上并且界定暴露所述势垒层(14)的一部分的第一凹部的介电层(16)。所述半导体装置另外包含安置于所述第一凹部内的第一间隔件(18a)，其中所述第一间隔件(18a)包括使所述介电层(16)横向连接到所述势垒层(14)的表面(14i)。

Description

半导体装置和其制造方法
技术领域
本公开涉及一种半导体装置，且更具体地说，涉及高电子迁移率半导体装置和其制造方法。
背景技术
高电子迁移率晶体管(HEMT)是一种类别的场效应晶体管。不同于金属氧化物半导体(MOS)场效应晶体管，HEMT使用具有不同能隙的两种材料形成异质结。异质结的极化会在沟道层中形成二维电子气体(2DEG)区，从而提供用于载体的沟道。HEMT由于其高频率特性而引起格外关注。因为其可在高频率下工作，所以广泛用于各种射频(RF)装置或移动装置中。
在RF应用中，HEMT的栅极轮廓可影响HEMT的频率特性和/或性能。为了制造具有所要栅极轮廓的HEMT，具有特定精确度要求的机器可为必要的且因此可引起高制造成本。因此，需要提供解决以上问题的半导体装置和其制造方法。
发明内容
在本公开的一些实施例中，提供一种半导体装置。所述半导体装置包含衬底、安置于所述衬底上的沟道层，以及安置于所述沟道层上的势垒层。所述半导体装置另外包含安置于所述势垒层上并且界定暴露所述势垒层的一部分的第一凹部的介电层。所述半导体装置另外包含安置于所述第一凹部内的第一间隔件，其中所述第一间隔件包括将所述介电层横向连接到所述势垒层的表面。
在本公开的一些实施例中，提供一种半导体结构。所述半导体结构包含衬底、安置于所述衬底上方的势垒层、安置于所述势垒层上并且具有第一凹部的介电层，以及安置于所述第一凹部内的第一间隔件和第二间隔件。所述第一间隔件和所述第二间隔件从横截面视角界定锥形凹部。
在本公开的一些实施例中，提供一种用于制造半导体装置的方法。所述方法包含提供提供具有衬底、沟道层、势垒层和第一介电层的半导体结构。所述方法包含在所述第一介电层上形成暴露所述势垒层的表面的第一凹部。所述方法包含在所述第一介电层和所述势垒层的所述表面上形成第二介电层，其中所述第二介电层包括凹部。所述方法另外包含移除所述第二介电层的一部分并且形成形成由第一间隔件和第二间隔件界定的第二凹部，其中所述第二凹部的尺寸在朝向所述势垒层的方向上逐渐减小。
附图说明
当结合附图阅读时，从以下具体实施方式容易理解本公开的各方面。应注意，各种特征可能并不按比例绘制。实际上，为了论述清楚起见，可以任意增大或减小各种特征的尺寸。
图1A是根据本公开的某些实施例的半导体结构的一部分的简化示意横截面视图。
图1B是根据本公开的某些实施例的半导体结构的一部分的简化示意横截面视图。
图1C是根据本公开的某些实施例的半导体结构的一部分的放大视图。
图1D是根据本公开的某些实施例的半导体结构的一部分的放大视图。
图1E是根据本公开的某些实施例的半导体结构的一部分的放大视图。
图1F是根据本公开的某些实施例的半导体结构的一部分的简化示意横截面视图。
图1G是根据本公开的某些实施例的半导体结构的一部分的简化示意横截面视图。
图2A是根据本公开的某些实施例的半导体结构的一部分的简化示意横截面视图。
图2B是根据本公开的某些实施例的半导体结构的一部分的放大视图。
图2C是根据本公开的某些实施例的半导体结构的一部分的放大视图。
图2D是根据本公开的某些实施例的半导体结构的一部分的放大视图。
图3A、图3B、图3C、图3D和图3E说明根据本公开的一些实施例的制造半导体结构的方法。
图3F是根据本公开的某些实施例的半导体结构的一部分的俯视图。
图3G是根据本公开的某些实施例的半导体结构的一部分的俯视图。
图4A、图4B、图4C、图4D、图4E和图4F说明根据本公开的一些实施例的制造半导体结构的方法。
图5是根据本公开的某些比较性实施例的半导体结构的一部分的简化示意横截面视图。
图6是根据本公开的某些比较性实施例的半导体结构的一部分的简化示意横截面视图。
具体实施方式
以下公开内容提供用于实施所提供标的物的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例。当然，这些只是实例且并不意欲为限制性的。在本公开中，在以下描述中对第一特征在第二特征上方或上的形成的参考可包含第一特征与第二特征直接接触形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可不直接接触的实施例。此外，本公开可在各种实例中重复参考标号和/或字母。这种重复是出于简化和清楚的目的并且本身并不指示所论述的各种实施例和/或配置之间的关系。
下文详细论述本公开的实施例。然而，应了解，本公开提供了可在多种多样的特定情境中实施的许多适用的概念。所论述的具体实施例仅仅是说明性的且并不限制本公开的范围。
在场效应晶体管(FET)中，耗尽型(D型)和增强型(E型)是两种主要晶体管类型，其对应于晶体管在零栅极偏压电压下是处于接通状态还是关断状态。
耗尽型HEMT在零栅极偏压电压下，归因于屏障/沟道界面处极化感生的电荷而导电，且也被称作耗尽HEMT或dHEMT。dHEMT是常开装置且适用于涉及例如无线电通信、射频(RF)装置、射频功率放大器和/或微波装置的应用。
由不具有界面净极化电荷(例如AlGaAs/GaAs)的半导体异质界面制成的HEMT需要AlGaAs屏障中的正栅极电压或适当供体掺杂以朝栅极吸引电子，从而形成2D电子气体并且实现电子电流的导通。此行为类似于E型中普遍使用的场效应晶体管的行为，且这类装置被称为增强HEMT或eHEMT。eHEMT是常关装置并且适用于涉及例如电力控制和电路控制的应用。
图1A是根据本公开的某些实施例的半导体结构的一部分的简化示意横截面视图。
图1A示出根据本公开的某些实施例的半导体结构100。半导体结构100也可被称作半导体装置或半导体设备。
如图1A中所示，半导体结构100包含衬底10、沟道层12、势垒层14、介电层16、栅极20、漏极22和源极24。半导体结构100另外包含间隔件18a和18b。
衬底10可包含但不限于硅(Si)、经掺杂Si、碳化硅(SiC)、硅化锗(SiGe)、砷化镓(GaAs)或其它半导体材料。衬底10可包含但不限于蓝宝石、绝缘体硅片(SOI)或其它合适的材料。在一些实施例中，衬底10可另外包含掺杂区(图1A中未示出)，例如p阱、n阱等。
沟道层12可安置于衬底10上。沟道层12可含有例如但不限于第III族氮化物，例如化合物AlyGa(1-y)N，其中y≦1。在一些实施例中，沟道层12可包含GaN。在一些实施例中，沟道层12可包含未经掺杂GaN。在一些实施例中，沟道层12可包含经掺杂GaN。
势垒层14可安置于沟道层12上。势垒层14可含有例如但不限于第III族氮化物，例如化合物AlyGa(1-y)N，其中y≦1。势垒层14与沟道层12相比可具有相对较大带隙。在一些实施例中，势垒层14可包含AlGaN。在一些实施例中，势垒层14可包含未经掺杂AlGaN。在一些实施例中，势垒层14可包含经掺杂AlGaN。
沟道层12和势垒层14可包含但不限于例如p型掺杂剂、n型掺杂剂或其它掺杂剂。在一些实施例中，示范性掺杂剂可包含例如但不限于镁(Mg)、锌(Zn)、镉(Cd)、硅(Si)、锗(Ge)等等。
异质结可形成于沟道层12与势垒层14之间。由不同氮化合物之间的异质结产生的极化形成2DEG区13。在一些实施例中，2DEG区13形成于沟道层12内。在一些实施例中，2DEG区13形成为与沟道层12和势垒层14之间的界面相邻。在一些实施例中，2DEG区13形成于具有小带隙(例如GaN)的层中。
沟道层12可将电子供应到2DEG区。沟道层12可从2DEG区移除电子。沟道层12可控制具有高电子迁移率的半导体结构100的导通。
介电层16可安置于势垒层14上。在一些实施例中，介电层16可包含多层结构。在一些实施例中，介电层16可包含不同材料的数个堆叠式介电层。
介电层16可包含但不限于例如氧化物或氮化物，例如氮化硅(SiN)、氧化硅(SiO2)等等。介电层16可包含例如但不限于氧化物和氮化物的复合材料层，例如Al2O3/SiN、Al2O3/SiO2、AlN/SiN、AlN/SiO2等等。
间隔件18a和18b可安置于介电层16的凹部内。间隔件18a和18b可包含介电材料。间隔件18a和18b可包含但不限于例如氧化物或氮化物，例如氮化硅(SiN)、氧化硅(SiO2)等等。间隔件18a和18b可包含例如但不限于氧化物和氮化物的复合材料层，例如Al2O3/SiN、Al2O3/SiO2、lN/SiN、AlN/SiO2等等。
在一些实施例中，间隔件18a和18b可包含与介电层16的材料相同的材料。在一些实施例中，间隔件18a可以被称作介电层16的部分。在一些实施例中，间隔件18b可以被称作介电层16的部分。在一些实施例中，间隔件18a和18b可包含不同于介电层16的材料的材料。
在一些实施例中，间隔件18a和18b中的每一个可为整个间隔件(例如，图3G中示出的间隔件181)的一部分。在一些实施例中，间隔件18a和18b中的每一个可称为间隔件的一部分。
在间隔件18a和势垒层14之间存在界面14i。在间隔件18a和介电层16之间存在界面16i1。在间隔件18b和介电层16之间存在界面16i2。在间隔件18a和栅极20之间存在界面18i1。在间隔件18b和栅极20之间存在界面18i2。在一些实施例中，界面14i和16i可为大体平坦表面。在一些实施例中，界面18i1和18i2可为曲面。界面18i1也可被称作间隔件18a的上表面。界面18i2也可被称作间隔件18b的上表面。
长度L1表示界面16i1与界面16i2之间的距离。长度L1表示介电层16的间隙或凹部。长度L1也可被称作宽度L1。长度L2表示间隔件18a与间隔件18b之间的最小距离。长度L2也可被称作宽度L2。参考图1A，长度L2小于长度L1。
长度L1可大于250纳米(nm)。在一些实施例中，长度L1可为例如约300nm。长度L2可小于140nm。长度L2可在120nm to 140nm的范围内。长度L2可在100nm到120nm的范围内。长度L2可在80nm到100nm的范围内。长度L2可在60nm到80nm的范围内。长度L2可在40nm到60nm的范围内。在一些实施例中，长度L2可为例如约120nm。
漏极22和源极24可安置于介电层16上。在一些实施例中，漏极22和源极24可包含例如但不限于导电材料。导电材料可包含但不限于金属、合金、经掺杂半导体材料(例如，经掺杂结晶硅)或其它合适的导体材料。
栅极20可安置于间隔件18a和18b上。栅极20可覆盖间隔件18a和18b。栅极20可安置于介电层16上。栅极20可覆盖介电层16的一部分。栅极20可暴露介电层16的一部分。
栅极20的一部分可安置于由间隔件18a和18b界定的凹部内。栅极的安置于间隔件18a和18b之间的部分可以被称作锥形部分。术语“锥形”在本公开中可指具有朝向一端变窄的形状的对象。
栅极20可包含凹部20r。栅极20可包含曲面20s1和20s2。凹部20r可由曲面20s1和20s2界定。表面20s1可为凸表面。表面20s2可为凸表面。凹部20r的尺寸在朝向势垒层14的方向上逐渐减小。
在一些实施例中，栅极20的一部分可根据界面18i1共形地安置。在一些实施例中，栅极20的一部分可根据界面18i2共形地安置。在一些实施例中，表面20s1可包含类似于界面18i1的曲度的曲度。在一些实施例中，表面20s2可包含类似于界面18i2的曲度的曲度。
栅极20的一部分可与介电层16间隔开。栅极20的一部分可与势垒层14间隔开。栅极20的一部分可能不接触介电层16。栅极20的一部分可能不接触势垒层14。
在一些实施例中，栅极20的处于表面20s1和界面18i1之间的部分可与介电层16间隔开。在一些实施例中，栅极20的处于表面20s1和界面18i1之间的部分可与势垒层14间隔开。在一些实施例中，栅极20的处于表面20s2和界面18i2之间的部分可与介电层16间隔开。在一些实施例中，栅极20的处于表面20s2和界面18i2之间的部分可与势垒层14间隔开。
在一些实施例中，栅极20的一部分可与介电层16横向间隔开。在一些实施例中，栅极20的一部分可通过间隔件18a与介电层16横向间隔开。在一些实施例中，栅极20的处于表面20s1和界面18i1之间的部分可通过间隔件18a与介电层16横向间隔开。
在一些实施例中，栅极20的一部分可通过间隔件18b与介电层16横向间隔开。在一些实施例中，栅极20的处于表面20s2和界面18i2之间的部分可通过间隔件18b与介电层16横向间隔开。
栅极20可包含堆叠式栅极介电层(未示出)和栅极金属。栅极介电层可包含一或多个介电材料层，例如氧化硅、氮化硅、高介电常数介电材料或其它合适的介电材料。栅极金属可包含例如但不限于钛(Ti)、钽(Ta)、钨(W)、铝(Al)、钴(CO)、铜(Cu)、镍(Ni)、铂(Pt)、铅(Pb)、钼(Mo)和其化合物(但不限于例如氮化钛(TiN)、氮化钽(TaN)和其它导电氮化物或导电氧化物)、金属合金(例如铝铜合金(Al-Cu))，或其它适当材料。
图1B是根据本公开的某些实施例的半导体结构的一部分的简化示意横截面视图。
图1B示出根据本公开的某些实施例的半导体结构200。半导体结构200也可被称作半导体装置或半导体设备。
图1B中示出的半导体结构200类似于图1A中示出的半导体结构100，不同之处在于半导体结构200的势垒层14包含凹部14r。凹部14r可在制造半导体结构200期间由蚀刻过程产生。
将根据图1C论述被图1B中示出的虚线矩形A封围的部分的放大视图。将根据图1D和1E论述被图1B中示出的虚线矩形B封围的部分的放大视图。
图1C是根据本公开的某些实施例的半导体结构的一部分的放大视图。
图1C示出半导体结构200的一部分。参考图1C，凹部14r的底部可包含部分20i1、20i2和20i3。部分20i1、20i2和20i3连续地连接。在一些实施例中，凹部14r的底部可包含连续地连接的多于三个部分。在一些实施例中，凹部14r的底部可包含较少部分。
部分20i1低于间隔件18a和势垒层14之间的界面14i。部分20i1不与间隔件18a和势垒层14之间的界面14i共面。在一些实施例中，部分20i1可为势垒层14的倾斜表面。
部分20i2低于间隔件18a和势垒层14之间的界面14i。部分20i2不与间隔件18a和势垒层14之间的界面14i共面。在一些实施例中，部分20i2可为势垒层14的水平表面。
部分20i3低于间隔件18a和势垒层14之间的界面14i。部分20i3不与间隔件18a和势垒层14之间的界面14i共面。在一些实施例中，部分20i3可为势垒层14的倾斜表面。
在部分20i1的最浅部分和界面14i之间存在深度D1。在部分20i2和界面14i之间存在深度D2。在一些实施例中，深度D2大于深度D1。
图1D是根据本公开的某些实施例的半导体结构的一部分的放大视图。
图1D示出根据本公开的某些实施例的半导体结构200的一部分。参考图1D，间隔件18b和栅极20之间的界面18i2可为相对粗糙表面。介电层16的表面16s可为相对粗糙表面。相对粗糙界面18i2可在制造半导体结构200期间由蚀刻过程产生。相对粗糙表面16s可在制造半导体结构200期间由蚀刻过程产生。
图1E是根据本公开的某些实施例的半导体结构的一部分的放大视图。
图1E示出根据本公开的某些实施例的半导体结构200的一部分。图1E中示出的间隔件18b包含在介电层16的表面16s上延伸的部分18b'。部分18b'可在制造半导体结构200期间由蚀刻过程产生。
间隔件18b和栅极20之间的界面18i2可为相对粗糙表面。相对粗糙界面18i2可在制造半导体结构200期间由蚀刻过程产生。
图1F是根据本公开的某些实施例的半导体结构的一部分的简化示意横截面视图。
图1F示出根据本公开的某些实施例的半导体结构100'。半导体结构100'也可被称作半导体装置或半导体设备。
如图1F中所示，半导体结构100'包含衬底10、沟道层12、势垒层14、介电层16、栅极20、漏极22和源极24。半导体结构100'另外包含间隔件18a和18b。图1F中示出的半导体结构100'类似于图1A中示出的半导体结构100，不同之处在于半导体结构100'的间隔件18a和18b和栅极20具有不同轮廓。
参考图1F，间隔件18a包含侧壁18w1，且间隔件18b包含侧壁18w2。侧壁18w1也可被称作表面。侧壁18w2也可被称作表面。侧壁18w1也可被称作间隔件18a和栅极20之间的界面。侧壁18w2也可被称作间隔件18b和栅极20之间的界面。
侧壁18w1可为倾斜表面。侧壁18w2可为倾斜表面。侧壁18w1可为相对粗糙表面。侧壁18w2可为相对粗糙表面。侧壁18w1逐渐接近侧壁18w2。侧壁18w2逐渐接近侧壁18w1。
栅极20包含凹部20r。栅极20包含表面20s1和表面20s2。表面20s1的斜率可大体上等同于侧壁18w1的斜率。表面20s2的斜率可大体上等同于侧壁18w2的斜率。栅极20包含间隔件18a和18b之间的锥形部分。栅极20包含由侧壁18w1、侧壁18w2和势垒层14的暴露表面界定的凹部中的锥形部分。
图1G是根据本公开的某些实施例的半导体结构的一部分的简化示意横截面视图。
图1G示出根据本公开的某些实施例的半导体结构100”。半导体结构100”也可被称作半导体装置或半导体设备。
如图1G中所示，半导体结构100”包含衬底10、沟道层12、势垒层14、介电层16、栅极20、漏极22和源极24。半导体结构100”另外包含间隔件18a和18b。图1G中示出的半导体结构100”类似于图1A中示出的半导体结构100，不同之处在于半导体结构100”的间隔件18a和18b和栅极20具有不同轮廓。
间隔件18a包含由侧壁18w1和18w2界定的梯级结构。间隔件18a另外包含由侧壁18w3和18w4界定的另一梯级结构。间隔件18b包含由侧壁18w5和18w6界定的梯级结构。间隔件18b另外包含由侧壁18w7和18w8界定的另一梯级结构。侧壁18w1、18w2、18w3、18w4、18w5、18w6、18w7和18w8中的每一个也可被称作表面。侧壁18w1、18w2、18w3和18w4中的每一个也可被称作间隔件18a和栅极20之间的界面。侧壁18w5、18w6、18w7和18w8中的每一个也可被称作间隔件18b和栅极20之间的界面。
栅极20包含由侧壁20w1和20w2界定的梯级结构。栅极20另外包含由侧壁20w3和20w4界定的另一梯级结构。栅极20包含由侧壁20w5和20w6界定的梯级结构。栅极20另外包含由侧壁20w7和20w8界定的另一梯级结构。
栅极20的处于间隔件18a和间隔件18b之间的部分可称为锥形部分。
图2A是根据本公开的某些实施例的半导体结构的一部分的简化示意横截面视图。
图2A示出根据本公开的某些实施例的半导体结构300。半导体结构300也可被称作半导体装置或半导体设备。
如图2A中所示，半导体结构300包含衬底10、沟道层12、势垒层14、介电层16、栅极20、漏极22和源极24。半导体结构100另外包含间隔件18a和18b以及保护层19a和19b。
图2A中示出的半导体结构300类似于图1A中示出的半导体结构100，不同之处在于半导体结构300另外包含保护层19a和19b。保护层19a可安置于介电层16和间隔件18a之间。保护层19b可安置于介电层16和间隔件18b之间。
在间隔件18a和保护层19a之间存在界面19i1。在间隔件18b和保护层19b之间存在界面19i2。长度L1表示界面19i1与界面19i2之间的距离。长度L2表示间隔件18a和间隔件18b之间的最小距离。参考图2A，长度L2小于长度L1。
将根据图2B论述被图2A中示出的虚线矩形C封围的部分的放大视图。将根据图2C和2D论述被图2A中示出的虚线矩形D封围的部分的放大视图。
图2B是根据本公开的某些实施例的半导体结构的一部分的放大视图。
图2B示出半导体结构300的一部分。参考图2B，栅极20和间隔件18a之间的界面18i1可为相对粗糙表面。栅极20和间隔件18b之间的界面18i2可为相对粗糙表面。在栅极20和势垒层14之间存在界面20i。界面20i也可为势垒层14的表面。在一些实施例中，界面20i可为大体平坦表面。在一些实施例中，界面20i可为相对光滑表面。
在保护层19a和势垒层14之间存在界面14i。在一些实施例中，界面14i可与界面20i共面。
图2C是根据本公开的某些实施例的半导体结构的一部分的放大视图。
图2C示出根据本公开的某些实施例的半导体结构300的一部分。参考图2C，间隔件18b和栅极20之间的界面18i2可为相对粗糙表面。介电层16的表面16s可为大体平坦表面。介电层16的表面16s可为相对光滑表面。相对粗糙界面18i2可在制造半导体结构300期间由蚀刻过程产生。
保护层19b可包含位于间隔件18b与介电层16之间的弯曲表面19s1。弯曲表面19s1可在制造半导体结构300期间由蚀刻过程产生。
参考图2C，间隔件18b的最顶部部分可能并不与表面16s共面。在一些实施例中，间隔件18b的最顶部部分低于表面16s。在一些实施例中，在间隔件18b的最顶部部分和表面16s之间存在距离D3。
虽然图2C仅示出围绕间隔件18b和保护层19b的结构/细节，但可涵盖间隔件18a和保护层19a可具有类似于图2C中示出的特征的特征。
图2D是根据本公开的某些实施例的半导体结构的一部分的放大视图。
图2D示出根据本公开的某些实施例的半导体结构300的一部分。参考图2D，间隔件18b和栅极20之间的界面18i2可为相对粗糙表面。介电层16的表面16s可为大体平坦表面。相对粗糙界面18i2可在制造半导体结构300期间由蚀刻过程产生。
保护层19b可包含位于间隔件18b与介电层16之间的弯曲表面19s2。弯曲表面19s2可在制造半导体结构300期间由蚀刻过程产生。
参考图2D，间隔件18b的最顶部部分可能并不与表面16s共面。在一些实施例中，间隔件18b的最顶部部分高于表面16s。在一些实施例中，在间隔件18b的最顶部部分和表面16s之间存在距离D4。
虽然图2D仅示出围绕间隔件18b和保护层19b的结构/细节，但可涵盖间隔件18a和保护层19a可具有类似于图2D中示出的的特征的特征。
图3A、图3B、图3C、图3D和图3E说明根据本公开的一些实施例的制造半导体结构的方法。
图3A、图3B、图3C、图3D和图3E中示出的操作可用以产生类似于图1A中示出的半导体结构100的半导体结构。图3A、图3B、图3C、图3D和图3E中示出的操作可用以产生类似于图1B中示出的半导体结构200的半导体结构。
参考图3A，设置衬底10，且沟道层12安置于衬底10的上表面上。势垒层14接着安置于沟道层12的上表面上。由沟道层12和势垒层14之间的异质结产生的极化形成2DEG区13。在一些实施例中，2DEG区13形成于沟道层12内。在一些实施例中，2DEG区13形成为与沟道层12和势垒层14之间的界面相邻。
参考图3B，介电层16安置于势垒层14的上表面上。在一些实施例中，介电层16可通过物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)、镀覆和/或其它合适的沉积步骤形成。
凹部16h形成于介电层16上。凹部16h界定于介电层16中。凹部16h暴露势垒层14的一部分。凹部16h暴露势垒层14的表面14s。在一些实施例中，凹部16h也可被称作沟槽。
凹部16h可通过例如光刻过程形成。凹部16h可通过例如光刻机器形成。凹部16h可通过例如激光烧蚀或激光开槽、等离子体切割、凹槽或沟槽的湿式蚀刻或干式蚀刻，和/或激光诱发切割/拆分形成。凹部16h可通过其它合适的技术形成。
参考图3C，介电层18安置于介电层16上。介电层18安置于凹部16h内。介电层18安置于势垒层14的表面14s上。
在一些实施例中，介电层18可包含与介电层16的材料相同的材料。在一些实施例中，介电层18可包含不同于介电层16的材料的材料。在一些实施例中，介电层18可通过物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)、镀覆和/或其它合适的沉积步骤形成。
介电层18可共形地形成于介电层16和暴露的势垒层14上方。介电层18包含凹部18r。凹部18r也可被称作沟槽。介电层18具有厚度T1。凹部18r具有宽度L3。介电层18的厚度T1可影响凹部18r的宽度L3。在一些实施例中，凹部18r的宽度L3响应于介电层18的厚度T1的增加而减小。宽度L3也可被称作长度L3。
参考图3D，移除介电层18的处于介电层16上方的部分并且保留介电层18的处于凹部16h内的一些部分。介电层18的剩余的部分则被称为间隔件18a和18b。
在一些实施例中，可例如通过干式蚀刻技术移除介电层18。在一些实施例中，可例如通过干式毯覆蚀刻技术移除介电层18。在干式蚀刻过程之后暴露介电层16的表面16s。表面16s可为由干式蚀刻过程产生的相对粗糙表面。
间隔件18a包含弯曲表面18s1。间隔件18b包含弯曲表面18s2。表面18s1可为凸表面。表面18s2可为凸表面。表面18s1可为由干式蚀刻过程产生的相对粗糙表面。表面18s2可为由干式蚀刻过程产生的相对粗糙表面。
表面18s1可将介电层16的表面16s横向连接到势垒层14的表面14s。表面18s1可横向连接于介电层16的表面16s和势垒层14的表面14s之间。表面18s2可将介电层16的表面16s横向连接到势垒层14的表面14s。表面18s2可横向连接于介电层16的表面16s和势垒层14的表面14s之间。
间隔件18a和间隔件18b界定凹部18h。凹部18h也可被称作沟槽。长度L1是凹部18h的顶部宽度。长度L2是凹部18h的底部宽度。长度L2可为间隔件18a与间隔件18b之间的距离。长度L2可为屏障14的被间隔件18a和18b暴露的表面的宽度。
长度L1大于长度L2。凹部18h的长度从凹部18h的顶部朝向凹部18h的底部逐渐减小。凹部18h的尺寸从凹部18h的顶部朝向凹部18h的底部逐渐减小。凹部18h也可被称作锥形凹部。
凹部18h的长度L2可对应于图3C中示出的凹部18r的宽度L3。在一些实施例中，凹部18h的长度L2响应于凹部18r的宽度L3的减小而减小，且反之亦然。因此，可通过在图3C中示出的操作中修改凹部18r的宽度L3来控制长度L2。此外，可通过在图3C中示出的操作中修改介电层18的厚度T1来控制长度L2。
参考图3E，栅极20安置于介电层16、间隔件18a和18b和势垒层14的暴露表面上。在一些实施例中，栅极20的一部分可共形地安置于表面18s1上。在一些实施例中，栅极20的一部分可共形地安置于表面18s2上。在一些实施例中，表面20s1可包含类似于表面18s1的曲度的曲度。在一些实施例中，表面20s2可包含类似于表面18s2的曲度的曲度。
表面20s1可为凸表面。表面20s2可为凸表面。
栅极20的处于凹部18h内的部分包括长度L1，栅极20的处于凹部18h内的另一部分包括长度L2。长度L1大于长度L2。
由于凹部18h的顶部部分具有较大长度L1，用于形成栅极20的材料可容易地安置于凹部18h内。栅极20可一体地形成于凹部18h内，且无任何裂缝或不连续。
返回参考图3B和图3D，凹部18h的底部的长度L2小于凹部16h的底部的长度L1。因此，安置于凹部18h内的栅极20将在靠近势垒层14的暴露表面处具有较小尺寸。栅极20在靠近凹部18h的底部处具有较小尺寸使得半导体结构100和200能够在较高频率下工作或操作。
根据图3A、图3B、图3C、图3D和图3E描述的操作提供在靠近凹部18h的底部处具有较小尺寸的栅极20。根据图3A、图3B、图3C、图3D和图3E描述的操作提供可在较高频率下工作的半导体结构。根据图3A、图3B、图3C、图3D和图3E描述的操作提供用于形成具有较小底部宽度的凹部18h而无需利用具有较高精确度的光刻机器的机构。
图3F是根据本公开的某些实施例的半导体结构的一部分的俯视图。图3F可为图3D中示出的半导体结构的俯视图。图3D中示出的半导体结构可为沿着图3F的虚线E-E'的横截面视图。
图3F中示出的半导体结构包含介电层16、间隔件18a和18b和势垒层14。间隔件18a具有宽度L4，间隔件18b具有宽度L4，且势垒层14具有宽度L2。在一些实施例中，宽度L4可在60nm到80nm的范围内。在一些实施例中，宽度L4可在80nm到100nm的范围内。在一些实施例中，宽度L4可在100nm到120nm的范围内。在一些实施例中，宽度L4可为约90nm。
长度L2可小于140nm。长度L2可在120nm到140nm的范围内。长度L2可在100nm到120nm的范围内。长度L2可在80nm到100nm的范围内。长度L2可在60nm到80nm的范围内。长度L2可在40nm到60nm的范围内。在一些实施例中，长度L2可为例如约120nm。
图3G是根据本公开的某些实施例的半导体结构的一部分的俯视图。图3G可为图3D中示出的半导体结构的俯视图。图3D中示出的半导体结构可为沿着图3G的虚线F-F'的横截面视图。
参考图3G，间隔件18a可为间隔件181的一部分。间隔件18b可为间隔件181的一部分。间隔件181可包含连接于间隔件18a和18b之间的部分18c。间隔件181可包含连接于间隔件18a和18b之间的部分18d。间隔件181暴露势垒层14的一部分。间隔件181环绕势垒层14的暴露部分的外围。
图4A、图4B、图4C、图4D、图4E和图4F说明根据本公开的一些实施例的制造半导体结构的方法。
图4A、图4B、图4C、图4D、图4E和图4F中示出的操作可用以产生类似于图2A中示出的半导体结构300的半导体结构。
参考图4A，设置衬底10，且沟道层12安置于衬底10的上表面上。势垒层14接着安置于沟道层12的上表面上。由沟道层12和势垒层14之间的异质结产生的极化形成2DEG区13。在一些实施例中，2DEG区13形成于沟道层12内。在一些实施例中，2DEG区13形成为与沟道层12和势垒层14之间的界面相邻。
参考图4B，介电层16安置于势垒层14的上表面上。介电层16包含暴露势垒层14的表面的凹部。保护层19接着安置于介电层16和势垒层14的暴露部分上。
保护层19可充当蚀刻终止层。在一些实施例中，保护层19可包含氧化铝(Al2O3)、二氧化硅(SiO2)、氮化硅(Si3N4)或任何其它适当材料。保护层19界定凹部19h。
参考图4C，介电层18安置于保护层19上。介电层18安置于凹部19h内。
在一些实施例中，介电层18可包含与介电层16的材料相同的材料。在一些实施例中，介电层18可包含不同于介电层16的材料的材料。在一些实施例中，介电层18可通过物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)、镀覆和/或其它合适的沉积步骤形成。
介电层18可共形地形成于保护层19上方。介电层18包含凹部18r。凹部18r也可被称作沟槽。介电层18具有厚度T1。凹部18r具有宽度L3。介电层18的厚度T1可影响凹部18r的宽度L3。在一些实施例中，凹部18r的宽度L3响应于介电层18的厚度T1的增加而减小。
参考图4D，移除介电层18的处于保护层19上方的部分并且保留介电层18的处于凹部19h内的一些部分。介电层18的剩余的部分则被称为间隔件18a和18b。
在一些实施例中，可例如通过干式蚀刻技术移除介电层18。在一些实施例中，可通过例如干式毯覆蚀刻技术移除介电层18。
在干式蚀刻过程之后暴露保护层19的表面19s3。在干式蚀刻过程之后暴露保护层19的表面19s4。在干式蚀刻过程之后暴露保护层19的表面19s5。表面18s1可为由干式蚀刻过程产生的相对粗糙表面。表面18s2可为由干式蚀刻过程产生的相对粗糙表面。
参考图4E，移除保护层19的处于介电层16上方的部分。移除保护层19的处于势垒层14上方的部分。可通过例如湿式蚀刻过程移除保护层19。可通过例如具有高蚀刻选择性的湿式蚀刻过程移除保护层19。
在湿式蚀刻过程之后，保留保护层19a和19b。保护层19a包含安置于间隔件18a和介电层16之间的部分。保护层19a包含安置于间隔件18a和势垒层14之间的部分。保护层19b包含安置于间隔件18a和介电层16之间的部分。保护层19b包含安置于间隔件18a和势垒层14之间的部分。
介电层16的表面16s可为相对光滑表面。势垒层14的表面14s可为相对光滑表面。
凹部19h的长度L2可对应于图4C中示出的凹部18r的宽度L3。在一些实施例中，凹部19h的长度L2响应于凹部18r的宽度L3的减小而减小，且反之亦然。因此，可通过在图4C中示出的操作中修改凹部18r的宽度L3来控制长度L2。此外，可通过在图4C中示出的操作中修改介电层18的厚度T1来控制长度L2。
参考图4D和图4E，保护层19可防止势垒层14的暴露部分在干式蚀刻过程期间消失。保护层19可防止凹部(例如，图1B和1C的凹部14r)形成于势垒层14上。势垒层14上的凹部可不利地影响制造的半导体装置的性能。势垒层14上的具有高于特定值的深度的凹部可不利地影响制造的半导体装置的性能。
参考图4F，栅极20安置于介电层16、间隔件18a和18b、保护层19a和19b和势垒层14的表面14s上。
在一些实施例中，栅极20的一部分可共形地安置于表面18s1上。在一些实施例中，栅极20的一部分可共形地安置于表面18s2上。在一些实施例中，表面20s1可包含类似于表面18s1的曲度的曲度。在一些实施例中，表面20s2可包含类似于表面18s2的曲度的曲度。
栅极20可包含凹部20r。栅极20可包含曲面20s1和20s2。凹部20r可由曲面20s1和20s2界定。表面20s1可为凸表面。表面20s2可为凸表面。
图5是根据本公开的某些比较性实施例的半导体结构的一部分的简化示意横截面视图。
图5示出根据本公开的某些比较性实施例的半导体结构500。半导体结构500也可被称作半导体装置或半导体设备。
如图5所示，半导体结构500包含衬底10'、沟道层12'、势垒层14'、介电层16'、栅极20'、漏极22'和源极24'。
介电层16'包含凹部16h'且栅极20'的一部分安置于凹部16h'内。凹部16h'具有长度L1'。在一些实施例中，长度L1'可大于250nm。在一些实施例中，长度L1'可为例如约300nm。长度L1'可影响半导体结构500的频率特性。较短长度L1'可使得半导体结构500能够在较高频率下工作或操作。
图6是根据本公开的某些比较性实施例的半导体结构的一部分的简化示意横截面视图。
图6示出根据本公开的某些比较性实施例的半导体结构600。半导体结构600也可被称作半导体装置或半导体设备。
如图6所示，半导体结构600包含衬底10”、沟道层12”、势垒层14”、介电层16”、栅极20”、漏极22”和源极24”。
介电层16”包含凹部16h”且栅极20”的一部分安置于凹部16h”内。凹部16h”具有长度L1”。在一些实施例中，长度L1”可小于200nm。在一些实施例中，长度L1'可为例如约150nm。
长度L1”可影响半导体结构600的频率特性。较短长度L1”可使得半导体结构600能够在较高频率下工作或操作。
然而，归因于过程或材料限制，形成具有小于特定长度的长度L1”的凹部16h”的成本增加。而且，归因于过程或材料限制，将栅极20”安置于一小于特定长度的长度L1”的凹部16h”内可诱发一些问题。
在一些实施例中，形成具有小于200nm的长度L1”的凹部16h”的成本显著地增加。在一些实施例中，如果长度L1”小于200nm，那么在凹部16h”内形成栅极20”的困难增加。
参考图6，栅极20”包含部分20a”、20b”和20c”。部分20a”可与部分20b”间隔开。部分20a”可能并不电连接到部分20b”。部分20a”可与部分20c”间隔开。部分20a”可能并不电连接到部分20c”。栅极20”可归因于部分20a”和部分20b”之间的离距而不适当地起作用。栅极20”可归因于部分20a”和部分20c”之间的离距而不适当地起作用。因此，半导体结构600可能不适当地起作用。
如本文中所使用，可在本文中为易于描述使用例如“下方”、“下面”、“下部”、“上方”、“上部”、“下部”、“左侧”、“右侧”等空间相对术语描述如图中所说明一个元素或特征与另一元素或特征的关系。除图中所描绘的定向以外，空间相对术语意欲涵盖装置在使用或操作中的不同定向。装置可以按其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词因此可以同样地进行解释。应理解，当元件被称为“连接到”或“耦合到”另一元件时，其可直接连接或耦合到另一元件，或可存在介入元件。
如本文中所使用，术语“大致”、“基本上”、“大体上”以及“约”用以描述和考量小的变化。当与事件或情况结合使用时，所述术语可指事件或情况精确发生的例子以及事件或情况极近似地发生的例子。如在本文中相对于给定值或范围所使用，术语“约”通常意指在给定值或范围的±10％、±5％、±1％或±0.5％内。范围可在本文中表示为从一个端点到另一端点或在两个端点之间。除非另外指定，否则本文中所公开的所有范围包括端点。术语“基本上共面”可指在数微米(μm)内沿同一平面定位，例如在10μm内、5μm内、1μm内或0.5μm内沿着同一平面定位的的两个表面。当参考“基本上”相同的数值或特征时，术语可指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。
前文概述本公开的若干实施例和细节方面的特征。本公开中描述的实施例可容易地用作用于设计或修改其它过程的基础以及用于执行相同或相似目的和/或获得引入本文中的实施例的相同或相似优点的结构。这类等效构造不脱离本公开的精神和范围，并且可在不脱离本公开的精神和范围的情况下作出各种改变、替代和变化。

Claims (26)

1.一种半导体装置，其包括：
衬底；
沟道层，其安置于所述衬底上；
势垒层，其安置于所述沟道层上；
介电层，其安置于所述势垒层上并且界定暴露所述势垒层的一部分的第一凹部；和
第一间隔件，其安置于所述第一凹部内；其中所述第一间隔件包括将所述介电层横向连接到所述势垒层的表面。
2.根据权利要求1所述的半导体装置，其进一步包括安置于所述第一凹部内的第二间隔件，其中所述第二间隔件包括将所述介电层横向连接到所述势垒层的表面。
3.根据权利要求1所述的半导体装置，其进一步包括安置于所述第一凹部内的第二间隔件，其中所述第一间隔件和所述第二间隔件从横截面视角界定锥形凹部。
4.根据权利要求1所述的半导体装置，其进一步包括安置于所述第一凹部内的第二间隔件，其中所述第一间隔件和所述第二间隔件界定第二凹部，所述第二凹部的顶部部分包括第一长度，所述第二凹部的底部部分包括第二长度，且所述第一长度不同于所述第二长度。
5.根据权利要求4所述的半导体装置，其中所述第一长度大于所述第二长度。
6.根据权利要求4所述的半导体装置，其中所述第二凹部的尺寸从所述第二凹部的所述顶部部分朝向所述第二凹部的所述底部部分逐渐减小。
7.根据权利要求4所述的半导体装置，其进一步包括安置于所述介电层、所述第一间隔件和所述第二间隔件上的栅极，其中所述栅极的一部分与所述势垒层接触。
8.根据权利要求7所述的半导体装置，其中所述栅极包括第一弯曲表面和第二弯曲表面，且所述第一弯曲表面和所述第二弯曲表面界定凹部。
9.根据权利要求7所述的半导体装置，其中在所述第一间隔件和所述势垒层之间存在第一界面，在所述栅极和所述势垒层之间存在第二界面，且所述第一界面不与所述第二界面共面。
10.根据权利要求2所述的半导体装置，其中所述势垒层包括介于所述第一间隔件和所述第二间隔件之间的凹部，且所述势垒层的所述凹部包括与所述第一间隔件相邻的倾斜表面。
11.根据权利要求10所述的半导体装置，其中所述倾斜表面不与存在于所述第一间隔件和所述势垒层之间的第一界面共面。
12.根据权利要求10所述的半导体装置，其中所述势垒层的所述凹部进一步包括连接到所述倾斜表面的水平表面，且所述水平表面不与存在于所述第一间隔件和所述势垒层之间的第一界面共面。
13.根据权利要求1所述的半导体装置，其进一步包括第一保护层，其中所述第一保护层与所述第一间隔件、所述介电层和所述势垒层接触。
14.根据权利要求1所述的半导体装置，其进一步包括第一保护层，其中所述第一保护层包括安置于所述第一间隔件与所述介电层之间的第一部分，且所述第一保护层包括安置于所述第一间隔件与所述势垒层之间的第二部分。
15.一种半导体结构，其包括：
衬底；
势垒层，其安置于所述衬底上方；
介电层，其安置于所述势垒层上并且具有第一凹部；和
第一间隔件和第二间隔件，其安置于所述第一凹部内；其中所述第一间隔件和所述第二间隔件从横截面视角界定锥形凹部。
16.根据权利要求15所述的半导体结构，其中所述锥形凹部的尺寸在朝向所述势垒层的方向上逐渐减小。
17.根据权利要求15所述的半导体结构，其进一步包括安置于所述锥形凹部内的栅极，其中所述栅极包括由第一弯曲表面和第二弯曲表面界定的凹部。
18.根据权利要求15所述的半导体结构，其中在所述第一间隔件和所述介电层之间存在第一界面且在所述第二间隔件和所述介电层之间存在第二界面。
19.根据权利要求15所述的半导体结构，其中所述第一间隔件包括第一材料且所述介电层包括第二材料，且所述第一材料不同于所述第二材料。
20.根据权利要求15所述的半导体结构，其进一步包括安置于所述第一间隔件与所述势垒层之间的第一保护层，其中所述第一保护层暴露所述势垒层的一部分。
21.根据权利要求20所述的半导体结构，其中所述第一间隔件包括相对粗糙表面。
22.根据权利要求20所述的半导体结构，其中所述势垒层包括相对光滑表面。
23.一种用于制造半导体装置的方法，其包括：
提供具有衬底、沟道层、势垒层和第一介电层的半导体结构；
在所述第一介电层上形成暴露所述势垒层的表面的第一凹部；
在所述第一介电层和所述势垒层的所述表面上形成第二介电层，其中所述第二介电层包括凹部；和
移除所述第二介电层的一部分，以便形成由第一间隔件和第二间隔件界定的第二凹部，其中
所述第二凹部的尺寸在朝向所述势垒层的方向上逐渐减小。
24.根据权利要求23所述的方法，其进一步包括：
在形成所述第二介电层之前，在所述第一介电层上形成保护层，和
移除所述保护层的一部分以暴露所述势垒层的所述表面。
25.根据权利要求23所述的方法，其中所述第一间隔件包括凸表面且所述第二间隔件包括凸表面。
26.根据权利要求23所述的方法，其进一步包括在所述介电层上且在所述第二凹部内形成栅极，其中所述栅极包括第一弯曲表面、第二弯曲表面以及由所述第一弯曲表面和所述第二弯曲表面界定的凹部。
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