CN111696874A - 芯片封装结构及其制作方法 - Google Patents

芯片封装结构及其制作方法 Download PDF

Info

Publication number
CN111696874A
CN111696874A CN201910501116.6A CN201910501116A CN111696874A CN 111696874 A CN111696874 A CN 111696874A CN 201910501116 A CN201910501116 A CN 201910501116A CN 111696874 A CN111696874 A CN 111696874A
Authority
CN
China
Prior art keywords
chip
adhesive layer
circuit substrate
thermosetting adhesive
stage thermosetting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910501116.6A
Other languages
English (en)
Inventor
黄东鸿
黄国樑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chipmos Technologies Inc
Original Assignee
Chipmos Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chipmos Technologies Inc filed Critical Chipmos Technologies Inc
Publication of CN111696874A publication Critical patent/CN111696874A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81007—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting the bump connector during or after the bonding process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Dispersion Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

本发明提供一种芯片封装结构的制作方法。提供线路基板与芯片。线路基板形成有两阶段热固性胶层。芯片的主动表面形成有导电柱与支撑柱。使线路基板通过两阶段热固性胶层抵接芯片的主动表面。使两阶段热固性胶层落在该导电柱与该支撑柱之间。进行接合程序，芯片通过导电柱电性连接线路基板，并受支撑柱支撑定位于线路基板。使两阶段热固性胶层完全固化。形成封装胶体于线路基板上，以包覆芯片、导电柱、支撑柱以及两阶段热固性胶层。另提供一种芯片封装结构。

Description

芯片封装结构及其制作方法
技术领域
本发明涉及一种封装结构及其制作方法，尤其涉及一种芯片封装结构及其制作方法。
背景技术
一般而言，传统芯片于接合至基板时，例如是覆晶接合(flip chip mounting)，由于芯片的接合处常位于芯片中央，芯片的两边没有支撑，而易于接合时因受力不均导致芯片倾斜，造成电性连接不良。此外，由于应力集中于接合处，因此容易于接合处产生断裂，引发电性接合失败的可能。上述问题都会使芯片封装结构的可靠度变差，因此，如何提升芯片封装结构的可靠度，将成为重要的一门课题。
发明内容
本发明提供一种芯片封装结构及其制作方法，可以降低芯片倾斜的现象，且减少接合处断裂的可能，因此可以提升芯片封装结构的可靠度。
本发明提供的一种芯片封装结构的制作方法，包括以下步骤。提供线路基板与芯片，其中线路基板形成有两阶段热固性胶层。且芯片的主动表面形成有导电柱与支撑柱。使线路基板通过两阶段热固性胶层抵接芯片的主动表面，并使两阶段热固性胶层落在该导电柱与该支撑柱之间。接着，进行接合程序，该芯片通过导电柱电性连接线路基板，并受支撑柱支撑定位于线路基板。形成封装胶体于线路基板上，以包覆芯片、导电柱、支撑柱以及两阶段热固性胶层。使两阶段热固性胶层完全固化。
在本发明的一实施例中，上述的制作方法还包括在使线路基板通过两阶段热固性胶层抵接芯片的主动表面之前，使两阶段热固性胶层预固化。
在本发明的一实施例中，上述的制作方法还包括在形成封装胶体于线路基板上之前，形成底胶层于线路基板与芯片的主动表面之间，以包覆导电柱、支撑柱与两阶段热固性胶层。
在本发明的一实施例中，上述的两阶段热固性胶层呈糊状，在使线路基板通过两阶段热固性胶层抵接芯片的主动表面的过程中，两阶段热固性胶层受压变形，以包覆导电柱与支撑柱。
本发明的芯片封装结构包括线路基板、芯片、两阶段热固性胶层以及封装胶体。芯片具有主动表面，其中主动表面设有导电柱与支撑柱。芯片通过导电柱电性连接该线路基板，并受支撑柱支撑定位于线路基板。两阶段热固性胶层设置于芯片的主动表面与线路基板之间。封装胶体设置于线路基板上，以包覆芯片、导电柱、支撑柱以及两阶段热固性胶层。
在本发明的一实施例中，上述的两阶段热固性胶层连接线路基板与芯片，并落在导电柱与支撑柱之间。
在本发明的一实施例中，上述的两阶段热固性胶层连接线路基板与芯片，并包覆导电柱与支撑柱。
在本发明的一实施例中，还包括底胶层。底胶层设置于线路基板与芯片的主动表面之间，以包覆导电柱、支撑柱以及两阶段热固性胶层。
在本发明的一实施例中，上述的芯片具有中心区及边缘区，中心区较边缘区远离芯片的侧壁，且导电柱位于中心区，支撑柱位于边缘区。
在本发明的一实施例中，上述的芯片封装结构包括多个导电柱与多个支撑柱，且多个导电柱位于多个支撑柱之间。
基于上述，本发明的芯片除了具有用于电性连接的导电柱外，还具有用于支撑定位的支撑柱，因此芯片于接合时可以降低受力不均而导致芯片倾斜的现象。此外，由于应力可以较均匀的分散，因此可以减少因接合处断裂引发电性接合失败的可能，进而提升芯片封装结构的可靠度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1D是依照本发明一实施例的一种芯片封装结构的制作流程的剖面示意图；
图2A至图2D是依照本发明一实施例的一种芯片封装结构的制作流程的剖面示意图。
附图标号说明：
100、200：芯片封装结构
110：线路基板
112：接垫
114：防焊层
120：芯片
1201：中心区
1202：边缘区
120a：芯片的主动表面
120s：芯片的侧壁
122：导电柱
124：支撑柱
130、130a、230、230a：两阶段热固性胶层
140：封装胶体
150：底胶层
具体实施方式
图1A至图1D是依照本发明一实施例的一种芯片封装结构100的制作流程的剖面示意图。请参考图1A，首先，提供线路基板110与芯片120。详细来说，线路基板具有多个接垫112与防焊层114。防焊层114覆盖线路基板110中的导电线路(未示出)并裸露出多个接垫112，以利于接垫112进行后续的电性连接。芯片120具有主动表面120a。芯片120例如是存储器芯片、微处理器芯片或特殊应用集成电路芯片(ASIC)，然而，本发明不限制芯片120的种类，可视实际设计需求而定。
请继续参考图1A，线路基板110形成有两阶段热固性胶层130。两阶段热固性胶层130例如是半硬化阶段环氧树脂(b-stage epoxy resin)。形成两阶段热固性胶层130的方法可以包括旋转涂布制程或印刷制程。两阶段热固性胶层例如是于A阶时为液态(Liquid)，于B阶时为部分固化的半固态(Jelly)，而于C阶时则为完全固化的固态(Solid)的环氧树脂(epoxy resin)。在本实施例中，如图1A所示，两阶段热固性胶层130可以是先以液态方式涂布于基板上，再经过升温加热程序预固化两阶段热固性胶层130。在此，使A阶两阶段热固性胶层部份固化成B阶两阶段热固性称胶层为预固化程序。在一些实施例中，两阶段热固性胶层130可以是被接垫112所围绕。
另一方面，芯片120的主动表面120a形成有导电柱122与支撑柱124。详细来说，导电柱122位于芯片120的中心区1201；而支撑柱124位于芯片120的边缘区1202，其中中心区1201较边缘区1202远离芯片120的侧壁120s。换句话说，相对于支撑柱124来说，导电柱122较远离芯片120的侧壁120s。在一些实施例中，导电柱122与支撑柱124可以是多个，且多个导电柱122位于多个支撑柱124之间。应说明的是，尽管图1A中仅具有两个导电柱122与两个支撑柱124，然而，本发明不限制导电柱122与支撑柱124的数量，可依实际设计需求而定。
请参考图1B，使线路基板110朝下相对芯片120接合，线路基板110通过两阶段热固性胶层130抵接芯片120的主动表面120a，并使所述两阶段热固性胶层130落在导电柱122与支撑柱124之间。换句话说，两阶段热固性胶层130设置于芯片120的主动表面120a与线路基板110之间，并连接线路基板110与芯片120。详细来说，线路基板110、导电柱122、支撑柱124与芯片120包围两阶段热固性胶层130，而导电柱122与支撑柱124对应抵接于线路基板110的接垫112上。在本实施例中，由于预固化的两阶段热固性胶层130还具有部分黏性，因此可以辅助线路基板110，使其于接合程序前暂时固定于芯片120的主动表面120a上。
接着，进行接合程序，芯片120通过导电柱122电性连接线路基板110，并受支撑柱124支撑定位于线路基板110。接合程序例如是覆晶接合程序。在一些实施例中，支撑柱124除了支撑功能外也可以具有导电功能，因此可以增加线路布局上的弹性。支撑柱124与导电柱122所选用的材质可为铜、银、金或其它导电的合金，于本实施例中，支撑柱124与导电柱122为铜柱，并在铜柱顶部设置有材质含钖的焊帽(未标号)，以与线路基板110上的接垫112接合；于本实施例中，支撑柱124与导电柱122顶部的焊帽形状为半球状，于其它实施例中，亦可利用电镀方式形成为平顶的焊锡层；然而，本发明不限于此，支撑柱124也可以是不具有导电功能，端视芯片设计而定。在本实施例中，由于芯片120除了具有用于电性连接的导电柱122外，还具有用于支撑定位的支撑柱124，因此芯片120于接合时可以降低受力不均而导致芯片倾斜的现象。此外，由于应力可以较均匀的分散，进而减少因接合处断裂引发电性接合失败的可能，进而提升芯片封装结构100的可靠度。
请参考图1C，使两阶段热固性胶层130完全固化。例如是使用加热制程进行固化，而加热制程例如是升温烘烤。也就是说，可以是对半固化的两阶段热固性胶层130进行加热，使半固化的两阶段热固性胶层130变为完全固化的两阶段热固性胶层130a。接着，形成封装胶体140于线路基板110上，以包覆芯片120、导电柱122、支撑柱124以及两阶段热固性胶层130a。封装胶体140的材料例如是环氧模压树脂(Epoxy Molding Compound,EMC)。在一些实施例中，可以选择性地于固化步骤与形成封装胶体140的步骤之间进行上下翻面的步骤，但本发明不限于此。于此，大致完成芯片封装结构100。值得一提的是，两阶段热固性胶层130完全固化程序亦可于封装胶体140模封之后再进行升温加热。
请参考图1D，在一些其他的实施例中，在形成封装胶体140于线路基板110上之前，可以还包括形成底胶层150于线路基板110与芯片120的主动表面120a之间，以包覆导电柱122、支撑柱124与两阶段热固性胶层130a。详细来说，底胶层150填入线路基板110与芯片120的主动表面120a之间的间隙中。底胶层150的材料可与封装胶体140不同或相同。
在此必须说明的是，以下实施例沿用上述实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明，关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
图2A至图2D是依照本发明一实施例的一种芯片封装结构200的制作流程的剖面示意图。请同时参考图2A至图2D，图2A至图2D的实施例与图1A至图1D中的实施例差别在于：在使线路基板110通过两阶段热固性胶层230抵接芯片120的主动表面120a之前，两阶段热固性胶层230并未进行加热预固化程序。
详细来说，两阶段热固性胶层230一开始时是呈糊状(Jelly)，在使线路基板110通过两阶段热固性胶层230抵接芯片120的主动表面120a的过程中，两阶段热固性胶层230因覆晶接合而受压向外略呈变形，以包覆导电柱122与支撑柱124，如图2B所示。接着，再使两阶段热固性胶层230升温加热至完全固化，以形成两阶段热固性胶层230a，如图2C所示。在本实施例的芯片封装结构200中，两阶段热固性胶层230先包覆导电柱122与支撑柱124，再通过封装胶体140包覆芯片120、导电柱122、支撑柱124以及两阶段热固性胶层230，因此可以进一步提供缓冲及防潮防尘等效果，进而提升芯片封装结构200的可靠度。此外，两阶段热固性胶层230加热完全固化程序亦可于封装胶体140模封后进行，其加热时机可于模封前亦可于模封后。
综上所述，本发明的芯片除了具有用于电性连接的导电柱外，还具有用于支撑定位的支撑柱，因此芯片于接合时可以降低受力不均而导致芯片倾斜的现象。此外，由于应力可以较均匀的分散，因此可以减少因接合处断裂引发电性接合失败的可能。进而提升芯片封装结构的可靠度。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (10)

1.一种芯片封装结构的制作方法，其特征在于，包括：
提供线路基板与芯片，其中所述线路基板形成有两阶段热固性胶层，且所述芯片的主动表面形成有导电柱与支撑柱；
使所述线路基板通过所述两阶段热固性胶层抵接所述芯片的所述主动表面，并使所述两阶段热固性胶层落在所述导电柱与所述支撑柱之间，接着，进行接合程序，所述芯片通过所述导电柱电性连接所述线路基板，并受所述支撑柱支撑定位于所述线路基板；
形成封装胶体于所述线路基板上，以包覆所述芯片、所述导电柱、所述支撑柱以及所述两阶段热固性胶层；以及
加热使所述两阶段热固性胶层完全固化。
2.根据权利要求1所述的芯片封装结构的制作方法，其特征在于，所述制作方法还包括：
在使所述线路基板通过所述两阶段热固性胶层抵接所述芯片的所述主动表面之前，使所述两阶段热固性胶层预固化。
3.根据权利要求1所述的芯片封装结构的制作方法，其特征在于，所述制作方法还包括：
在形成所述封装胶体于所述线路基板上之前，形成底胶层于所述线路基板与所述芯片的所述主动表面之间，以包覆所述导电柱、所述支撑柱与所述两阶段热固性胶层。
4.根据权利要求1所述的芯片封装结构的制作方法，其特征在于，所述两阶段热固性胶层呈糊状，在使所述线路基板通过所述两阶段热固性胶层抵接所述芯片的所述主动表面的过程中，所述两阶段热固性胶层受压变形，以包覆所述导电柱与所述支撑柱。
5.一种芯片封装结构，其特征在于，包括：
线路基板；
芯片，具有主动表面，其中所述主动表面设有导电柱与支撑柱，所述芯片通过所述导电柱电性连接所述线路基板，并受所述支撑柱支撑定位于所述线路基板；
两阶段热固性胶层，设置于所述芯片的所述主动表面与所述线路基板之间；以及
封装胶体，设置于所述线路基板上，以包覆所述芯片、所述导电柱、所述支撑柱以及所述两阶段热固性胶层。
6.根据权利要求5所述的芯片封装结构，其特征在于，所述两阶段热固性胶层连接所述线路基板与所述芯片，并落在所述导电柱与所述支撑柱之间。
7.根据权利要求5所述的芯片封装结构，其特征在于，所述两阶段热固性胶层连接所述线路基板与所述芯片，并包覆所述导电柱与所述支撑柱。
8.根据权利要求5所述的芯片封装结构，其特征在于，所述芯片封装结构还包括底胶层，设置于所述线路基板与所述芯片的所述主动表面之间，以包覆所述导电柱、所述支撑柱以及所述两阶段热固性胶层。
9.根据权利要求5所述的芯片封装结构，其特征在于，所述芯片具有中心区及边缘区，所述中心区较所述边缘区远离所述芯片的侧壁，且所述导电柱位于所述中心区，所述支撑柱位于所述边缘区。
10.根据权利要求5所述的芯片封装结构，其特征在于，所述芯片封装结构包括多个所述导电柱与多个所述支撑柱，且所述多个导电柱位于所述多个支撑柱之间。
CN201910501116.6A 2019-03-15 2019-06-11 芯片封装结构及其制作方法 Pending CN111696874A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW108108896A TWI688017B (zh) 2019-03-15 2019-03-15 晶片封裝結構及其製造方法
TW108108896 2019-03-15

Publications (1)

Publication Number Publication Date
CN111696874A true CN111696874A (zh) 2020-09-22

Family

ID=70766960

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910501116.6A Pending CN111696874A (zh) 2019-03-15 2019-06-11 芯片封装结构及其制作方法

Country Status (2)

Country Link
CN (1) CN111696874A (zh)
TW (1) TWI688017B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI720851B (zh) * 2020-03-20 2021-03-01 南茂科技股份有限公司 晶片封裝結構及其製造方法
US11222871B2 (en) * 2020-05-05 2022-01-11 Nanya Technology Corporation Semiconductor package having multiple voltage supply sources and manufacturing method thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020058208A (ko) * 2000-12-29 2002-07-12 마이클 디. 오브라이언 반도체패키지 및 그 제조 방법
CN101552215A (zh) * 2008-04-01 2009-10-07 南茂科技股份有限公司 覆晶封装结构及其封装制程
CN101552245A (zh) * 2008-04-03 2009-10-07 南茂科技股份有限公司 覆晶封装结构及其制程
CN102194707A (zh) * 2010-03-01 2011-09-21 南茂科技股份有限公司 制造半导体结构的方法
TW201138037A (en) * 2010-04-20 2011-11-01 Walton Advanced Eng Inc Flip-chip bonding method and structure for non-array bumps
CN106206464A (zh) * 2015-05-29 2016-12-07 南茂科技股份有限公司 覆晶封装结构与芯片

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110086856A (ko) * 2008-11-25 2011-08-01 스미토모 베이클리트 컴퍼니 리미티드 전자 부품 패키지 및 전자 부품 패키지의 제조 방법
JP6232249B2 (ja) * 2013-02-27 2017-11-15 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
TWI635579B (zh) * 2017-07-13 2018-09-11 力成科技股份有限公司 封裝結構及其製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020058208A (ko) * 2000-12-29 2002-07-12 마이클 디. 오브라이언 반도체패키지 및 그 제조 방법
CN101552215A (zh) * 2008-04-01 2009-10-07 南茂科技股份有限公司 覆晶封装结构及其封装制程
CN101552245A (zh) * 2008-04-03 2009-10-07 南茂科技股份有限公司 覆晶封装结构及其制程
CN102194707A (zh) * 2010-03-01 2011-09-21 南茂科技股份有限公司 制造半导体结构的方法
TW201138037A (en) * 2010-04-20 2011-11-01 Walton Advanced Eng Inc Flip-chip bonding method and structure for non-array bumps
CN106206464A (zh) * 2015-05-29 2016-12-07 南茂科技股份有限公司 覆晶封装结构与芯片

Also Published As

Publication number Publication date
TWI688017B (zh) 2020-03-11
TW202036734A (zh) 2020-10-01

Similar Documents

Publication Publication Date Title
US9153562B2 (en) Stacked packaging improvements
US6759737B2 (en) Semiconductor package including stacked chips with aligned input/output pads
US7399658B2 (en) Pre-molded leadframe and method therefor
US20120313234A1 (en) Qfn package and manufacturing process thereof
JP2001015679A (ja) 半導体装置及びその製造方法
JPWO2007023852A1 (ja) 半導体装置及びその製造方法
US8274153B2 (en) Electronic component built-in wiring substrate
US10121774B2 (en) Method of manufacturing a semiconductor package
US20100224986A1 (en) Mounted body and method for manufacturing the same
JP2012129464A (ja) 半導体装置およびその製造方法
US11862600B2 (en) Method of forming a chip package and chip package
US11139233B2 (en) Cavity wall structure for semiconductor packaging
CN112992837A (zh) 电子封装件及其制法
US10811378B2 (en) Electronic package and manufacturing method thereof
CN111696874A (zh) 芯片封装结构及其制作方法
US9576873B2 (en) Integrated circuit packaging system with routable trace and method of manufacture thereof
US20050224937A1 (en) Exposed pad module integrated a passive device therein
US20060214308A1 (en) Flip-chip semiconductor package and method for fabricating the same
US20010023994A1 (en) Semiconductor device and the method for manufacturing the same
US20060068332A1 (en) Method for fabricating carrier structure integrated with semiconductor element
KR101474189B1 (ko) 집적회로 패키지
US7642639B2 (en) COB type IC package to enhanced bondibility of bumps embedded in substrate and method for fabricating the same
CN113745199A (zh) 电子封装件
JP3857574B2 (ja) 半導体装置及びその製造方法
KR970013144A (ko) 반도체장치 및 그 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20200922

RJ01 Rejection of invention patent application after publication