CN111684423A - 确定由若干阵列存储的数据值之间的匹配 - Google Patents

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Abstract

描述了涉及确定由若干阵列存储的数据值之间的匹配的设备、系统和方法。使用所述数据值的系统可以基于所述数据值是否匹配来管理功能(包含对于预防产品损坏、人员安全和/或可靠操作至关重要的自动化功能)的执行。例如，本文描述的一种设备包含形成在单个存储器芯片上的多个存储器单元阵列。所述设备进一步包含比较器电路，所述比较器电路被配置为比较由从所述多个阵列中选择的两个阵列存储的数据值以确定由所述两个阵列存储的所述数据值之间是否存在匹配。所述设备进一步包含输出部件，所述输出部件被配置为响应于确定由所述两个阵列存储的所述数据值之间的所述匹配而输出所述两个阵列中的一个阵列的数据值。

Description

确定由若干阵列存储的数据值之间的匹配
技术领域
本发明总体上涉及半导体存储器和方法，并且更具体地涉及用于确定由若干阵列存储的数据值之间的匹配的设备、系统和方法。
背景技术
存储器装置通常被提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，所述存储器包含易失性存储器和非易失性存储器。易失性存储器可能需要电力来维持其数据(例如，主机数据、错误数据等)。易失性存储器可包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)和晶闸管随机存取存储器(TRAM)，以及其它类型。非易失性存储器可通过在未供电时保留所存储的数据来提供持久性数据。非易失性存储器可包含NAND快闪存储器、NOR快闪存储器和可变电阻存储器(诸如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM))和磁阻式随机存取存储器(MRAM)(诸如自旋力矩转移随机存取存储器(STTRAM))，以及其它类型。
电子系统通常包含多个处理资源(例如，一或多个处理器)，所述处理资源可从合适位置检索指令并执行所述指令和/或将所执行指令的结果存储到合适位置(例如，易失性和/或非易失性存储器)。处理器可包含多个功能单元，诸如算术逻辑单元(ALU)电路、浮点单元(FPU)电路和组合逻辑块，(例如)所述功能单元可用于通过对数据(例如，一或多个操作数)执行诸如AND、OR、NOT、NAND、NOR和XOR以及反相(例如，NOT)逻辑运算之类的逻辑运算而执行指令。例如，功能单元电路可用于经由多个运算对操作数执行诸如加法、减法、乘法及除法之类的算术运算。
在许多实例中，处理资源可在存储器装置(例如，包含多个存储器阵列)外部，并且可经由处理资源与存储器阵列之间的总线存取数据以执行指令集。然而，指令中的数据值的存储和/或存取以及此类数据值从存储体到存储器装置外部的处理器的移动中的一或多个错误可能影响指令是否可按预期被执行以由外部处理资源执行操作。
附图说明
图1A和1B是示出根据本公开的多个实施例在至少两个存储器单元阵列上存储单个数据文件的实例的示意图。
图2是根据本公开的多个实施例的存储器装置的一部分上的存储器单元阵列的实例的框图。
图3是示出根据本公开的多个实施例的用于比较由两个阵列存储的数据值的电路的实例的示意图。
图4是示出根据本公开的多个实施例的比较器部件电路的实例的示意图。
图5是示出根据本公开的多个实施例的耦合到比较器电路的两个阵列的实例的框图。
图6是根据本公开的多个实施例的用于确定由两个阵列存储的数据值之间的匹配的流程图。
具体实施方式
本公开包含与确定由两个阵列存储的数据值之间的匹配相关联的系统、设备和方法。在多个实施例中，一种设备包含多个存储器单元阵列，所述多个存储器单元阵列形成在单个存储器芯片上。所述设备进一步包含比较器电路，所述比较器电路被配置为比较由从所述多个阵列中选择的两个阵列存储的数据值以确定由所述两个阵列存储的所述数据值之间是否存在匹配。所述设备进一步包含所述比较器电路的输出部件，所述输出部件被配置为响应于确定由所述两个阵列存储的所述数据值之间的所述匹配而输出所述两个阵列中的一个阵列的数据值。
形成在单个存储器芯片上(例如，芯片上)在本文中旨在表示与存储器阵列(例如，如在108处所示并结合图1A和1B以及本文其它地方所描述)形成(例如，定位)在相同芯片上。如本文所使用的“存储器阵列”是通用术语，所述通用术语旨在包含结合图2示出和描述的存储体组213、存储体214和/或存储体区段216(例如，在DRAM配置中，但是存储器阵列不限于在DRAM配置中)。在许多实施例中，存储器区段216可对应于DRAM存储器阵列和/或存储体的“子阵列”。
相比之下，形成在不同芯片上(例如，芯片外)在本文中旨在表示形成(例如，定位)在与执行从芯片上接收(例如，发送)的指令(例如，以数据值序列编码)相关联的芯片上，所述指令由外部处理资源(例如，如在338处示出并结合图3以及本文其它地方描述的功能性)执行操作。监测器(例如，如在339处所示并结合图3所述)也可形成在芯片外(例如，耦合到至少一个功能性338)以接收确定由两个阵列存储的指令的数据值之间不匹配的通知。
基于执行由存储器阵列存储并从存储器阵列存取的数据值(指令)序列来执行功能可以是许多自动化系统的组成部分。使用所述数据值的系统可以基于所述数据值是否匹配来管理功能(包含对于预防产品损坏、人员安全和/或可靠操作至关重要的自动化功能)的执行。有助于自动化系统的功能的适当执行对于预防包含此类自动化系统的产品(例如，诸如汽车、火车、飞机、火箭、空间站等自主交通工具，等等)的损坏和/或使用和/或靠近此类自动化系统的人员(例如，自主交通工具的乘客、骑自行车者、行人、观察者等等)的安全是至关重要的。
因此，在此类实施方案中利用的自动化系统可受益于为了执行有助于自动化系统的功能而要执行的所存储的数据值中的较低错误率(例如，相对于被认为对于诸如蜂窝电话、智能电话、个人计算机等其它实用程序可接受的错误率)。因此，由两个阵列冗余地存储的数据值(指令)之间的匹配的确定和/或本文描述的没有此匹配的通知可以增强对包含此类自动化系统的产品的损坏预防和/或使用和/或靠近此类自动化系统的人员的安全。
本文的附图遵循编号惯例，其中附图标记的第一数字或多个数字对应于图号，而其余数字表示附图中的元件或部件。可以通过使用类似数字表示不同附图之间的类似元件或部件。例如，108可指代图1A中的元件“08”，而类似元件可以在图3中指代为308。
图1A和1B是示出根据本公开的多个实施例的在至少两个阵列上冗余地存储单个数据文件的实例的示意图100。两个存储器单元阵列由108-0处的阵列X和108-1处的阵列Y表示，但是在许多实施例中，单个数据文件102可被存储在两个以上阵列中，并且可从所述两个以上阵列中选择两个阵列以用于数据值的比较，如本文所述。单个数据集或文件102可以是或可包含多个数据值，所述数据值被编码为为了执行操作(例如，用于控制自主交通工具朝向到达预期目的地的行进的制动、加速、转向等等)而执行的指令。本文所提及的单个数据文件102也可以或替代地被称为数据、数据集等。在各种上下文中，数据还可包含控制信息或可执行指令。
单个数据文件102可使用k位数据总线104从例如主机(未示出)接收，其中k可表示在某个时间(例如，在计算机的一个周期中)接收的单个数据文件102中的数据值的数量(位数)。在多个实施例中，如在图1A和1B中所示的实例中，由k位数据总线104接收的数据值的数量可以是16，但是实施例不限于16位数据总线。
可使用耦合到k位数据总线的解串器105将k位数据解串为n个部分。k位数据的n个部分可经由kn位数据总线107移动(例如，电子传输)到两个阵列中的至少一个阵列(例如，移动到阵列108-0和/或阵列108-1)。在多个实施例中，如在图1A和1B所示的实例中，经由kn位数据总线107移动的数据值的数量可以是256(＝16×16)，但是实施例不限于256位数据总线。k位数据的n个部分可作为单个数据文件102冗余地存储在两个阵列上。
如图1A所示，在一些实施例中，单个数据文件102可经由单独地耦合到两个单独阵列(例如，分别耦合到阵列108-0和阵列108-1)的两组数据线(例如，kn位数据总线107-0和107-1)并行冗余地存储在两个阵列上。kn位数据总线107-0和107-1各自可以是将冗余单个数据文件(例如，重复数据值)移动到两个单独阵列108-0和108-1中的每个阵列的多个物理数据线。
如图1B所示，在一些实施例中，单个数据文件102可经由耦合到两个阵列中的第一阵列(例如，阵列108-0)的一组数据线107存储在所述第一阵列上。可以对存储在第一阵列108-0上的单个数据文件执行复制功能109以将单个数据文件102冗余地存储在第二阵列108-1上。
图2是根据本公开的多个实施例的存储器装置210的一部分上的存储器单元阵列的实例的框图。如本文所述，可在单个存储器芯片上形成多个存储器单元阵列。图2中所示的存储器装置210的部分可形成(例如，包含)在单个存储器芯片上(例如，可在芯片上)。在许多实施例中，在芯片上还旨在表示与耦合到多个阵列的控制器211和/或感测电路212形成在相同芯片上。
控制器211(例如，存储体控制逻辑和定序器)可包含控制电路，所述控制电路为硬件、固件或软件或它们的组合的形式。作为实例，控制器211可包含状态机、定序器和/或一些其它类型的控制电路，其可以耦合到印刷电路板的专用集成电路(ASIC)的形式来实施。在许多实施例中，控制器211可与主机(未示出)位于相同位置(例如，在片上系统(SOC)配置中)。
主机和/或专用部件可包含在其上形成有存储器装置210的芯片外部(芯片外)的多个处理资源(例如，一或多个处理器、微处理器或某种其它类型的控制电路)。外部处理资源能够(例如，经由控制器211)存取存储器装置210以对从存储器装置210移动的数据值执行操作。至少一些操作可由与主机和/或专用部件相关联的各种功能性(例如，如在338处示出并结合图3以及本文其它地方描述的功能性)来执行。在多个实施例中，控制器211还可包含用于执行处理操作的多个处理资源。控制器211可对整个指令块(例如，与执行编码在单个数据文件中的指令相关联的命令)和数据执行地址解析，并指示(例如，控制)数据和命令的分配和存储进入阵列中的分配位置(例如，存储体组213、存储体214和/或存储体区段216)和/或外部目的地。
感测电路212可被配置为(例如，通过选择性地耦合到阵列中的存储器单元的特定行)感测由阵列存储的数据值。所感测的数据值可供比较器电路(例如，如在332处所示并结合图3以及本文其它地方所描述)存取，所述比较器电路被配置为比较由两个阵列存储的单个数据文件102的数据值以确定由两个阵列存储的数据值之间是否存在匹配。所述匹配可以在由其中冗余地存储数据值的两个阵列存储的单个数据文件102的数据值之间。
控制器211可被配置为(例如，从主机和/或功能性338)接收对所存储的单个数据文件102的请求。在多个实施例中，控制器211可被配置为指示比较器电路332存取由至少两个阵列存储的数据值以确定两个阵列之间是否存在匹配。
在多个实施例中，在芯片上也可旨在表示与比较器电路332形成在相同芯片上，所述比较器电路可包含输出部件(例如，如在333所示并结合图3以及本文其它地方所描述)。在许多实施例中，在芯片上也可旨在表示与解串器105和/或串行化器(例如，在如334处所示并结合图3以及本文其它地方所描述)以及相关联的数据线(例如，总线104和107)形成在相同芯片上。
可以不同方式实施多个阵列108，所述多个阵列与存储器装置210一起形成在芯片上并且其上由在许多实施例中至少两个阵列冗余地存储有单个数据文件102。在多个实施例中，其上冗余地存储有单个数据文件102的两个阵列可各自对应于形成在芯片上的不同存储体组(例如，存储体组213-0、213-1、213-2和213-N，但是不同存储体组的数量不限于四个)。每个不同的存储体组可以具有形成在芯片上的多个存储体(例如，存储体214-0、214-1、214-2和214-M，但是存储体的数量不限于四个)。在许多实施例中，两个阵列可各自对应于形成于芯片上的不同存储体。不同的存储体可从存储体214-0、214-1、214-2和214-M中选择。在许多实施例中，两个阵列可各自对应于形成于芯片上的单个存储体(例如，存储体214-0以及其它可能的存储体)的不同部分(例如，区段216-0、216-1、216-2和216-P，但是区段的数量不限于四个)。
在各种实施例中，多个存储体214-0、...、214-M的多个存储体组213-0、...、213-N中的任何两个存储体组，和/或在芯片上的各个位置处的多个区段216-0、...216-P可被选择用于单个数据文件102的冗余存储和/或用于存储在其上的数据值的比较以确定可能的匹配。对在哪个阵列上存储单个数据文件102的确定可能受到单个数据文件的大小(例如，数据值的数量)以及其它可能考虑因素的影响。例如，在对两个阵列的其它可能选择中，可选择图2所示的四个存储体组213中的两个存储体组，可选择存储体组213-0中的四个存储体214中的两个存储体，或者可选择两个不同存储体组中的每个存储体组中的一个存储体，和/或可选择存储体214-0中的四个区段216中的两个区段，或者可选择三个不同存储体中的每个存储体中的一个区段。
在多个实施例中，从多个阵列中选择的用于单个数据文件102的冗余存储的两个阵列可各自以DRAM配置形成在芯片上。本文描述的电路的实施方案可用于确定例如由DRAM配置中的两个阵列存储的数据值之间的匹配，所述DRAM配置符合诸如由JEDEC公布的那些协议，包含DDR3、DDR4等。
取决于芯片上的存储器装置210和/或阵列213、214、216的架构，其上冗余地存储有单个数据文件102的阵列可能未在物理上彼此接近(例如，邻近和/或邻接)。例如，考虑到布线和/或管芯尺寸考虑因素，阵列213、214、216可(例如，经由通道217和/或219)彼此物理分离。
图3是示出根据本公开的多个实施例的用于比较由两个阵列存储的数据值的电路的实例的示意图。如本文所述，可在芯片336上形成多个存储器单元阵列，并且在一些实施例中，单个数据文件102可由所述多个阵列中的两个阵列(例如，在308-0处的阵列X和在308-1处的阵列Y)中的每个阵列冗余地存储。在多个实施例中，包含两个阵列308-0和308-1的多个阵列可各自以相同的存储器单元配置形成于芯片336上。相同配置可促进比较器电路332对从两个阵列308-0和308-1经由相应的数据线(例如，kn位数据总线)307-0和307-1存取的冗余存储的数据值的比较和匹配。
例如，多个阵列中的每个阵列(例如，如在213、214和/或216处所示并结合图2所描述)可被配置为DRAM电路，在所述DRAM电路中，存储体组213中的每个存储体组可包含相同数量的存储体214，并且存储体214中的每个存储体可包含相同数量的区段216(例如，子阵列)。每个存储体214和/或区段216可包含相同数量的行的存储器单元。每行可包含相同数量的存储器单元，由此每个存储体214和/或区段216可包含相同数量的列的存储器单元。DRAM配置中的存储器单元可各自形成为一个存取装置(例如，晶体管)和一个存储元件(例如，电容器)1T1C存储器单元，其各自可耦合到感测电路212中的感测放大器(未示出)。然而，实施例不限于此，使得一些实施例可具有2T2C DRAM配置(例如，其中每个存储器单元可耦合到感测电路212中的感测放大器和/或计算部件(未示出))或其它配置(例如，3T配置以及其它可能的配置)中的存储器单元。
比较器电路332可被配置为比较由从多个阵列中选择的两个阵列308-0和308-1存储的数据值以确定由两个阵列存储的数据值之间是否存在匹配。如本文所述，单个数据文件102可由两个阵列中的每个阵列冗余地存储，并且比较器电路332可被配置为比较由两个阵列存储的单个数据文件的数据值。比较器电路332可与多个阵列一起形成(例如，定位)在芯片336上。比较器电路332可位于芯片336上的各个位置(例如，考虑到布线和/或定时考虑因素)。
比较器电路332可进一步被配置为基于可调失配阈值次数和/或由两个阵列存储的单个数据文件102中的数据值的此类失配的位置来确定数据值之间是否存在匹配。在多个实施例中，可调失配阈值次数可以是0至10次失配，其可基于多个参数(例如，单个数据文件102中的数据值的数量)来调整。可调阈值次数可被调整为没有失配(0次失配)。例如，当由功能性338实现和/或控制的操作的适当执行可能影响乘客和/或旁观者的安全时，可选择0次失配作为阈值次数(例如，在许多其它可能的操作中，自主汽车的制动和/或规避操纵以避免与另一汽车和/或行人碰撞)。因此，形成在芯片336上的多个存储器单元阵列和/或比较器电路332可以形成(例如，定位)在自主交通工具上，以及各种其它可能的位置和/或实施方案。
比较器电路333的输出部件332可被配置为响应于确定由两个阵列存储的数据值之间的匹配而输出两个阵列中的一个阵列的数据值(例如，从阵列308-0或阵列308-1输出数据值)。例如，当比较器电路332确定由阵列308-0和阵列308-1存储的单个数据文件102的数据值之间存在匹配时，输出部件333可从两个阵列中的选定阵列(例如，默认阵列)输出数据值。
输出部件333可进一步被配置为将数据值从一个阵列发送到形成于芯片336上的串行化器334以输出到形成于芯片337之外的功能性338。串行化器334可被配置为将单个数据文件102的经由数据总线(例如，kn位数据总线)307从两个阵列308-0、308-1中的一个阵列移动到串行化器334的n个部分重构为单个数据值(位)序列。单个数据文件102的单个数据值序列可经由数据总线(例如，k位数据总线)304从串行化器334发送到功能性338。图3所示的功能性338可以是实现和/或控制各种操作的多个芯片外功能性中的一个芯片外功能性(例如，每个功能性可以实现和/或控制与由另一功能性实现和/或控制的那些操作不同的单个操作和/或一组操作的执行)。(例如，通过控制器211)识别(例如，通过主机和/或功能性)正在请求哪个特定的单个数据文件可以实现确定单个数据文件102的单个数据值序列所要被发送到的特定芯片外功能性。
在多个实施例中，可响应于由比较器电路332通过比较由阵列308-0和阵列308-1存储的单个数据文件102的数据值确定不匹配而发送不匹配的通知335。通知335可被发送到监测器部件339，所述监测器部件耦合到功能性338和/或功能性的一部分。接收到此通知335可以向监视部件339指示：可依赖由两个阵列存储的数据值(指令)序列而没有数据错误，并且旨在由功能性338执行的功能将被禁用(例如，由于可能由于错误指令的执行而发生的非预期结果)。响应于对由三个阵列中的至少两个阵列存储的数据值之间不匹配或失配的确定和通知335，监测器部件339可实现执行用于故障转移功能性(未示出)(例如，具有存储在芯片337之外的存储器中的指令的指定功能性)的指令。在多个实施例中，故障转移功能性可被执行以执行替代功能来代替所禁用的功能(例如，靠边停车并将自主汽车停放在可用停车位中等等)。
在多个实施例中，通知335还可响应于由比较器电路332确定由阵列308-0和308-1冗余地存储的数据值之间的匹配而被发送。确认对匹配的确定的通知335可被发送到功能性338、监测器部件339和/或被发送到主机。
可由特定信号(例如，数据值0)提供通过比较由阵列308-0和308-1存储的单个数据文件102的数据值确定不匹配的通知335。相比之下，可由不同信号(例如，数据值1)提供通过比较由阵列308-0和308-2存储的数据值确定匹配的通知335。
在许多实施例中，不匹配或匹配的通知335可在芯片337之外直接发送到功能性338、监测器部件339和/或经由专用数据线和/或引脚发送到主机，如图3中所指示。在许多实施例中(例如，其中可能不存在专用数据线和/或引脚)，通知335可经由串行化器334和/或先进/先出(FIFO)队列(未示出)发送。在许多实施例中，FIFO队列可用于确定串行化器334的输出顺序。在多个实施例中，通知335可直接或经由串行化器334和/或FIFO队列在芯片337之外发送到故障转移功能性以快速实现用于替代功能的指令的执行。通知335可作为包含在由串行化器334和/或FIFO队列输出的数据突发的特定位置(例如，最后一个单位间隔)的信号(例如，数据值0或1)来发送。替代地或另外，通知335可被发送到芯片336上的控制器211以确定是否将通知335在芯片337之外发送到功能性338、监测器部件339、故障转移功能性，和/或发送到主机以确定替代功能。
在多个实施例中，响应于比较器电路332对匹配的确定，单个数据文件102的n个部分可在芯片336上从比较器电路332发送到串行化器334。由串行化器334重构的单个数据文件102的单个数据值序列可从串行化器334在芯片337之外发送到功能性338，而不将通知335发送到监测器部件339。相比之下，响应于比较器电路332对不匹配的确定，通知335可以在芯片337之外发送到监测器部件339。
在多个实施例中，监测器部件339可被配置为响应于通知335的输入(例如，当比较器电路332确定通知不匹配时)而决定是否实现功能和/或实现何种功能。监测器部件339还可被配置用于输入来自(例如，自主交通工具的)多个其它部件和/或系统的多个信号和/或数据，以有助于做出是否实现功能和/或实现何种功能的决定。监测器部件339还可被配置为连续地实现故障转移功能性和/或执行替代功能(例如，直到对于所请求的单个数据文件在两个阵列之间存在匹配为止，或者直到在中断后已经恢复对存储器装置210的供电为止，等等)。
图4是示出根据本公开的多个实施例的比较器部件440的实例的示意图。图4中所示的比较器部件440可耦合到在332处示出并结合图3以及本文其它地方描述的比较器电路或可以是其一部分。
在具有从用于冗余地存储单个数据文件102的多个阵列中选择的两个阵列的多个实施例中，比较器电路332的一个比较器部件440可对应于两个阵列。例如，当多个阵列是从多个阵列中选择的两个阵列(例如，阵列308-0和308-1)时，一个比较器部件440可对应于两个阵列的配对。比较器部件440可被配置为经由与由两个阵列(例如，阵列X和阵列Y)存储的每个配对数据值相对应的逻辑门(例如，逻辑门442-0、442-1、...、442-Q)比较两个配对数据值(例如，数据值x0和y0、x1和y1、...、xQ和yQ)。
在多个实施例中，n位比较器部件440可比较冗余地存储在两个阵列中(例如，经由kn位数据总线107-0和107-1从阵列X和阵列Y存取)的所有kn个配对数据值(位)。例如，可使用对应的逻辑门逻辑门442-0、442-1、...、442-Q来分析用于冗余地存储在阵列X和Y中的单个数据文件102的所有配对数据值x0和y0、x1和y1、...、xQ和yQ，以确定在配对数据值中的每个配对数据值之间是否存在匹配。逻辑门442中的每个逻辑门可以是或可包含XNOR逻辑门，如图4所示，但是实施例不限于XNOR逻辑门。当从两个阵列存取的特定配对数据值匹配时，XNOR逻辑门可以输出特定信号(例如，数据值1)，而当从两个阵列存取的不同配对数据值不匹配时，XNOR逻辑门可以输出不同信号(例如，数据值0)。
由三个比较器部件440确定的差异指示符可用于指示配对的数据值的比较是否指示两个阵列的配对的匹配。例如，当来自阵列X和阵列Y的所有配对数据值匹配(X＝Y)时，逻辑门444可输出特定的差异指示符信号(例如，数据值1)，这由来自多个逻辑门442的匹配信号(例如，所有数据值1)的输出来确定。相比之下，当来自阵列X和阵列Y的所有配对数据值不匹配(X≠Y)时，逻辑门444可输出不同的差异指示符信号(例如，数据值0)，这由来自多个逻辑门442的非匹配信号(例如，至少一个数据值0)的输出来确定。逻辑门444可以是或可包含AND逻辑门，如图4所示，但是实施例不限于AND逻辑门。
图5是示出根据本公开的多个实施例的耦合到比较器电路的两个阵列的实例550的框图。如图5所示的实例550中所示，在多个实施例中，两个阵列(例如，508-0处的阵列X和508处的阵列Y)可在芯片536上(例如，经由两组数据线507-0和507-1)耦合到比较器电路532的相应比较器部件540。阵列508各自可在213、214和216处所示并结合图2描述的替代实施例中的一或多个替代实施例中形成。比较器部件540可如440处所示形成并如结合图4所描述地操作，或者比较器部件540可以不同配置形成(例如，在所述配置中具有不同逻辑门442和/或444或其它差异)。
在多个实施例中，比较器部件540可以可选择地耦合到比较器电路532的输出使能器552。比较器电路532的输出部件533可被配置为响应于确定由两个阵列存储的数据值之间的匹配而输出其中冗余地存储有单个数据文件102的两个阵列中的一个阵列的数据值。其上可冗余地存储有单个数据文件102的至少两个阵列可以是可存取的(例如，由位于芯片536上的控制器211和/或功能性538、监测器部件539和/或形成在芯片537外的主机经由单个网络套接字存取，并且不可经由用于冗余存储器的对应冗余网络套接字存取。
输出使能器552可被配置为响应于输出使能器552确定在多个实施例中由其中冗余地存储有单个数据文件102的两个阵列存储的数据值之间的匹配而实现输出部件533的激活。例如，当单个数据文件102的数据值在两个两个阵列508-0和508-1之间匹配(如相应的比较器部件540所确定的)时，输出使能器552可向输出部件533发送激活信号(例如，数据值1)。输出使能器552可进一步被配置为响应于输出使能器552确定由两个阵列存储的数据值之间不匹配而实现向形成在芯片537外的监测器部件539输出通知535(例如，如335处所示并结合图3所描述)。
例如，使能信号(例如，数据值1)可由输出使能器552的逻辑门输出以实现输出部件533的激活和/或提供通知535。输出使能器552的逻辑门可以是或可包含OR逻辑门，但是实施例不限于OR逻辑门。
所激活的输出部件533可被配置为(例如，作为多路复用器)响应于确定由两个阵列存储的数据值之间的匹配而在第一总线555-0与第一阵列(例如，在508-0处的阵列X)的耦合和第二总线555-1与第二阵列(例如，在508-1处的阵列Y)的耦合之间进行选择。从第一阵列或第二阵列存取的数据值可经由数据总线507(例如，在307处所示并结合图3描述的kn位数据总线)移动到串行化器534。串行化器534可将从第一阵列或第二阵列存取的数据值作为单个数据文件102的单个数据值序列经由数据总线504(例如，在304处所示并结合图3描述的k位数据总线)在芯片537之外发送。因此，输出部件533可实现向形成于芯片537之外的功能性538输出与来自第一阵列或第二阵列的匹配相对应的数据值。
验证部件554可被配置为指示所激活的输出部件533(例如，经由第一总线555-0与在508-0处的阵列X的选择和耦合或经由第二总线555-1与在508-1处的阵列Y的选择和耦合)输出有效匹配(例如，来自阵列X或阵列Y)的数据值。例如，验证部件554的逻辑门可输出特定的验证信号(例如，数据值0)，以实现经由所激活的输出部件533从在507-0处的阵列X输出数据值。相比之下，验证部件554的逻辑门可输出不同的验证信号(例如，数据值1)，以实现经由所激活的输出部件533从在507-1处的阵列Y输出数据值。验证部件554的逻辑门可以是或可包含AND逻辑门。在多个实施例中，AND逻辑门可具有耦合到NOT逻辑门的一个输入，但是实施例不限于AND逻辑门和/或NOT逻辑门。
选择部件556可被配置为响应于确定两个阵列中的第一阵列(例如，508-0处的阵列X)与第二阵列(例如，508-1处的阵列Y)之间的匹配而实现指示输出部件533选择第一阵列作为默认选项。在多个实施例中，默认选项可以是阵列X或阵列Y(例如，考虑布线和/或定时考虑因素)。
图6是根据本公开的多个实施例的用于确定由两个阵列存储的数据值之间的匹配的方法660的流程图。除非明确说明，否则本文描述的方法的要素不限于特定的顺序或序列。另外，本文描述的多个方法实施例或其要素可以在相同或基本相同的时间点执行。
在框662处，在多个实施例中，方法660可包含由存储器装置(例如，如在210处所示并结合图2所描述)接收单个数据文件(例如，如在102处所示并结合图1以及本文其它地方所描述)。在框663处，方法660可包含将单个数据文件冗余地存储在形成于芯片上的两个存储器单元阵列上(例如，如结合图1和2以及本文其它地方所描述)。在框664处，方法660可包含比较由两个阵列存储的单个数据文件的数据值以确定在由两个阵列存储的数据值之间是否存在匹配(例如，如结合图1和3至5以及本文其它地方所描述)。在框665处，方法660可包含响应于确定由两个阵列存储的数据值之间的匹配而输出两个阵列中的一个阵列的数据值(例如，如结合图1、3至5以及本文其它地方所描述)。
在多个实施例中，方法660可包含中断被供应到形成于芯片上的存储器装置的电力。中断电力可导致至少部分地基于中断电力来禁用通过执行由芯片上的单个数据文件存储的指令而执行的功能。响应于功能被禁用，方法880可包含输出所禁用的功能的通知(例如，如在335处所示并结合图3以及本文其它地方所描述)，以实现存储在芯片之外的故障转移功能性以执行替代功能(例如，代替所禁用的功能)。
在本公开的以上详细描述中，参考形成本公开的一部分并且其中通过说明示出本公开的一或多个实施例可如何实践的附图。足够详细描述这些实施例以使本领域的一般技术人员能够实践本公开的实施例，并且应当理解，可以在不脱离本公开的范围的情况下利用其它实施例并做出工艺、电气和结构改变。
如本文所使用的，特别是关于附图所使用的，带连字符数字和/或诸如“X”、“Y”、“N”、“M”等符号的附图标记(例如，图2中的213-0、213-1、213-2和213-N)指示可包含如此指定的多个特定特征。还应当理解，本文使用的术语仅用于描述特定实施例，而不意图限制。如本文所使用的，除非上下文另有明确规定，否则单数形式“一(a/an)”和“该”包含单数和复数指代物，“多个”、“至少一个”和“一或多个”也是如此(例如，多个存储器阵列可指代一或多个存储器阵列)，而“多个”旨在指代一个以上的此类事物。此外，在整个申请中，词语“可能”和“可以”以允许含义(即，有……的潜在性、能够)而不是强制性含义(即，必须)使用。术语“包含”及其派生词是指“包含但不限于”。视上下文而定，术语“被耦合”和“耦合”是指物理上直接或间接地连接以访问和/或移动(传输)指令(例如，控制信号、地址信号等)和数据。视上下文而定(例如，一或多个数据单元或“位”)，术语“数据”和“数据值”在本文中可互换使用，并且可具有相同含义。
尽管本文已经示出和描述了包含阵列、比较器电路、比较器部件、输出使能器、验证部件、输出部件、功能性、监测器部件以及用于确定由三个阵列存储的数据值之间的匹配的其它电路的各种组合和配置的示例性实施例，但是本公开的实施例不限于本文明确叙述的那些组合。阵列、比较器电路、比较器部件、输出使能器、验证部件、输出部件、功能性、监测器部件以及本文所公开的用于确定由三个阵列存储的数据值之间的匹配的其它电路的其它组合和配置明确地包含在本公开的范围内。
尽管已在本文中示出和描述特定实施例，但是本领域的一般技术人员应当明白，意图实现相同结果的布置可取代所示的特定实施例。本公开旨在涵盖本公开的一或多个实施例的调整或变化。应当理解，以上描述是以说明性的方式进行的，而不是限制性的。通过阅读以上描述，以上实施例的组合以及本文未具体描述的其它实施例对于本领域技术人员将是显而易见的。本公开的一或多个实施例的范围包含其中使用上述结构和过程的其它应用。因此，本公开的一或多个实施例的范围应当参考所附权利要求以及此类权利要求所赋予的等同物的全部范围来确定。
在前述具体实施方式中，出于简化本公开的目的，将一些特征一起分组在单一实施例中。本公开的方法不应被解译为反映本公开的所公开实施例必须使用比每个权利要求中明确叙述的特征更多的特征的意图。相反，如以下权利要求所反映的，本发明主题在于少于单个公开实施例的所有特征。因此，特此将所附权利要求并入具体实施方式中，其中每一权利要求独立地作为单独实施例。

Claims (20)

1.一种设备，其包括：
多个存储器单元阵列，所述多个存储器单元阵列形成在单个存储器芯片上；
比较器电路，所述比较器电路被配置为比较由从所述多个阵列中选择的两个阵列存储的数据值以确定由所述两个阵列存储的所述数据值之间是否存在匹配；以及
所述比较器电路的输出部件，所述输出部件被配置为响应于确定由所述两个阵列存储的所述数据值之间的所述匹配而输出所述两个阵列中的一个阵列的数据值。
2.根据权利要求1所述的设备，其中所述比较器电路被配置为比较由所述两个阵列存储的单个数据集的数据值。
3.根据权利要求1所述的设备，其中所述两个阵列各自以相同的存储器单元配置形成在所述单个存储器芯片上。
4.根据权利要求1所述的设备，其中：
形成在所述单个存储器芯片上的所述多个存储器单元阵列形成在自主交通工具上；以及
所述设备包括所述单个存储器芯片之外的其它存储器，所述其它存储器存储可执行用于故障转移功能性的指令，所述指令响应于确定由所述两个阵列存储的所述数据值之间不匹配或失配而执行。
5.根据权利要求1所述的设备，其中所述比较器电路进一步被配置为基于由所述两个阵列存储的数据值的可调失配阈值次数来确定所述数据值之间是否存在所述匹配。
6.根据权利要求5所述的设备，其中所述可调阈值次数被调整为没有失配。
7.根据权利要求1至6中任一项所述的设备，其进一步包括：
所述比较器电路的两个比较器部件，所述两个比较器部件对应于从所述多个阵列中选择的所述两个阵列；
所述比较器电路的输出使能器，所述输出使能器被配置为响应于所述输出使能器确定由所述两个阵列存储的所述数据值之间的匹配而实现所述输出部件的激活；以及
所述比较器电路的验证部件，所述验证部件被配置为指示激活的输出部件输出所述匹配的所述数据值。
8.根据权利要求1至6中任一项所述的设备，其进一步包括所述比较器电路的输出使能器，所述输出使能器被配置为响应于所述输出使能器确定由所述两个阵列存储的所述数据值之间的不匹配而实现向形成在所述单个存储器芯片之外的监测器部件输出通知。
9.根据权利要求1至6中任一项所述的设备，其进一步包括：
所述输出部件进一步被配置为：
响应于确定由所述两个阵列存储的所述数据值之间的匹配，在第一总线与第一阵列的耦合和第二总线与第二阵列的耦合之间进行选择；以及
向形成在所述单个存储器芯片之外的功能性输出与来自所述两个阵列中的所述一个阵列的所述匹配相对应的所述数据值。
10.根据权利要求1至6中任一项所述的设备，其进一步包括选择部件，所述选择部件被配置为响应于确定所述两个阵列中的第一阵列与所述两个阵列中的第二阵列之间的所述匹配而实现指示所述输出部件选择所述第一阵列作为默认选项。
11.一种系统，其包括：
数据文件，所述数据文件由形成在存储器芯片上的至少两个阵列冗余地存储；
比较器电路，所述比较器电路形成在所述存储器芯片上并且被配置为比较由所述至少两个阵列存储的单个数据文件的数据值，以输出由从所述至少两个阵列中选择的两个阵列存储的所述数据值之间不匹配或失配的通知；以及
芯片外监测器部件，所述芯片外监测器部件被配置为响应于所述通知而：
确定是否要执行多个故障转移功能性中的至少一个故障转移功能性；以及
响应于确定要执行至少一个故障转移功能性，确定为了执行所述至少一个故障转移功能性要执行所述多个故障转移功能性的哪些指令。
12.根据权利要求11所述的系统，其进一步包括存储器，所述存储器形成在芯片外并且被配置为存储用于所述故障转移功能性的指令，所述指令响应于通知而执行。
13.根据权利要求11所述的系统，其进一步包括：
控制器，所述控制器形成在所述存储器芯片上并且被配置为：
从芯片外功能性或与所述芯片外功能性相关联的主机接收对所述数据文件的请求，所述主机被配置为通过执行响应于确定匹配的数据值而发送的所述匹配的数据值来执行操作；以及
指示所述比较器电路存取由选定的两个阵列存储的所述数据值以确定是否存在所述匹配。
14.根据权利要求11所述的系统，其进一步包括：
控制器，所述控制器形成在所述存储器芯片上并且被配置为：
识别请求哪个特定的单个数据文件；以及
实现确定响应于确定由所述两个阵列存储的所述数据值之间的匹配而由所述比较器电路将所述特定数据文件所要发送到的特定芯片外功能性。
15.根据权利要求11至14中任一项所述的系统，其中所述比较器电路进一步被配置为：
经由与由所述两个阵列存储的每个配对数据值相对应的逻辑门来比较两个配对数据值；
当从所述两个阵列存取的特定配对数据值匹配时，输出特定信号；以及
当从所述两个阵列存取的不同配对数据值不匹配时，输出不同信号。
16.根据权利要求11至14中任一项所述的系统，其中：
响应于所述通知，所述芯片外监测器部件进一步被配置为：
禁止执行响应于确定由所述两个阵列存储的所述数据值之间的匹配而将所述数据文件所要发送到的特定芯片外功能性的功能；以及
实现执行用于所述故障转移功能性的所述指令；
其中所述故障转移功能性被配置为执行替代功能来代替所禁用的功能。
17.根据权利要求11至14中任一项所述的系统，其中所述芯片外监测器部件进一步被配置为实现执行所述故障转移功能性的替代功能，直到对于所请求的数据文件确定两个阵列之间的匹配为止。
18.一种用于操作存储器装置的方法，其包括：
在存储器芯片的两个存储器单元阵列上冗余地存储数据文件，所述数据文件包含用于实现执行操作的数据值；
比较由所述两个阵列存储的所述数据文件的所述数据值以确定所述数据值之间是否存在匹配；以及
响应于确定所述数据值之间存在匹配，将所述数据值从所述两个阵列中的一个阵列输出到芯片外功能性。
19.根据权利要求18所述的方法，其进一步包括发送不匹配或失配的通知以实现芯片外故障转移功能性来执行替代功能。
20.根据权利要求18至19中任一项所述的方法，其进一步包括：
响应于确定所述数据值之间的不匹配或失配，禁用通过执行由所述数据文件存储在所述存储器芯片上的指令而执行的功能；以及
发送所禁用的功能的通知以实现执行具有存储在所述存储器芯片之外的指令的故障转移功能性。
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