CN111508837B - N沟道SiC IGBT器件的制作方法 - Google Patents
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Abstract
本说明书提供一种N沟道SiC IGBT器件的制作方法，包括：形成重掺杂的N型SiC衬底；在SiC衬底的C面生成P型重掺杂SiC集电层，在SiC衬底的Si面生成N型轻掺杂的SiC漂移层；在SiC漂移层的Si面制作MOS结构。本说明书提供的制作方法无需形成衬底、N型缓冲层、N型漂移层、N型重掺杂缓冲层和P型重掺杂集电层层叠结构，再研磨掉衬底和N型缓冲层的结构，因此可以减小研磨量，并减小研磨可能造成应力而使得器件层结构损坏的问题。实际应用中，即使本说明书提供的方法在研磨重掺杂N型SiC衬底使得层结构因为应力损坏，但是此时层结构也仅有重掺杂N型SiC衬底和P型重掺杂SiC集电层，相应的成本损失也较小。
Description
技术领域
本发明涉及半导体器件技术领域，尤其涉及N沟道SiC IGBT器件的制作方法。
背景技术
因为N沟道IGBT器件相对于P沟道IGBT器件具有较快的开关速度、较低的导通电阻，目前N沟道SiC IGBT器件仍然是SiC IGBT器件的发展主流。
但是，因为N沟道IGBT器件制备时，其中的P型衬底制备(也就是P型集电极)不仅具有较高的电阻率，而且具有较多的材料缺陷，因此不利于器件的外延生长。
为了解决N沟道SiC IGBT器件的衬底问题，目前已有的加工方法是：在N型衬底倒序地生长N型缓冲层、N型漂移层、N型重掺杂缓冲层和P型重掺杂集电层；随后翻转后研磨掉N型衬底材料和N型缓冲层，保证N型漂移层厚度达标后，再在N型漂移层上制作MOS结构。
因为前述方法需要研磨SiC衬底和与之层叠的N型缓冲层，材料的利用率较低；另外因为需要被研磨的层膜较厚，相应地因为研磨过程中因为应力影响而造成晶圆碎裂的概率也随之增大。
发明内容
本说明书提供一种双向外延生长制备N沟道SiC IGBT器件的方法，以克服背景技术中方法带来的问题。
本说明书提供一种N沟道SiC IGBT器件的制作方法，包括：
形成重掺杂的N型SiC衬底；
在所述SiC衬底的C面生成P型重掺杂SiC集电层，以及在所述SiC衬底的Si面生成N型轻掺杂的SiC漂移层；
在SiC漂移层的Si面制作MOS结构。
可选地，在所述SiC衬底的C面生成P型重掺杂SiC集电层，以及在所述SiC衬底的Si面生成N型轻掺杂SiC漂移层，包括：
在所述SiC衬底的C面沉积所述集电层；
翻转所述SiC衬底，在所述SiC衬底的Si面沉积N型所述漂移层。
可选地，在所述SiC衬底的Si面沉积所述漂移层前，研磨所述衬底至设定厚度。
可选地，所述衬底的掺杂浓度为5.0×1016～1.0×1017cm-3，所述设定厚度为3.0～5.0μm。
可选地，采用气相沉积工艺在所述SiC衬底的Si面生成所述漂移层；所述漂移层的厚度为100.0～120.0μm，掺杂浓度为2×1014～5×1014cm-3。
可选地，采用气相沉积工艺在所述SiC衬底的C面生成所述集电层；所述集电层的厚度为3.0～10.0μm，掺杂浓度为1.0×1019～2.0×1019cm-3。
可选地，所述MOS结构中的P-Base区的厚度为0.50～0.75μm，掺杂浓度为1.0×1017～5.0×1017cm-3；
所述MOS结构中的N型重掺杂源区的深度为0.20～0.30μm，掺杂浓度为5.0×1019～1.0×1020cm-3。
可选地，所述MOS结构包括P型重掺杂接触区；所述P型重掺杂接触区的深度为0.20～0.30μm，掺杂浓度为5.0×1019～1.0×1020cm-3。
可选地，所述MOS结构为平面栅或者沟槽栅的MOS结构。
可选地，所述MOS结构为平面栅的MOS结构；形成所述MOS结构的步骤包括：
在所述漂移层的表面形成环形的所述P-Base区；
在所述P-Base区的表面形成环形的所述源区；
在所述源区的内圈侧、所述源区内侧的所述P-Base区表面，和所述P-Base区内侧的漂移层表面形成栅介质层；
在所述栅介质层的表面形成栅极；
在所述栅极的表面形成层间介质。
可选地，所述MOS结构为沟槽栅的MOS结构；形成所述MOS结构的步骤包括：
在所述漂移层的表面形成环形的所述P-Base区；
在所述P-Base区的表面形成环形的所述源区；
在所述漂移层的表面形成沟槽，使所述沟槽的侧壁由外到内依次为所述N型重掺杂源区、所述P-Base区和所述漂移层；
在所述沟槽的表面形成栅介质层；
在所述栅介质层表面形成栅极；所述栅极的侧面对应所述源区侧壁的至少部分、所述Pbase区的侧面和和所述漂移层侧面的至少部分；
在所述栅极的表面形成层间介质。
可选地，所述SiC衬底为4H-SiC结构的衬底。
相对于现有技术，本说明书提供的制作方法无需采用沉积工艺形成衬底、N型缓冲层、N型漂移层、N型重掺杂缓冲层和P型重掺杂集电层层叠结构，再研磨掉衬底和N型缓冲层的结构，因此可以减小研磨量(如前分析，即使本实施例需要研磨，也仅需要研磨少量的重掺杂N型SiC衬底)，并减小研磨可能造成应力而使得器件层结构损坏的问题。实际应用中，即使本说明书提供的方法在研磨重掺杂N型SiC衬底使得层结构因为应力损坏，但是此时层结构也仅有重掺杂N型SiC衬底和P型重掺杂SiC集电层，相应的成本损失也较小。
本发明中，上述各技术方案之间还可以相互组合，以实现更多的优选组合方案。本发明的其他特征和优点将在随后的说明书中阐述，并且，部分优点可从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过说明书以及附图中所特别指出的内容中来实现和获得。
附图说明
附图仅用于示出具体实施例的目的，而并不认为是对本发明的限制，在整个附图中，相同的参考符号表示相同的部件。
图1是一实施例提供的N沟道SiC IGBT器件的纵剖结构示意图；
图2是一实施例提供的N沟道SiC IGBT器件的制作方法流程图；
图3是一实施例提供的N沟道SiC IGBT器件的制作大体流程图；
图4是另一实施例提供的N沟道SiC IGBT器件的纵剖结构示意图；
图5为另一实施例提供的N沟道SiC IGBT的制作方法流程图；
图6是另一实施例提供的N沟道SiC IGBT的制作方法的大体流程图
其中：11-集电层，12-缓冲层，13-漂移层，14-P-Base区，15-N型重掺杂源区，16-P型重掺杂接触区，17-栅介质层，18-栅极，19-集电极金属，20-源极金属，21-层间介质。
具体实施方式
下面结合附图来具体描述本发明的优选实施例，其中，附图构成本申请一部分，并与本发明的实施例一起用于阐释本发明的原理，并非用于限定本发明的范围。
图1是一实施例提供的N沟道SiC IGBT器件的纵剖结构示意图。如图1所示，N沟道SiC IGBT器件由下至上，包括P型重掺杂的集电层11、N型重掺杂的缓冲层12、N型轻掺杂的SiC漂移层13，以及与漂移层13配合以形成场效应的MOS结构；MOS结构包括P-Base区14、N型重掺杂源区15、P型重掺杂接触区16、栅介质层17、栅极18和层间介质21；此外，还包括与P型重掺杂的集电层11接触形成电连接的集电极金属19，与N型重掺杂源区15和P型重掺杂接触区16接触的源极金属20。通过图1可知，本实施例中的IGBT中MOS结构为平面栅结构。
图2是一实施例提供的N沟道SiC IGBT器件的制作方法流程图，图3是一实施例提供的N沟道SiC IGBT器件的制作大体流程图。如图2和图3所示，本实施例提供的制作方法包括步骤S101-S103。
S101：形成重掺杂的N型SiC衬底。
本实施例中，N型SiC衬底用于形成其中的缓冲层12。N型SiC衬底的掺杂可以采用离子注入工艺或者热扩散工艺实现，本实施例并不做特别地限定。应当注意的，在形成的N型SiC中，其两个尺寸较大的面(也就是使得其衬底形成层结构的面)应当分别为SiC结构的C面和Si面。
本实施例中，SiC衬底可以是各种晶型结构的SiC衬底，优选采用4H-SiC结构的衬底。
S102：在SiC衬底的C面形成P型重掺杂SiC集电层，以及在SiC衬底的Si面形成N型轻掺杂的SiC漂移层。
集电层11也就是图1中IGBT器件的集电层11，漂移层13也就是图1中IGBT器件的漂移层13。
本实施例中，采用化学气相沉积(Chemical VaporDeposition，CVD)工艺形成集电层11和漂移层13。
本实施例具体应用中，实现S102的步骤可以包括步骤S1021-S1023。
S1021：在SiC衬底的C面沉积集电层。
S1022：翻转SiC衬底，研磨SiC衬底的Si面至设定厚度。
S1023：在SiC衬底的Si面沉积漂移层。
实际应用中，步骤S1022提及的设定厚度可以为3.0～5.0μm，衬底的掺杂浓度在5.0×1016～1.0×1017cm-3。具体应用中，SiC衬底的厚度和掺杂浓度应当适应最终IGBT器件的功能性要求，使得在P-Base区14的沟道消失后，能够迅速地复合从集电极注入的空穴，继而保证IGBT器件的关断时间和工作频率。
本实施例中，为了使得衬底能够具有足够的结构强度，适应于机械加工要求，SiC衬底设置较厚的厚度；而为了满足IGBT器件的性能要求，在Si面沉积前，需要将衬底研磨至设定厚度区间，因此步骤S1022中采用了研磨工艺。在其他实施例中，如果在一设定厚度的前提下，能够保证衬底在机械操作结构强度的情况下，也可以不采用步骤S1021。
本实施例中，集电层11的厚度在为3.0～10.0μm，其掺杂浓度为1.0×1019～2.0×1019cm-3。漂移层13的厚度为100.0～120.0μm，掺杂浓度为2.0×1014～5.0×1014cm-3。
本实施例中，步骤S1021-S1023中现在SiC衬底的C面沉积集电层11，再反转SiC衬底，研磨Si面并沉积漂移层13；在其他实施例中，还可能先研磨SiC衬底，在Si面沉积漂移层13后，再在SiC衬底的C面沉积集电层11，并在沉积集电层11后再次反转后执行后续操作步骤。
S103：在漂移层的Si面制作MOS结构。
制作MOS结构制作P-Base区14、N型重掺杂源区15、P型重掺杂接触区16、栅介质层17、栅极18和层间介质21。本实施例中，采用后栅工艺制作MOS结构，具体如步骤S1031-S1033。
S1031：在漂移层的Si面采用离子注入的方法，形成环形的P-Base区。
本实施例中，采用离子注入工艺在漂移层13的Si面形成P-Base区14，P-Base区14掺杂介质为Al离子，掺杂浓度为1.0×1017～5.0×1017cm-3，最终在漂移层13上形成的P-Base区14的深度在0.5～0.75μm；如图1所示，P-Base区14表面的内侧仍然为漂移层。
S1032：在P-Base区采用离子注入的方法形成环形的N型重掺杂源区和环形的P型重掺杂接触区。
本实施例中，N型重掺杂源区15位于P型重掺杂接触区16的内侧，二者的深度都在为0.20～0.30μm之间，优选设置为0.25μm，二者的掺杂浓度都为5.0×1019～1.0×1020cm-3。制作完成后，应当使得IGBT使用时在P-Base区14形成的沟道长度为0.5-1.0μm。
S1033：采用热氧化工艺形成栅介质层。
本实施例中，栅介质层17的厚度在50.0-60.0nm之间。如图1所示，本实施例中，栅介质层17覆盖位于N型重掺杂源区15的内圈侧、N型重掺杂源区15内侧的P-Base区14表面以及P-Base区14内表面的漂移层13表面。
S1034：采用低压力化学气相沉积法在栅介质层上沉积多晶硅而形成栅极。
执行完成S103后，执行S104。
S104：沉积层间介质。
层间介质层21可以采用化学气象沉积等本领域已知的方法形成。
在沉积完成层间介质层21后，随后可以采用蒸镀工艺、溅射等工艺制作源极金属20、集电极金属19和栅极引出金属。
本实施例中，在P-Base区14内侧的飘移层13表面也对应地设置有栅极18，也就是栅极为一非中控区域。在其他实施例中，栅极18也可以说设置成环形，使其仅对应N型重掺杂园区15的内圈侧、N型重掺杂源区15内侧的P-Base区14和P-Base区14内表面漂移层13的外圈部分。
本实施例中，采用前述工艺加工形成的IGBT中的JFET区长度可以在2.0-10.0μm之间。
本实施例中，为了降低源区的接触电阻，因此在N型重掺杂源区15的外侧设置P型重掺杂接触区16；在其他实施例中，也可以不设置前述的P型重掺杂接触区16，而通过增加P-Base区14的掺杂浓度实现前述的功能。
根据前述的步骤S101-S104，特别是步骤S101和S102可知，本实施例提供的IGBT制作方法，采用用于形成缓冲层12的N型重掺杂SiC作为衬底，并在衬底两侧分别沉积形成P型重掺杂的接触区和N型轻掺杂的漂移区。
相对于现有技术，本实施例无需采用沉积工艺形成衬底、N型缓冲层12、N型漂移层13、N型重掺杂缓冲层12和P型重掺杂集电层11层叠结构，再研磨掉衬底和N型缓冲层12的结构，因此可以减小研磨量(如前分析，即使本实施例需要研磨，也仅需要研磨少量的重掺杂N型SiC衬底)，并减小研磨可能造成应力而使得器件层结构损坏的问题。
应当注意，即使本实施例中方法在研磨重掺杂N型SiC衬底使得层结构因为应力损坏，但是此时层结构也仅有重掺杂N型SiC衬底和P型重掺杂SiC集电层11，相应的成本损失也较小。
采用本实施方法制造的IGBT器件，在具有耐高压的同时，其导通特性和开关特性做到了较为理想地折中，使得器件能够满足应用需求。
图4是另一实施例提供的N沟道SiC IGBT器件的纵剖结构示意图。如图3所示，另一实施例中的IGBT器件为其中MOS结构为沟槽栅结构的MOS结构，其也包括P型重掺杂的集电层11、N型重掺杂的缓冲层12、N型轻掺杂的SiC漂移层13，以及与漂移层13配合以形成场效应的MOS结构；MOS结构包括P-Base区14、N型重掺杂源区15、P型重掺杂接触区16、栅介质层17、栅极18和层间介质21；此外，还包括与P型重掺杂的集电层11的集电极金属19，与N型重掺杂源区15和P型重掺杂接触区16接触的源极金属20。
图5为另一实施例提供的N沟道SiC IGBT的制作方法流程图，图6是另一实施例提供的N沟道SiC IGBT的制作方法的大体流程图。如图5和图6所示，本实施例提供的方法包括步骤S201-S201N。
S201：形成重掺杂的N型SiC衬底。
本实施例中，N型SiC衬底在IGBT制作完成后形成其中的缓冲层12。N型SiC衬底的掺杂可以采用离子注入工艺或者热扩散工艺实现，本实施例并不做特别地限定。应当注意的，在形成的N型SiC中，其两个尺寸较大的面(也就是使得其衬底形成层结构的面)应当分别为SiC结构的C面和Si面。本实施例中，衬底的掺杂浓度在5.0×1016～1.0×1017cm-3。
S202：在SiC衬底的C面沉积集电层。
本实施例中，采用化学气相沉积(Chemical VaporDeposition，CVD)工艺形成集电层11。集电层11的厚度在为3.0～10.0μm，其掺杂浓度为1.0×1019～2.0×1019cm-3。
S203：翻转SiC衬底，研磨SiC衬底的Si面至设定厚度。
步骤S203中，设定厚度可以为3.0～5.0μm。
S204：在SiC衬底的Si面沉积漂移层。
本实施例中，采用化学气相沉积(Chemical VaporDeposition，CVD)工艺形成漂移层13。漂移层13的厚度为100.0～120.0μm，掺杂浓度为2×1014～5×1014cm-3。
S205：在漂移层的Si面采用离子注入的方法，形成P-Base区。
本实施例中，P-Base区14为一环形区域，其中间区域具有一定的漂移层13的表面。P-Base区14掺杂介质为Al离子，掺杂浓度为1.0×1017～5.0×1017cm-3，最终在漂移层13上形成的P-Base区14的深度在0.5～0.75μm。
S206：在P-Base区采用离子注入的方法形成N型重掺杂源区和P型重掺杂接触区。
如图4和图5所示，N型重掺杂源区位于P型重掺杂接触区16的内侧。本实施例中，N型重掺杂源区和P型重掺杂接触区16的深度都在为0.20～0.30μm之间，优选设置为0.25μm，二者的掺杂浓度都为5.0×1019～1.0×1020cm-3。
N型重掺杂源区和P型重掺杂接触区16的深度都在为0.20～0.30μm之间，优选设置为0.25μm，二者的掺杂浓度都为5.0×1019～1.0×1020cm-3。制作完成后，应当使得IGBT使用时在P-Base区14形成的沟道长度为0.30～0.55μm，优选地设置为0.50μm。
本实施例中，为了减小源区的接触电阻，制作了P型重掺杂接触区16；在其他实施例中，也可以不设置前述的重掺杂接触区16，而通过提高P-Base区的掺杂浓度，并使得P-Base区和源极金属接触而减小接触电阻
S207：刻蚀漂移层，形成沟槽。
沟槽的深度应当保证大于P-Base区14的厚度，以使得后续制造的栅极18最低处对应漂移层13形成的沟槽侧壁；并且，沟槽的侧壁依次为N型重掺杂源区15、P-Base区14和漂移层13。本实施例中，沟槽的厚度在1.0～2.0μm。
S208：采用热氧化工艺形成栅介质层。
本实施例中，栅介质层17的厚度在50.0-60.0nm之间。
S209：采用低压力化学气相沉积法沉积在栅介质层上沉积多晶硅而形成栅极。
本实施例中，栅极的侧面对应N型重掺杂源区15、P-Base区14和漂移层13的部分，以使得后续使用中在P-Base区14形成沟道。
S210：沉积层间介质。
层间介质21可以采用化学气象沉积等本领域已知的方法形成。
在沉积完成层间介质层后，随后可以采用蒸镀工艺、溅射等工艺制作源极金属20、集电极金属19和栅极引出金属。
相对于现有技术，本实施例无需采用沉积工艺形成衬底、N型缓冲层12、N型漂移层13、N型重掺杂缓冲层12和P型重掺杂集电层11层叠结构，再研磨掉衬底和N型缓冲层12的结构，因此可以减小研磨量(如前分析，即使本实施例需要研磨，也仅需要研磨少量的重掺杂N型SiC衬底)，并减小研磨可能造成应力而使得器件层结构损坏的问题。
应当注意，即使本实施例中方法在研磨重掺杂N型SiC衬底使得层结构因为应力损坏，但是此时层结构也仅有重掺杂N型SiC衬底和P型重掺杂SiC集电层11，相应的成本损失也较小。
以上，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。
Claims (8)
1.一种N沟道SiC IGBT器件的制作方法，其特征在于，包括：
形成重掺杂的N型SiC衬底；所述N型SiC衬底用于形成所述IGBT器件的缓冲层，所述N型SiC衬底的掺杂采用离子注入工艺或热扩散工艺实现；
在所述SiC衬底的C面生成P型重掺杂SiC集电层，研磨SiC衬底的Si面至设定厚度，以及在所述SiC衬底的Si面生成N型轻掺杂的SiC漂移层；
在SiC漂移层的Si面制作MOS结构；
所述MOS结构为平面栅的MOS结构；包括设置在P-Base区上，并且环绕N型重掺杂源区的P型重掺杂接触区；
形成所述MOS结构的步骤包括：
在所述漂移层的表面形成环形的所述P-Base区；
在所述P-Base区的表面形成环形的所述源区；
在N型重掺杂源区的外侧设置P型重掺杂接触区；
在所述源区的内圈侧、所述源区内侧的所述P-Base区表面，和所述P-Base区内侧的漂移层表面形成栅介质层；
在所述栅介质层的表面形成栅极；
在所述栅极的表面形成层间介质。
2.根据权利要求1所述的制作方法，其特征在于，在所述SiC衬底的C面生成P型重掺杂SiC集电层，以及在所述SiC衬底的Si面生成N型轻掺杂SiC漂移层，包括：
在所述SiC衬底的C面沉积所述集电层；
翻转所述SiC衬底，在所述SiC衬底的Si面沉积所述漂移层。
3.根据权利要求1所述的制作方法，其特征在于，
所述衬底的掺杂浓度为5.0×1016～1.0×1017cm-3，所述设定厚度为3.0～5.0μm。
4.根据权利要求1-3任一项所述的制作方法，其特征在于，
采用气相沉积工艺在所述SiC衬底的Si面生成所述漂移层；所述漂移层的厚度为100.0～120.0μm，掺杂浓度为2×1014～5×1014cm-3。
5.根据权利要求4所述的制作方法，其特征在于，
采用气相沉积工艺在所述SiC衬底的C面生成所述集电层；所述集电层的厚度为3.0～10.0μm，掺杂浓度为1.0×1019～2.0×1019cm-3。
6.根据权利要求1-3任一项所述的制作方法，其特征在于，所述MOS结构中的P-Base区的厚度为0.50～0.75μm，掺杂浓度为1.0×1017～5.0×1017cm-3；
所述MOS结构中的N型重掺杂源区的深度为0.20～0.30μm，掺杂浓度为5.0×1019～1.0×1020cm-3。
7.根据权利要求6所述的制作方法，其特征在于，
所述P型重掺杂接触区的深度为0.20～0.30μm，掺杂浓度为5.0×1019～1.0×1020cm-3。
8.一种N沟道SiC IGBT器件的制作方法，其特征在于，包括：
形成重掺杂的N型SiC衬底；所述N型SiC衬底用于形成所述IGBT器件的缓冲层，所述N型SiC衬底的掺杂采用离子注入工艺或热扩散工艺实现；
在所述SiC衬底的C面生成P型重掺杂SiC集电层，研磨SiC衬底的Si面至设定厚度，以及在所述SiC衬底的Si面生成N型轻掺杂的SiC漂移层；
在SiC漂移层的Si面制作MOS结构；
所述MOS结构为沟槽栅的MOS结构；形成所述MOS结构的步骤包括：
在所述漂移层的表面形成环形的P-Base区；
在所述P-Base区的表面形成环形的源区；
在所述漂移层的表面形成沟槽，使所述沟槽的侧壁由外到内依次为N型重掺杂源区、所述P-Base区和所述漂移层；
在所述沟槽的表面形成栅介质层；
在所述栅介质层表面形成栅极；所述栅极的侧面对应所述源区侧壁的至少部分、所述P-Base区的侧面和所述漂移层侧面的至少部分；
在所述栅极的表面形成层间介质。
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