CN111506528A - 一种存储数据访问方法、通信设备 - Google Patents

Abstract

本发明提供一种存储数据访问方法、通信设备，在可编程逻辑器件和协处理器之间利用随机存取存储器和实现数据交互，在交互过程中，随机存取存储器通过比对其第一端口及第二端口所接收的操作请求，在两侧请求的地址区信号不同的情况下，允许可编程逻辑器件或协处理器同时读/写其他不同地址区的存储数据，提高通信效率。

Description

一种存储数据访问方法、通信设备

技术领域

本发明属于核电技术领域，涉及一种存储数据访问方法、通信设备。

背景技术

在核电厂的数字化仪控系统的开发中，FPGA技术正在获得越来越多的关注。FPGA技术是“现场可编程逻辑门阵列”的简称，它是一种包含可编程逻辑组件、可编程互联线和可编程I/O的半导体设备。FPGA与协处理器之间数据交互应用非常广泛，例如数字化仪控系统中现场总线通信设备或工业通信协议网关的开发，需要协处理器，如ARM、DSP、单片机等微处理器(MCU)，实现现场总线协议栈，FPGA一方面实现与协处理器MCU的通信，一方面实现高速通信或数据处理功能，FPGA与协处理器MCU之间的数据一致性非常重要，因为两侧需要刷新完一段存储空间后才能让对方访问，因为这段存储空间的数据可能存在逻辑关系。如何高速有效地保证多处理器系统中数据存储的一致性是需解决的重要问题。

目前，网关或者数字仪控系统现场总线通信卡件的实现方式当前最主流的是方式采用双口RAM芯片实现，通过旗语和邮箱来解决一致性问题，但是这种通信速率低，而且需要开发复杂的驱动程序，现有存在基于德国赫优讯的PROFIBUS-DP主站嵌入式模块COM-C(处理器为ARM)，通过一个双口RAM与主机相连，通过邮箱和握手标志实现数据交互的同时保证数据一致性。但，这种传统旗语方式进行交互的方式，则需要进行申请、获取、释放、读写数据空间等一系列操作，FPGA侧和MCU端的驱动程序都较为复杂，而且两侧只能串行顺序执行，造成通信速率低。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种存储数据访问方法、通信设备，用于解决现有技术中利用传统旗语方式交互，使得交互的各项操作只能在FPGA侧和MCU端的两侧串行顺序执行，造成通信速率低的问题。

为实现上述目的及其他相关目的，本发明提供一种存储数据访问方法，包括：

通过随机存取存储器的第一端口接收由可编程逻辑器件或协处理发送的操作请求，其中，所述操作请求携带有地址区信号；

通过所述随机存取存储器检测当前时刻是否具有正在应所述随机存取存储器的第二端口所接收的操作请求而执行的读/写操作，如果存在，则比对所述第一端口及所述第二端口所接收的操作请求的地址区信号，若相同则进行延时操作，若不同则应所述随机存取存储器的第一端口的操作请求而执行读/写操作；

如果在当前时刻未存在有应所述随机存取存储器的第二端口所接收的操作请求而执行的读/写操作时，则直接应所述随机存取存储器的第一端口的操作请求执行读/写操作。

于本发明的一实施例中，在执行读/写操作之前，需生成允许信号通过端口反馈至与之相连的可编程逻辑器件或协处理器。

于本发明的一实施例中，所述方法还包括：在执行读/写操作当中或者之前，若所述随机存取存储器的第一端口接收到取消操作请求，则取消读/写操作进程。

于本发明的一实施例中，所述随机存取存储器的存储区被划分成多个数据区，每个所述数据区被配置一地址区信号。

于本发明的一实施例中，所述方法还包括：在所述随机存取存储器的第一端口和第二端口同时获取一操作请求时，依据预设的操作请求优先级确定对应操作请求并接收。

本发明还提供了一种用于数字化仪控系统的现场总线通信设备，所述现场总线通信设备包括可编程逻辑器件、随机存取存储器和主站的协处理器，所述随机存取存储器具备至少第一端口、第二端口；

所述随机存取存储器还包含：

读写控制逻辑单元，用于通过第一端口、第二端口接收操作请求，所述操作请求携带有地址区信号；

仲裁逻辑单元，用于根据接收到的操作请求进行逻辑仲裁，逻辑仲裁策略为：

检测当前时刻是否具有正在应所述随机存取存储器的第二端口所接收的操作请求而执行的读/写操作，如果存在，则比对所述第一端口及所述第二端口所接收的操作请求的地址区信号，若相同则进行延时操作，若不同则应所述随机存取存储器的第一端口的操作请求而执行读/写操作；

如果在当前时刻未存在有应所述随机存取存储器的第二端口所接收的操作请求而执行的读/写操作时，则直接应所述随机存取存储器的第一端口的操作请求执行读/写操作。

于本发明的一实施例中，所述随机存取存储器的仲裁逻辑单元，还用于在执行读/写操作当中或者之前，若第一端口接收到取消操作请求，则控制所述读写控制逻辑单元取消读/写操作进程。

于本发明的一实施例中，所述随机存取存储器的仲裁逻辑单元，还用于在执行读/写操作之前，生成允许信号经所述读写控制逻辑单元从通过第一端口或第二端口反馈至与之相连的可编程逻辑器件或协处理器。

于本发明的一实施例中，所述存储单元的存储区被划分成多个数据区，每个所述数据区被配置一地址区信号。

于本发明的一实施例中，所述仲裁逻辑单元还用于同时接收一操作请求时，依据预设的操作请求优先级确定对应操作请求并接收。

如上所述，本发明所述的存储数据访问方法、通信设备，使得在协处理器MCU或可编程逻辑器件在双口RAM的一侧读写数据的同时，允许可编程逻辑器件或协处理器MCU读/写其他不同地址区，提高通信效率。

附图说明

图1显示为本发明实施例所述的现场总线通信设备的结构示意图。

图2显示为本发明实施例所述的双口RAM的读请求时序图。

图3显示为本发明实施例所述的双口RAM集成于可编程逻辑器件的结构示意图。

图4显示为本发明实施例所述的双口RAM的结构示意图。

图5显示为本发明实施例所述的基于可编程逻辑器件的RAM数据访问方法的流程图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

核电站的数字化仪控系统(以下简称DCS)是核电站的心脏，在核电厂运行中，主要是以系统的方式存在。核电站用的数字化仪控系统将核电站现场的各个控制器和仪表及仪表设备互联，核电站用的数字化仪控系统可以包括保护系统，控制系统，安全停堆系统，保障系统和辅助系统等几部分。各系统利用所需的仪表和控制设备完成核电站大部分工艺过程的自动化检测和控制功能。因此核电站用的数字化仪控系统的的性能水平越高，核电站机组的安全可靠越高。新型技术包括以智能为主的自动报警技术，能够实现远程操控的人机界面等。

目前，数字化仪控系统主要将分布在工业现场的现场控制站和控制中心的操作员站及工程师站等利用Profibus技术连接起来，现场控制站直接与现场的各类控制器、仪表、仪表设备等连接，以完成对现场生产设备的分散控制和集中操作管理，降低电缆使用数量，实现多种信息传递，同时提高核电厂故障的诊断水平。

在本发明中，现场总线通信设备具备可编程逻辑器件1(例如，采用Xilinx的ARTIX7系列现场可编程门阵列FPGA)和嵌入式Profibus DP主站的若干个协处理器MCU 20，可编程逻辑器件1和协处理器MCU 20之间进行数据交互，实现现场总线协议栈，协处理器MCU20可以是采用ARM实现Profibus DP主站协议的协处理器。同时可编程逻辑器件1一方面实现与协处理器MCU 20通信的同时，另一方面实现高速通信或数据处理功能，可编程逻辑器件1与协处理器MCU 20之间的数据一致性至关重要。

在本发明中提供了一种存储数据访问方法，该访问方法可以应用于如图1所示的应用环境，图1给出了应用于核电站的数字化仪控系统的现场总线通信设备的具体结构框图。

如图1所示，现场总线通信设备包含可编程逻辑器件1和置于Profibus DP主站通信模块内的若干个协处理器MCU 20(例如，ARM、DSP或单片机)，其中，若干个协处理器MCU20通过现场总线直接连接现场不同的Profibus DP/PA仪表等从站设备，并获取从站设备的设备信息，如配置数据等。

如图1所示，在可编程逻辑器件1和协处理器MCU 20之间通过设置一双口随机存取存储器(以下简称为双口RAM 12)进行数据交互，RAM例如为：一种是静态RAM(Static RAM，SRAM)，作为片内RAM(即DPRAM)，其可与处理器集成在一个芯片内部，它访问时延小且确定，然而它容量小，面积大，成本高，如图1和图3所示给出了将RAM集成在可编程逻辑器件1的一FPGA芯片；一种是动态RAM(Dynamic RAM，DRAM)，它可被作为独立存储芯片与芯片在单板上对接，它容量大，成本低，然而它访问时延大且不确定。可见容量和访问时延就是一对矛盾体，可根据转发业务对带宽的要求来对接SRAM或DRAM，对于容量需求小，访问时延要求小的业务可选用SRAM，对于容量需求大，访问时延要求不高的业务可选用DRAM。

如图1所示，利用双口RAM 12左右侧的第一端口和第二端口各自独立的控制信号线、地址线和数据线，用于连接与可编程逻辑器件1、协处理器MCU 20相连接。

如图1所示，双口RAM 12分别与可编程逻辑器件1、协处理器MCU 20相交互的接口信号利用控制线传输，其中接口信号包括读写控制信号、读请求信号、读请求地址区、读允许信号、写请求信号、写允许信号，以此来作为读/写的操作请求和允许信号。需要说明的是，可编程逻辑器件1、协处理器MCU 20只有在接收到双口RAM 12发送的读/写允许信号后，才可访问双口RAM 12并执行读/写操作。

如图1所示，可编程逻辑器件1具备一数据处理模块11，该数据处理模块11用于生成对双口RAM 12的操作请求并发送给双口RAM 12。

如图4所示，双口RAM 12包括读写控制逻辑单元31、仲裁逻辑单元32和存储单元33，其中，读写控制逻辑单元31是用于从第一端口和第二端口接收的操作请求以及反馈允许信号，还可用于控制仲裁逻辑单元32对可编程逻辑器件1的数据处理模块11的操作请求、协处理器MCU 20的操作请求进行逻辑仲裁。仲裁逻辑单元32通过对可编程逻辑器件1和/或协处理器MCU 20的操作请求仲裁获取仲裁结果，当仲裁结果为允许可编程逻辑器件1和/或协处理器MCU 20的读/写操作时，读写控制逻辑单元31根据操作请求中的地址选中存储单元33内的地址空间，待可编程逻辑器件1和/或协处理器MCU 20利用数据选、地址线读/写RAM数据。

如图4所示，双口RAM 12的存储单元33内数据存储格式以及存储空间的大小可根据应用场景来划分，将双口RAM 12的存储单元33内数据存储区划分成一个或多个数据区，并设定各数据区的地址空间，在本实施例中，根据主站和从站设备的传输情况可将双口RAM12的存储器区划分为寄存器区、管道区、IO数据区和日志区四类数据区，同时，一个寄存器去还可定义多个子区域，例如寄存器区1、寄存器区2，如下表1所示。

表1

其中，寄存器区存储总线相关配置信息，以及设备状态、主站和从站设备等，该寄存器区的每个地址空间都是独立的，地址不复用，可编程逻辑器件1和协处理器MCU 20可以同时访问该空间。管道区一般用于传输批量数据，如每个从站设备的配置数据，且该空间地址可以重复使用，可编程逻辑器件1和协处理器MCU 20收到管道区有数据的消息后需要及时取走。IO数据区，用于存储可编程逻辑器件1和协处理器MCU 20之间的周期交互数据，日志区，用于存储协处理器MCU 20的操作日志，由协处理器MCU 20向RAM中写入日志，可编程逻辑器件1从日志区读取数据。

为避免可编程逻辑器件1和协处理器MCU 20同时对双口RAM 12的同一个地址进行读/写操作，在本发明中，在仲裁模块内可预设有仲裁策略，此仲裁模块针对两侧端口利用仲裁策略进行仲裁，其仲裁策略具体如下：

如图4所示，双口RAM 12的仲裁逻辑单元32接收到由读写控制逻辑单元31从第一端口获取的操作请求，操作请求携带有地址区信号，其中，地址区信号可以是指某一数据区所配置的区域信号，每一个数据区仅配置一地址区域信号，地址区信号还可包括所请求操作的某一数据区的地址空间的某一地址信号。

检测当前读写控制逻辑单元31是否在执行从第二端口获取的操作请求，

若否，则仲裁逻辑单元32生成允许信号，并通过读写控制逻辑单元31反馈给与第一端口相连接的可编程逻辑器件1或协处理器MCU 20，使得读写控制逻辑单元31根据操作请求中的地址区信号选中存储单元33内所对应数据区，待可编程逻辑器件1和/或协处理器MCU20利用数据线、地址线从数据区中读/写该数据区的RAM数据，亦或是，根据地址区信号的地址信号读/写该数据区对应地址的RAM数据。

若是，判断第二端口的操作请求中的地址区信号与第一端口的操作请求的地址区信号是否相同，若相同，则等待与第二端口相连的协处理器MCU 20或可编程逻辑器件1读/写操作完毕，若不同，则仲裁逻辑单元32生成允许信号通过读写控制逻辑单元31反馈给与该第一端口相连接的可编程逻辑器件1或协处理器MCU 20。

通过上述仲裁策略，使得双口RAM 12可以在协处理器MCU 20或可编程逻辑器件1读写数据的同时，允许可编程逻辑器件1和/或协处理器MCU 20读/写其他不同地址区，提高通信效率。

需要说明的是，在本发明中，双口RAM 12在仲裁过程中是针对一个数据区的存储空间(如整个寄存器1区)进行仲裁，主要是由于在一个数据区内的其数据之间存在关联性，针对一个数据区的仲裁可以保证读/写操作其中一具体地址的情况下，确保可编程逻辑器件1和协处理器MCU 20所读/写的数据不处于同一数据区内，两者所访问数据没有关联性，从而保证两者所访问数据的一致性。

进一步地，若在预设时间内，仲裁逻辑单元32检测读写控制逻辑单元31从同一端口处获取的取消操作请求，则仲裁逻辑单元32生成取消允许信号，并通过读写控制逻辑单元31反馈给与该第一端口相连接的可编程逻辑器件1或协处理器MCU 20，从而取消读/写操作。

进一步地，若读写控制逻辑单元31同一时间接收到两侧端口获取的操作请求，则根据仲裁逻辑单元32内预设的优先级，优先处理优先级更高的操作请求。

如图5所示，本发明还提供了一种基于可编程逻辑器件1的RAM数据一致性访问方法，以该方法应用于现场通信总线模块中的双口RAM 12为例进行说明，包括以下步骤：

S1，接收从第一端口的第一操作请求，该操作请求携带有地址区信号，地址区信号是指某一数据区所配置的区域信号，每一个数据区仅配置一地址区信号，例如给寄存区配置地址区信号为信号A，地址区信号还可包括所请求操作的某一数据区的地址空间的某一地址信号，例如信号A包含地址0xaaaa。例如，协处理器MCU 20连接第一端口，可编程逻辑器件1连接第二端口，协处理器MCU 20向第一端口发送针对双口RAM 12的寄存器区1的写请求。

需要说明的是，双口RAM 12的存储区被划分成多个数据区，如寄存器区、管道区、IO数据区等，并对每个数据区设定地址空间、地址区信号以及存储功能。

S2，检测当前时刻是否正在执行应从第二端口获取的第二操作请求的读/写操作。

若是，执行S3，进一步比对第一操作请求的地址区信号与第二操作请求的地址区信号，如果两者相同，则执行S5，进行延时操作，等待第二操作完成后再执行S4；否则直接执行S4。

若否，执行S4，生成允许信号通过第一端口反馈给与之相连的可编程逻辑器件1或协处理器MCU 20，根据操作请求的地址区信号选中对应数据区，接通数据区与可编程逻辑器件1或协处理器MCU 20间的读/写操作通道，读取该数据区的RAM数据。如，协处理器MCU20的写请求所携带的地址区信号为信号A，协处理器MCU 20在接收到写允许信号后，通过地址线、数据线选中寄存区1并写该寄存区1的RAM数据当两侧端口的操作请求不同时，一侧在读写数据的同时，双口RAM 12允许另一侧操作其他数据区，允许双方同时访问不同的地址空间，提高效率。

如，双口RAM 12在接收到协处理器MCU 20的写请求之前，正在对可编程逻辑器件1FPGA的写请求进行处理，同时，FPGA发送的同样是针对寄存器区1进行写请求，双口RAM12根据仲裁策略仲裁协处理器MCU 20的写请求延时，在双口RAM 12完成FPGA的写请求后，再生成写允许信号反馈给协处理器MCU 20，开始执行协处理器MCU 20的写请求。

通过两侧端口的操作请求中的地址区信号，针对一个数据区来仲裁，防止可编程逻辑器件1和协处理器MCU 20同时访问一个数据区，避免了一侧可编程逻辑器件1仅读/写数据区的某一地址的RAM数据，使得该数据区内的与之相关联的RAM数据发生改变，导致另一侧协处理器MCU 20读/写该数据区其他RAM数据出现不一致性。

进一步地，如图5所示，执行S4，生成允许信号通过第一端口反馈给与之相连的可编程逻辑器件1或协处理器MCU 20，根据操作请求的地址区信号的地址信号选中对应数据区，接通数据区与可编程逻辑器件1或协处理器MCU 20间的读/写操作通道，并依据地址区信号的地址信号读/写该数据区对应地址的RAM数据。如，协处理器MCU 20的写请求所携带的地址区信号为信号A，信号A包含地址0xaaaa，协处理器MCU 20在接收到写允许信号后，通过地址线、数据线选中寄存区1中地址0xaaaa，写该地址0xaaaa的RAM数据，如图2所示的读请求时序图，在图2中可见，读请求和读允许同时有效后(高电平)请求方则可以切换地址，并读取有效数据，在读取数据完毕后，RAM释放读请求，同时可编程逻辑器件1也会释放读请求信号，写请求与读请求时序类似不再赘述。

本发明中，可编程逻辑器件1和协处理器MCU 20之间通过双口RAM 12进行数据交互，在交互过程中，可编程逻辑器件1和/协处理器MCU 20在生成操作请求发送给双口RAM12后，需要等待接收到由双口RAM 12反馈的允许信号后，才可进行读/写操作，形成请求、允许应答机制。利用请求、允许应答机制来实现的数据交互，不需要RAM芯片采用旗语申请、获取、读写数据、释放旗语等一系列操作，使得可编程逻辑器件1和协处理器MCU 20在访问RAM的存储空间时操作更简单。

进一步地，在S4中，在允许信号反馈之前、以及执行读/写操作当中或之前时，若接收到第一端口再次发送的取消操作请求，则中断允许信号生成，或是删除已生成的允许信号、或是取消读/写操作进程。

进一步地，当双口RAM 12在执行其中一端口的操作请求时，若同侧端口再次接收到另一操作请求时，另一操作请求被延时直至双口RAM 12操作完毕。如，双口RAM 12在t1时刻下第一端口接收到协处理器MCU 20的写请求并执行该写操作，在写操作完成之前，双口RAM 12在t2时刻(t2时刻大于t1时刻)再次从第一端口接收到一次读请求或写请求，此时，t2时刻的读请求或写请求被延时，直至双口RAM 12完成t1时刻的写操作。

值得说明的是，本发明所述的RAM数据访问方法的保护范围不限于本实施例列举的步骤执行顺序，凡是根据本发明的原理所做的现有技术的步骤增减、步骤替换所实现的方案都包括在本发明的保护范围内。

整篇说明书中提到“一个实施例(one embodiment)”、“实施例(an embodiment)”或“具体实施例(a specific embodiment)”意指与结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中，并且不一定在所有实施例中。因而，在整篇说明书中不同地方的短语“在一个实施例中(in one embodiment)”、“在实施例中(in anembodiment)”或“在具体实施例中(in a specific embodiment)”的各个表象不一定是指相同的实施例。此外，本发明的任何具体实施例的特定特征、结构或特性可以按任何合适的方式与一个或多个其他实施例结合。应当理解本文所述和所示的发明实施例的其他变型和修改可能是根据本文教导的，并将被视作本发明精神和范围的一部分。

还应当理解还可以以更分离或更整合的方式实施附图所示元件中的一个或多个，或者甚至因为在某些情况下不能操作而被移除或因为可以根据特定应用是有用的而被提供。

另外，除非另外明确指明，附图中的任何标志箭头应当仅被视为示例性的，而并非限制。此外，除非另外指明，本文所用的术语“或”一般意在表示“和/或”。在术语因提供分离或组合能力是不清楚的而被预见的情况下，部件或步骤的组合也将视为已被指明。

如在本文的描述和在下面整篇权利要求书中所用，除非另外指明，“一个(a)”、“一个(an)”和“该(the)”包括复数参考物。同样，如在本文的描述和在下面整篇权利要求书中所用，除非另外指明，“在…中(in)”的意思包括“在…中(in)”和“在…上(on)”。

本发明所示实施例的上述描述(包括在说明书摘要中所述的内容)并非意在详尽列举或将本发明限制到本文所公开的精确形式。尽管在本文仅为说明的目的而描述了本发明的具体实施例和本发明的实例，但是正如本领域技术人员将认识和理解的，各种等效修改是可以在本发明的精神和范围内的。如所指出的，可以按照本发明所述实施例的上述描述来对本发明进行这些修改，并且这些修改将在本发明的精神和范围内。

本文已经在总体上将系统和方法描述为有助于理解本发明的细节。此外，已经给出了各种具体细节以提供本发明实施例的总体理解。然而，相关领域的技术人员将会认识到，本发明的实施例可以在没有一个或多个具体细节的情况下进行实践，或者利用其它装置、系统、配件、方法、组件、材料、部分等进行实践。在其它情况下，并未特别示出或详细描述公知结构、材料和/或操作以避免对本发明实施例的各方面造成混淆。

因而，尽管本发明在本文已参照其具体实施例进行描述，但是修改自由、各种改变和替换意在上述公开内，并且应当理解，在某些情况下，在未背离所提出发明的范围和精神的前提下，在没有对应使用其他特征的情况下将采用本发明的一些特征。因此，可以进行许多修改，以使特定环境或材料适应本发明的实质范围和精神。本发明并非意在限制到在下面权利要求书中使用的特定术语和/或作为设想用以执行本发明的最佳方式公开的具体实施例，但是本发明将包括落入所附权利要求书范围内的任何和所有实施例及等同物。因而，本发明的范围将只由所附的权利要求书进行确定。

Claims (10)

1.一种存储数据访问方法，包括：

通过随机存取存储器的第一端口接收由可编程逻辑器件或协处理发送的操作请求，其中，所述操作请求携带有地址区信号；

通过所述随机存取存储器检测当前时刻是否具有正在应所述随机存取存储器的第二端口所接收的操作请求而执行的读/写操作，如果存在，则比对所述第一端口及所述第二端口所接收的操作请求的地址区信号，若相同则进行延时操作，若不同则应所述随机存取存储器的第一端口的操作请求而执行读/写操作；

如果在当前时刻未存在有应所述随机存取存储器的第二端口所接收的操作请求而执行的读/写操作时，则直接应所述随机存取存储器的第一端口的操作请求执行读/写操作。

2.根据权利要求1所述的存储数据访问方法，其特征在于：所述方法还包括：在执行读/写操作之前，需生成允许信号通过端口反馈至与之相连的可编程逻辑器件或协处理器。

3.根据权利要求1所述的存储数据访问方法，其特征在于：所述方法还包括：在执行读/写操作当中或者之前，若所述随机存取存储器的第一端口接收到取消操作请求，则取消读/写操作进程。

4.根据权利要求1所述的存储数据访问方法，其特征在于：所述随机存取存储器的存储区被划分成多个数据区，每个所述数据区被配置一地址区信号。

5.根据权利要求1所述的存储数据访问方法，其特征在于：所述方法还包括：在所述随机存取存储器的第一端口和第二端口同时获取一操作请求时，依据预设的操作请求优先级确定对应操作请求并接收。

6.一种用于数字化仪控系统的现场总线通信设备，其特征在于：所述现场总线通信设备包括可编程逻辑器件、随机存取存储器和主站的协处理器，所述随机存取存储器具备至少第一端口、第二端口；

所述随机存取存储器还包含：

读写控制逻辑单元，用于通过所述第一端口、所述第二端口接收操作请求，所述操作请求携带有地址区信号；

仲裁逻辑单元，用于根据接收到的操作请求进行逻辑仲裁，逻辑仲裁策略为：

检测当前时刻是否具有正在应所述第二端口所接收的操作请求而执行的读/写操作，如果存在，则比对所述第一端口及所述第二端口所接收的操作请求的地址区信号，若相同则进行延时操作，若不同则应所述第一端口的操作请求而执行读/写操作；

如果在当前时刻未存在有应所述第二端口所接收的操作请求而执行的读/写操作时，则直接应所述第一端口的操作请求执行读/写操作。

7.根据权利要求6所述的现场总线通信设备，其特征在于：所述随机存取存储器的仲裁逻辑单元，还用于在执行读/写操作当中或者之前，若所述第一端口接收到取消操作请求，则控制所述读写控制逻辑单元取消读/写操作进程。

8.根据权利要求6所述的现场总线通信设备，其特征在于：所述随机存取存储器的仲裁逻辑单元，还用于在执行读/写操作之前，生成允许信号经所述读写控制逻辑单元从通过所述第一端口或所述第二端口反馈至与之相连的可编程逻辑器件或协处理器。

9.根据权利要求6所述的现场总线通信设备，其特征在于：所述存储单元的存储区被划分成多个数据区，每个所述数据区被配置一地址区信号。

10.根据权利要求6所述的现场总线通信设备，其特征在于：所述仲裁逻辑单元还用于同时接收一操作请求时，依据预设的操作请求优先级确定对应操作请求并接收。

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