CN111488292B - 半导体存储装置 - Google Patents

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Abstract

本发明提供一种改善编程的可靠性的半导体存储装置。本发明的快闪存储器(100)包括存储控制器(200)及与非型的存储装置(300)。存储控制器(200)包括：电压检测部(210)，对电源电压下降至固定电压进行检测；SRAM(230)，存储将逻辑地址转换成物理地址的转换表；RRAM(240)，当在编程过程中由电压检测部(210)检测到固定电压时，存储正在进行编程的区块及页面的逻辑地址、及用于将所述逻辑地址转换成其他物理地址的转换信息；以及写入/选择器(220)，根据转换表或RRAM(240)的转换信息，将被输入的逻辑地址转换成物理地址，且在按照经转换的物理地址所选择的区块的页面中对数据进行编程。

Description

半导体存储装置
技术领域
本发明涉及一种半导体存储装置，尤其涉及一种与非(NAND)型快闪存储器的编程。
背景技术
通常，与非型快闪存储器是在封装体内包含存储芯片(memory chip)与用于控制所述存储芯片的存储控制器(memory controller)来构成。使存储控制器负担存储芯片的错误修正或坏块(bad block)的管理等固定的负荷，由此可减轻主机侧的计算机的负荷。
例如，专利文献1的快闪存储器系统如图1所示，包括快闪存储器10与主机设备(host device)40，快闪存储器10包含存储控制器20与存储芯片30。存储控制器20包括：与主机设备40之间进行数据的转送的主机接口22，与存储芯片30之间进行数据的转送的存储器接口24，控制数据转送或存储芯片的动作的微处理器(Micro Processing Unit，MPU)，存储程序或数据的只读存储器(Read Only Memory，ROM)、随机存取存储器(Random AccessMemory，RAM)等。存储芯片30例如为与非型快闪存储器的芯片。
[现有技术文献]
[专利文献]
[专利文献1]日本专利特开2009-175877号公报
发明内容
[发明所要解决的问题]
在与非型的快闪存储器中，以页面为单位进行读出及编程，以区块为单位进行消除。主机设备在指示这些动作时，将用于读出、编程、消除的地址输出至存储控制器中。来自主机设备的地址是逻辑地址，存储控制器为了将所述逻辑地址转换成物理地址，而参照已被保持在静态随机存取存储器(Static Random Access Memory，SRAM)中的转换表。当投入电源时，从存储单元阵列(memory cell array)中所准备的区域朝SRAM中载入转换表。
主机设备在指示编程时，除各种控制信号(地址锁存使能(Address LatchEnable，ALE)、命令锁存使能(Command Latch Enable，CLE)等)以外，将编程命令、写入数据及逻辑地址LAD(Logical Address)输出至存储控制器中。逻辑地址LAD包括：逻辑区块地址LBA(Logical Block Address)、逻辑页面地址LPA(Logical Page Address)及逻辑列地址LCA(Logical Column Address)。存储控制器如所述般参照转换表，将逻辑区块地址LBA转换成物理区块地址PBA(Physical Block Address)，并在由物理区块地址PBA所指定的区块的页面中对数据进行编程。区块内的页面由逻辑页面地址LPA指定。
若正在进行此种编程时，因某些原因而导致电源电压下降、或电源丧失，则有时编程在中途被中断。若编程正常地结束，则存储控制器将准备(Ready)信号发送至主机设备中，主机设备辨识到编程已正常地结束，而准备下一个动作，但当编程在中途被中断时，无法接收准备信号(例如，一直是忙碌(Busy)信号)，主机设备辨识到无法正常地结束编程。在此情况下，在再次投入电源时、或电源恢复后，主机设备对存储控制器指示重新进行编程。
即便在重新进行编程的情况下，存储控制器也将逻辑区块地址转换成物理区块地址，并在由物理区块地址所指定的区块的同一页面中对数据进行编程，但若在编程经中断的页面中再次对数据进行编程，则编程的可靠性下降。即，与非型快闪存储器的编程是在消除状态的存储单元中对数据进行编程，但已进行了一次编程的页面未必所有存储单元处于消除状态，因此经编程的数据的阈值分布范围有可能比期待的范围扩大。另一方面，也可以将包含编程经中断的页面的区块消除后再次进行编程，但在此情况下，必须将区块的其他页面中所储存的数据保存在其他区块中，而需要繁杂的处理。
本发明是解决如上所述的先前的课题者，其目的在于提供一种改善编程的可靠性的半导体存储装置。
[解决问题的技术手段]
本发明的半导体存储装置包括：与非型的存储单元阵列，包含多个区块；检测部件，对电源电压下降至固定电压进行检测；易失性存储器，存储将逻辑地址转换成物理地址的转换表；编程部件，在按照物理地址所选择的区块的页面中对数据进行编程；非易失性存储器，当在利用所述编程部件正在进行编程的期间内由所述检测部件检测到固定电压时，存储正在进行编程的区块及页面的逻辑地址、及用于将所述逻辑地址转换成其他物理地址的转换信息；以及转换部件，根据所述易失性存储器的转换表或所述非易失性存储器的转换信息，将被输入的逻辑地址转换成物理地址。
在一实施方式中，所述其他物理地址是用于选择为了保存编程经中断的页面而准备的专用的区块的地址。在一实施方式中，所述其他物理地址包含用于选择区块的区块地址、及用于选择页面的页面地址。在一实施方式中，包括对由所述检测部件检测到固定电压进行响应，而将所述转换信息写入非易失性存储器中的部件。在一实施方式中，所述固定电压比半导体存储装置可进行动作的最小电压大。在一实施方式中，所述写入部件在电源电压丧失之前、或半导体存储装置无法进行动作之前，将所述转换信息写入非易失性存储器中。在一实施方式中，所述非易失性存储器是可变电阻型存储器。在一实施方式中，所述转换部件先选择所述非易失性存储器的转换信息。在一实施方式中，所述转换部件将被输入的逻辑地址与被存储在所述非易失性存储器中的逻辑地址进行比较，在两者一致的情况下，将被输入的逻辑地址转换成所述其他物理地址。
[发明的效果]
根据本发明，由于设置了当在正在进行编程的期间内检测到电源电压下降的固定电压时，存储正在进行编程的区块及页面的逻辑地址、及用于将所述逻辑地址转换成其他物理地址的转换信息的非易失性存储器，因此当重新进行编程时可在可靠性高的页面中进行编程。
附图说明
图1是表示先前的半导体存储器的一例的图。
图2是表示本发明的实施例的快闪存储器的整体结构的图。
图3是表示本发明的实施例的存储控制器的内部结构的方块图。
图4是表示本发明的实施例的存储单元阵列的区块的内部结构的图。
图5是说明根据被保持在SRAM中的转换表将来自主机设备的逻辑地址转换成物理地址的动作的图。
图6是说明本发明的实施例的电源下降时的恢复编程动作的流程。
图7A是表示作为编程的目标的选择区块及选择页面的图，图7B是表示页面保存用区块与其页面的图。
图8是表示被储存在电阻式随机存取存储器(Resistive Random Access Memory，RRAM)中的编程的目标的逻辑地址与页面保存用区块的物理地址的图。
图9是说明本发明的实施例的电源恢复后再次进行编程时的逻辑地址的转换动作的流程。
[符号的说明]
10：快闪存储器
20：存储控制器
22：主机接口
24：存储器接口
30：存储芯片
40：主机设备
100：快闪存储器
200：存储控制器
210：电压检测部
220：写入/选择器
230：SRAM
240：RRAM
300：存储装置
BL：位线
LAD：逻辑地址
LBA：逻辑区块地址
LCA：逻辑列地址
LPA：逻辑页面地址
MC0～MC63：存储单元
PAD：物理地址
PBA：物理区块地址
PPA：物理页面地址
P、Q：区块
SGD、SGS：选择栅极线
SL：共同源极线
Td：位线侧选择晶体管
Ts：源极线侧选择晶体管
Vcc：电源电压
Vd：固定电压
S100、S102、S104、S106、S108、S110、S112、S200、S202、S204、S206、S208、S210、S212：步骤
具体实施方式
继而，参照附图对本发明的实施方式进行详细说明。本发明的快闪存储器包含具有与非型串的存储单元的存储装置、及控制存储装置的存储控制器来构成。存储控制器可以形成在与形成存储装置的芯片相同的芯片上，也可以形成在不同的芯片上。另外，当快闪存储器包含多个芯片时，也能够以将多个芯片层叠的方式构成。
[实施例]
图2是表示本发明的实施例的快闪存储器100的结构的图。本实施例的快闪存储器100包含存储控制器200、及一个或多个与非型存储装置300来构成。存储控制器200从主机设备接收各种控制信号(命令锁存使能信号CLE、地址锁存使能信号ALE等)、数据、命令等，并根据这些信号等来控制存储装置300的读出、编程(写入)、消除等。另外，存储控制器200将表示存储装置的动作状态的准备信号或忙碌信号输出至主机设备40中。
图3中表示存储控制器200的内部结构。本实施例的存储控制器200包含电压检测部210、写入/选择器220、SRAM 230、RRAM(电阻变化型存储器)240来构成。再者，存储控制器200除图3中所示的结构以外，也包含微处理器(MPU)或ROM等，通过执行被储存在ROM中的软件程序，而控制存储装置300的各种动作，或进行电压检测部210、写入/选择器220、SRAM230、RRAM 240的控制。
电压检测部210对被供给至快闪存储器100或包含快闪存储器100的系统中的电源电压Vcc进行监视，并对电源电压Vcc是否下降至固定电压Vd进行检测。固定电压Vd被设定成比保证快闪存储器100的动作的最低电压Vmin高的电压、或比成为存储控制器200所执行的省电序列(power-down sequence)的触发的电压Vpwd高的电压。因此，在电源电压Vcc下降至固定电压Vd的时间点，快闪存储器100仍然可进行动作，并且仍然不执行省电序列。若电源电压Vcc下降至电压Vpwd为止，则执行省电序列，例如，经升压的电压不被急剧地放电，快闪存储器100的动作正常地结束。电压检测部210若检测到固定电压Vd，则将警告信号输出至写入/选择器220等各部中。
写入/选择器220在接收到从主机设备40输出的逻辑地址LAD时，将逻辑地址LAD转换成物理地址PAD。经转换的物理地址被用于访问存储装置300。在第1形态中，写入/选择器220参照被保持在SRAM 230中的转换表，将逻辑地址LAD转换成物理地址PAD。在第2形态中，写入/选择器220在被输入的逻辑地址LAD与被储存在RRAM 240中的逻辑地址LAD一致的情况下，按照已被储存在RRAM 240中的转换表，将逻辑地址转换成页面保存用的物理地址。
写入/选择器220若在编程过程中从电压检测部210接收警告信号，则将编程过程中的逻辑地址LAD及与其建立关联的页面保存用区块的物理地址写入RRAM 240中。若通过写入/选择器220来进行朝RRAM 240中的写入，则在第2形态中，写入/选择器220可参照RRAM240的转换表来进行朝物理地址的转换。
SRAM 230保持存储装置300的动作中所需要的各种数据。例如为规定所述逻辑地址与物理地址的关系的转换表、表示存储装置的区块的各页面的状态(数据已被写入、已被消除、无效等)的表。当在投入电源时执行了通电序列(power-on sequence)时，从存储装置300的存储单元阵列中所准备的区域载入这些数据。
RRAM 240是可将数据存储在可逆且非易失性的可变电阻元件中的可变电阻型随机存取存储器。RRAM 240是与SRAM 230同样地可快速地写数据，且即便电源丧失，也可以保持数据的非易失性的存储器。
当在编程过程中由电压检测部210检测到电压Vd时，RRAM 240储存编程的目标的逻辑地址LAD与页面保存用的物理地址PAD。从电压Vd的检测至电源丧失为止的时间非常短，因此使用可进行非常快速写入的RRAM。
存储装置300包括：具有包含与非型串的多个区块的存储单元阵列，根据行地址(物理区块地址PBA+逻辑页面地址LPA)来选择存储单元阵列的字线(word line)的字线选择电路，根据列地址来选择位线(bit line)的列选择电路，对通过选择字线所读出的数据进行感测、或保持进行编程的数据的页面缓冲/感测电路等。
在一个区块中，如图4所示，在行方向上排列有n个(例如，2KB)将多个存储单元串联连接的与非串。一个与非串NU包括：经串联连接的多个存储单元MCi(i＝1、2、3···、64)，与作为一侧的端部的存储单元MC64的漏极侧连接的位线侧选择晶体管Td、及与存储单元MC0的源极侧连接的源极线侧选择晶体管Ts。位线侧选择晶体管Td的漏极与对应的一个位线BL连接，源极线侧选择晶体管Ts的源极与共同的源极线SL连接。
在读出动作中，对位线施加某个正的电压，对被选择的字线施加某个电压(例如0V)，对非选择字线施加通过电压(pass voltage)(例如4.5V)，对选择栅极线SGD、选择栅极线SGS施加正的电压(例如4.5V)，将位线侧选择晶体管Td、源极线侧选择晶体管Ts开启，并将共同源极线SL设为0V。在编程动作中，对被选择的字线施加高电压的编程电压(例如，15V～20V)，对非选择的字线施加中间电位(例如10V)，将位线侧选择晶体管Td开启，将源极线侧选择晶体管Ts关闭，将对应于数据“0”或数据“1”的电位供给至位线BL中。在消除动作中，对区块内的被选择的字线施加0V，对P型井施加高电压(例如20V)，将浮栅(floating gate)的电子抽出至基板上，由此以区块为单位消除数据。
继而，对快闪存储器100的编程动作进行说明。主机设备40在进行对快闪存储器100的编程时，除各种控制信号以外，将编程命令、数据、逻辑地址LAD输出至快闪存储器100中。从主机设备输入的逻辑地址LAD如图5所示，包含逻辑区块地址LBA、逻辑页面地址LPA及逻辑列地址LCA来构成。
若接收逻辑地址LAD，写入/选择器220参照被保持在SRAM 230中的转换表，将逻辑区块地址LBA转换成物理区块地址PBA。在本例中，用于访问存储装置300的行地址为18位，列地址为12位。行地址的高位12位是指定区块的地址，低位6位是指定页面的地址。逻辑页面地址LPA及逻辑列地址LCA不被转换而直接构成物理地址。如此，逻辑地址LAD被转换成用于访问存储装置的物理地址PAD(＝PBA+LPA+LCA)。
存储控制器200将经转换的物理地址供给至存储装置300的字线选择电路或列选择电路中，通过字线选择电路来选择区块/页面，通过列选择电路来选择位线，由此在选择页面的选择存储单元中对数据进行编程。对选择存储单元施加编程电压，并进行是否在选择存储单元中对数据正常地进行了编程的编程检验(program verify)。若编程检验合格，则存储控制器200将准备信号输出至主机设备40中，若正在编程，则存储控制器200将忙碌信号输出至主机设备40中。
继而，参照图6的流程对编程动作中的电源电压Vcc下降时的恢复动作进行说明。通过存储控制器200来执行针对选择页面的编程(S100)，在此期间内，电压检测部210对被供给至快闪存储器100中的电源电压Vcc持续监视(S102)。若电压检测部210检测到电源电压Vcc的下降，即检测到固定电压Vd(S104)，则电压检测部210对所述检测进行响应而输出警告信号(S106)。
若写入/选择器220被输出警告信号，则将目前正在编程的逻辑区块地址LBA与逻辑页面地址LPA、及用于将它们转换成物理地址的页面保存用区块的物理区块地址PBA与物理页面地址PPA写入RRAM 240中(S108)。所述写入进行至电源丧失为止。
参照图7A及图7B对此情况进行说明。如图7A所示，设为正在选择区块P的选择页面#n中进行编程。此时，若电源电压Vcc下降至固定电压Vd，则写入/选择器220将被保持在SRAM中的状态表的区块P的页面#n改写成“无效(Invalid)”。进而，写入/选择器220参照状态表的页面保存用区块，识别可使用的页面，并将正在编程的逻辑区块地址LBA、逻辑页面地址LPA与用于对它们进行转换的页面保存用区块的物理区块地址PBA及物理页面地址PPA写入RRAM 240中。
图7B是页面保存用的区块的一例。页面#0～页面#3已用作其他页面的保存用，页面#3～页面#3F可以使用(清除(Erase)状态)。写入/选择器220参照状态表，识别区块Q的可以使用的页面(此例中，页面#3)。如此，如图8所示，正在编程的逻辑区块地址LBA与逻辑页面地址LPA、及页面保存用区块Q的物理地址PBA与页面#3的物理页面PPA被写入RRAM 240中。
存储控制器200在朝RRAM 240中的逻辑地址及物理地址的写入已结束的时间点，中断目前正在进行的编程(S110)。其后，若电源电压Vcc进一步下降，则开始省电序列，停止快闪存储器100的动作。在编程已被中断的情况下，不对主机设备40输出准备信号、或可输出对于主机设备40而言无法识别的信号。另一方面，若电源电压Vcc不下降至固定电压Vd，则正常地结束编程，对主机设备40输出准备信号(S112)。
继而，参照图9对再次开始经中断的编程时的动作进行说明。若电源电压Vcc恢复，则快闪存储器100执行加电序列(power-up sequence)，而变成可进行动作的状态。主机设备40在未接收到针对上次的编程的指示的准备信号的情况下，辨识到编程未正常地结束，而对快闪存储器100指示再次的编程。因此，存储控制器200从主机设备40接收编程命令、逻辑地址LAD＿IN、数据(S200)。
写入/选择器220最初选择RRAM 240，将被储存在RRAM 240中的逻辑地址LAD＿RR与被输入的逻辑地址LAD＿IN进行比较(S202)。当两者的逻辑地址一致时(S204)，写入/选择器220将逻辑地址LAD＿IN转换成已被储存在RRAM 240中的页面保存用区块的物理地址(S206)，存储控制器200在页面保存用区块的页面中执行编程(S208)。
另一方面，当在RRAM 240中不存在逻辑地址LAD＿IN时(S204)，写入/选择器220继而参照SRAM 220的转换表，将逻辑地址LAD＿IN转换成物理地址PAD(S210)，存储控制器200在由经转换的物理地址所指定的页面中执行编程(S212)。
如此，根据本实施例，当在编程过程中因电源电压的下降等不良情况而重新进行编程时，可进行可靠性高的编程。另外，RRAM与SRAM同样地可快速地进行数据的读写，因此可在电源完全丧失之前的非常有限的时间内，使正在编程的页面的地址与保存用区块的地址保持在RRAM中。
再者，在所述实施例中，使用RRAM作为非易失性存储器，但只要是可比与非型存储器更快速地写入数据者，则除RRAM以外，也可以使用磁性随机存取存储器(MagneticRandom Access Memory，MRAM)(磁性体存储器)。
进而，在所述实施例中，将逻辑地址与物理地址储存在RRAM中，但也可以将应进行编程的数据一同储存在RRAM中。与非型存储器的页面的数据大小比较大，但只要可在电源丧失之前将此种数据写入RRAM中，则也可以与保存用区块的物理地址一同储存，当电源已修复时，在保存用区块的物理地址中对已被储存在RRAM中的数据进行编程。在此情况下，理想的是在已将编程数据储存在RRAM中的时间点，将准备信号输出至主机设备40中，使其辨识到编程已正常地结束，不需要来自主机设备40的编程的重新进行。
进而，在所述实施例中，当再此进行编程时，写入/选择器220先选择RRAM 240，因此对被输入的逻辑地址LAD＿IN与被储存的逻辑地址LAD＿MM进行比较，但除此以外，也可以仅在逻辑地址被储存在RRAM 240中的情况下先选择RRAM 240，在其以外的情况下，选择SRAM 230。例如，存储控制器200也可以当中断编程时，在控制器内使表示已对RRAM 240进行了逻辑地址的写入、或已中断编程的旗标(flag)信息存储在非易失性存储器中，在电源恢复后，参照所述旗标，判定是否先选择RRAM。
对本发明的优选的实施方式进行了详述，但本发明并不限定于特定的实施方式，可在权利要求中记载的本发明的主旨的范围内进行各种变形·变更。

Claims (7)

1.一种半导体存储装置，其特征在于，包括：
与非型的存储单元阵列，包含多个区块；
易失性存储器，存储将逻辑地址转换成物理地址的转换表；
处理器，用以：
对电源电压下降至固定电压进行检测，以及
在按照物理地址所选择的区块的页面中进行数据的编程；以及
非易失性存储器，当在由所述处理器正在进行编程的期间内检测到固定电压时，所述非易失性存储器存储正在进行编程的区块的页面的目标逻辑地址、及用于将所述目标逻辑地址转换成另一个物理地址的转换信息，
其中所述处理器将被输入的逻辑地址与所述目标逻辑地址进行比较，当所述被输入的逻辑地址与所述目标逻辑地址不一致时所述处理器根据所述易失性存储器的转换表，将所述被输入的逻辑地址转换成物理地址，或者当所述被输入的逻辑地址与所述目标逻辑地址一致时所述处理器根据所述非易失性存储器的转换信息，将所述被输入的逻辑地址转换成所述另一个物理地址。
2.根据权利要求1所述的半导体存储装置，其特征在于，
所述另一个物理地址是用于选择为了保存编程经中断的页面而准备的专用的区块的地址。
3.根据权利要求1所述的半导体存储装置，其特征在于，
所述另一个物理地址包含用于选择区块的区块地址、及用于选择页面的页面地址。
4.根据权利要求1所述的半导体存储装置，其特征在于，
所述处理器对检测到固定电压进行响应，而将所述转换信息写入非易失性存储器中。
5.根据权利要求1所述的半导体存储装置，其特征在于，
所述固定电压比所述半导体存储装置能够进行动作的最小电压大。
6.根据权利要求4所述的半导体存储装置，其特征在于，
所述处理器在电源电压丧失之前、或所述半导体存储装置无法进行动作之前，将所述转换信息写入非易失性存储器中。
7.根据权利要求1所述的半导体存储装置，其特征在于，
所述非易失性存储器是可变电阻型存储器。
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