CN111384055B - 半导体结构 - Google Patents

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CN111384055B CN201911372912.0A CN201911372912A CN111384055B CN 111384055 B CN111384055 B CN 111384055B CN 201911372912 A CN201911372912 A CN 201911372912A CN 111384055 B CN111384055 B CN 111384055B
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Abstract

本公开提供一种半导体结构，包括一基底、一控制栅极结构、一熔丝栅极结构，以及一埋置位元线；该基底具有一第一表面、一第一掺杂区、一第二掺杂区，以及一凹处，该第一掺杂区设置在该第一表面下方，该第二掺杂区设置在该第一表面下方，该凹处凹入该基底并设置在该第一掺杂区与该第二掺杂区之间；该控制栅极结构设置在该第一掺杂区上方并电性连接一控制位元线；该熔丝栅极结构设置在该第二掺杂区上方并电性连接一熔丝位元线；该埋置字元线设置在该控制栅极结构与该熔丝栅极结构之间；其中该埋置字元线设置在该基底的该凹处内。

Description

半导体结构
技术领域
本公开主张2018/12/27申请的美国临时申请案第62/785,359号及2019/10/29申请的美国正式申请案第16/667,104号的优先权及益处，该美国临时申请案及该美国正式申请案的内容以全文引用的方式并入本文中。
本公开涉及一种半导体结构。特别涉及一种熔丝阵列结构，其具有配置在一基底中的一埋置字元线。
背景技术
对于许多现代应用，半导体装置是不可或缺的。在半导体装置之中，如动态随机存取存储器(dynamic random access memory，DRAM)装置的存储器装置，已被认为是一个重要角色。该存储器装置具有许多存储器胞(memory cells)，纵横地行列设置在基底(substrate)上，其中每一存储器胞的形成可由一电容器所存储，并可由一位元线(bitline)而可存取，而所述的位元线在基底上的一表面延伸。
随着电子科技的进步，一熔丝阵列结构的容量持续地增加。换言之，提升设置在基底上的熔丝阵列结构的一密度。据此，难以维持于该熔丝阵列结构中的该等电子零件之间的隔离或绝缘。
因此，有需要持续地改善半导体元件的结构上的架构。
上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例提供一种半导体结构。该半导体结构包括一基底，具有一第一表面、一第一掺杂区、一第二掺杂区以及一凹处，该第一掺杂区设置在该第一表面下方，该第二掺杂区设置在该第一表面下方，该凹处凹入该基底并位在该第一掺杂区与该第二掺杂区之间；一控制栅极结构，设置在该第一掺杂区上方并电性连接一控制位元线；一熔丝栅极结构，设置在该第二掺杂区上方并电性连接一熔丝位元线；以及一埋置字元线，设置在该控制栅极结构与该熔丝栅极结构之间；其中该埋置字元线设置在该基底的该凹处内。
依据本公开的一些实施例，该埋置字元线设置在该基底的该第一表面下方，并远离该基底的该第一表面设置。
依据本公开的一些实施例，该埋置字元线设置在该第一掺杂区与该第二掺杂区下方，并远离该第一掺杂区与该第二掺杂区设置。
依据本公开的一些实施例，该凹处从该基底的该第一表面朝向该基底的一第二表面延伸，该第二表面相对该第一表面设置。
依据本公开的一些实施例，该熔丝栅极结构具有一熔丝介电质，设置在该第二掺杂区上。
依据本公开的一些实施例，当该埋置字元线与该熔丝位元线之间的一电压偏压大致地大于5V时，该熔丝介电质可断裂。
依据本公开的一些实施例，该埋置字元线设置在该熔丝介电质下方，并远离该熔丝介电质设置。
依据本公开的一些实施例，该熔丝介电质包含氧化物或金属氧化物。
依据本公开的一些实施例，该第一掺杂区与该第二掺杂区为一相同导电类型。
依据本公开的一些实施例，该埋置字元线具有一导体以及一隔离层，该隔离层设置在该凹处内并位在该基底与该导体之间。
依据本公开的一些实施例，该隔离层与该凹处的一侧壁共形设置。
依据本公开的一些实施例，该隔离层具有一第一部以及一第二部，该第一部设置在该导体与该基底之间，该第二部位在该导体下方，其中该第一部的一厚度大致地大于该第二部的一厚度。
依据本公开的一些实施例，该隔离层具有一高介电常数的介电材料。
依据本公开的一些实施例，该控制位元线与该熔丝位元线大致地正交于该埋置字元线。
依据本公开的一些实施例，该控制位元线与该熔丝位元线大致地相互平行。
本公开的另一实施例提供一种半导体装置。该半导体装置包括一基底，具有一第一表面、一第一掺杂区、一第二掺杂区、一第一凹处以及一第二凹处，该第一掺杂区设置在该第一表面下方，该第二掺杂区设置在该第一表面下方，该第一凹处凹入该基底并设置在该第一掺杂区与该第二掺杂区之间，该第二凹处凹入该基底并邻近该第二掺杂区设置；一第一栅极结构，设置在该第一掺杂区上方并电性连接一第一位元线；一第二栅极结构，设置在该基底的该第一表面上方并电性连接一第二位元线；以及一埋置字元线，设置在该第一凹处内并设置在该第一栅极结构与该第二栅极结构之间；其中该第二栅极结构至少部分地设置在该基底的该第二凹处内。
依据本公开的一些实施例，该第二凹处的一深度大致地小于该第一凹处的一深度。
依据本公开的一些实施例，该第二栅极结构具有一栅极介电质，设置在该基底的该第二凹处内。
依据本公开的一些实施例，该栅极介电质依据该埋置字元线与该第二位元线之间的一电压偏压而可断裂。
依据本公开的一些实施例，该埋置字元线与该第二位元线之间的该电压偏压大致地大于2V。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的保护范围的标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离相关申请文件所界定的本公开的构思和范围。
附图说明
参阅实施方式与相关申请文件合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1为依据本公开一些实施例的一第一半导体结构的顶视示意图。
图2为依据本公开一些实施例的该半导体结构沿图1的剖线A-A'的剖视示意图。
图3为依据本公开一些实施例的一第二半导体结构的顶视示意图。
图4为依据本公开一些实施例的该半导体结构沿图3的剖线B-B'的剖视示意图。
图5为依据本公开一些实施例的一第三半导体结构的顶视示意图。
图6为依据本公开一些实施例的该半导体结构沿图5的剖线C-C'的剖视示意图。
附图标记说明：
100 第一半导体结构
101 基底
101a 第一表面
101b 第二表面
101c 主动区
101d 第一掺杂区
101e 第二掺杂区
101f 凹处
102 控制位元线
103 熔丝位元线
104 埋置字元线
104a 导体
104b 隔离层
104b-1 第一部
104b-2 第二部
105 控制栅极结构
105a 遮罩层
105b 金属层
105c 多晶硅层
106 熔丝栅极结构
106a 熔丝介电质
106b 遮罩层
106c 金属层
106d 多晶硅层
200 第二半导体结构
201 基底
201a 第一表面
201b 第二表面
201c 主动区
201d 第一掺杂区
201e 第二掺杂区
201f 第一凹处
201g 第二凹处
202 控制位元线
203 熔丝位元线
204 埋置字元线
204a 导体
204b 隔离层
204b-1 第一部
204b-2 第二部
205 控制栅极结构
210 熔丝栅极结构
210a 遮罩层
210b 金属层
210c 间隙子
300 第三半导体结构
301 基底
301a 第一表面
301b 第二表面
301c 主动区
301d 第一掺杂区
301e 第二掺杂区
301f 第一凹处
301g 第二凹处
302 控制位元线
304 埋置字元线
304a 导体
304b 隔离层
304b-1 第一部
304b-2 第二部
311 栅极结构
311a 遮罩层
311b 金属层
311c 多晶硅层
312 接地位元线
313 熔丝栅极结构
313a 遮罩层
313b 金属层
313c 间隙子
313d 熔丝介电质
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
如文中所使用的，术语“反熔丝(anti-fuse)”代表为一常态开路的一半导体元件。当施加一程序化电压时，反熔丝可为被熔断(blown)，以变成一短路。在本公开的一些实施例中，该反熔丝结构包括一栅极氧化物(gate oxide，GOX)反熔丝结构。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制本领域技术人员已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由相关申请文件定义。
在一熔丝阵列结构中，在一对导体之间使用如一非常薄的氧化物阻障层的一反熔丝介电质。通过反熔丝介电质的一介电质崩溃以执行在该等导体之间穿过该反熔丝介电质的一导电通道的形成。通过施加一高电压脉冲以穿过该反熔丝介电质，可使该反熔丝介电质崩溃。
随着科技的进步，提升该熔丝阵列结构的功能性与容量。然而，该熔丝阵列结构的一全面尺寸持续变得越来越小。因此，在反熔丝介电质与字元线或位元线之间的一隔离距离，不可能足够用于该介电质崩溃的一高电压脉冲。结果，会对该熔丝阵列结构的可靠度造成不利的影响。
在本公开中，提供一种半导体结构。该半导体结构包括一基底，具有一第一表面、一第一掺杂区、一第二掺杂区以及一凹处，该第一掺杂区设置在该第一表面下方，该第二掺杂区设置在该第一表面下方，该凹处凹入该基底并位在该第一掺杂区与该第二掺杂区之间；一控制栅极结构，设置在该第一掺杂区上方并电性连接一控制位元线；一熔丝栅极结构，设置在该第二掺杂区上方并电性连接一熔丝位元线；以及一埋置字元线，设置在该控制栅极结构与该熔丝栅极结构之间；其中该埋置字元线设置在该基底的该凹处内。由于该埋置字元线埋置在该基底中，因此可最大化该埋置字元线与该熔丝栅极结构之间的一距离。因此，改善该埋置字元线与该熔丝栅极结构之间的电性隔离。
图1为依据本公开一些实施例的一第一半导体结构100的顶视示意图。图2为依据本公开一些实施例的该半导体结构100沿图1的剖线A-A'的剖视示意图。
在一些实施例中，该半导体结构100邻近一存储器元件形成，该存储器元件例如一动态随机存取存储器(dynamic random access memory，DRAM)元件或其类似物。在一些实施例中，该第一半导体结构100为一熔丝阵列结构或该熔丝阵列结构的一部分。
在一些实施例中，该第一半导体结构100包括在一基底101上方延伸的许多导电线(conductive lines)。在一些实施例中，该等导电线纵横交错地排列。在一些实施例中，该等导电线具有许多位元线(102，103)以及许多字元线104。在一些实施例中，该等位元线(102，103)大致地正交于该等字元线104。在一些实施例中，该等位元线(102，103)相互电性隔离。在一些实施例中，该等字元线104相互电性隔离。
在一些实施例中，该等位元线具有一控制位元线102以及一熔丝位元线103。在一些实施例中，当该栅极通过该字元线而开启时，信息或数据经由位元线而存储到存储器中。在一些实施例中，控制位元线102与熔丝位元线103大致地相互平行。
在一些实施例中，第一半导体结构100具有该基底101。在一些实施例中，基底101为一半导体基底。在一些实施例中，基底101包含半导体材料，例如硅、锗(germanium)、镓(gallium)、砷(arsenic)或其组合。在一些实施例中，基底101为一硅基底。在一些实施例中，基底101包含的材料，例如陶瓷、玻璃或其类似物。在一些实施例中，基底101为一绝缘体上覆硅(silicon on insulator，SOI)基底，其中一绝缘层(insulation layer)设置在一硅基底上。在一些实施例中，在基底101上制造有一预定的功能电路。
在一些实施例中，基底101具有一第一表面101a以及一第二表面101b，第二表面101b相对第一表面101a设置。在一些实施例中，一主动区101c(如图1所示)设置在基底101上或设置在基底101中。在一些实施例中，主动区101c设置在基底101的第一表面101a上方，或设置在最接近基底101的第一表面101a处。在一些实施例中，主动区101c对角地设置在基底101的第一表面101a上方。
在一些实施例中，主动区101c具有许多掺杂区(101d，101e)(如图2所示)。在一些实施例中，每一掺杂区(101d，101e)包含相同类型的掺杂物(dopants)。在一些实施例中，每一掺杂区(101d，101e)具有一类型的掺杂物，其不同于包含在另一掺杂区(101d，101e)的类型的掺杂物。在一些实施例中，该等掺杂区(101d，101e)具有一第一掺杂区101d以及一第二掺杂区101e。在一些实施例中，第一掺杂区101d与第二掺杂区101e设置在基底101的第一表面101a的上方或下方。在一些实施例中，第一掺杂区101d与第二掺杂区101e包含相同类型的掺杂物。在一些实施例中，第一掺杂区101d与第二掺杂区101e包含N型的掺杂物。在一些实施例中，第一掺杂区101d与第二掺杂区101e为相同导电类型。
在一些实施例中，基底101具有一凹处(recess)101f，凹入到基底101中并设置在第一掺杂区101d与第二掺杂区101e之间。在一些实施例中，凹处101f从第一表面101a朝向基底101的第二表面101b而凹入基底101中。在一些实施例中，凹处101f设置在基底101的主动区101c下方。在一些实施例中，凹处101f设置在第一掺杂区101d与第二掺杂区101e下方。
在一些实施例中，第一半导体结构100包括一控制栅极结构105，设置在第一掺杂区101d上方并电性连接控制位元线102。在一些实施例中，控制栅极结构105具有一遮罩层105a、一金属层105b以及一多晶硅层105c。在一些实施例中，金属层105b设置在多晶硅层105c上方，且遮罩层105a设置在金属层105b上方。在一些实施例中，遮罩层105a包含氮化硅、氮化物或其类似物。在一些实施例中，金属层105b包含钨、钛(titanium)元素或其类似物。
在一些实施例中，第一半导体结构100包括一熔丝栅极结构106，设置在第二掺杂区101e上方并电性连接熔丝位元线103。在一些实施例中，熔丝栅极结构106具有一熔丝介电质106a、一遮罩层106b、一金属层106c以及一多晶硅层106d。在一些实施例中，熔丝介电质106a位在遮罩层106b、金属层106c与多晶硅层106d下方。在一些实施例中，遮罩层106b包含氮化硅、氮化物或其类似物。在一些实施例中，金属层106c包含钨、钛元素或其类似物。在一些实施例中，熔丝介电质106a包含氧化物或金属氧化物或其类似物。
在一些实施例中，第一半导体结构100包括一埋置字元线104，设置在基底101内。在一些实施例中，埋置字元线104设置在控制栅极结构105与熔丝栅极结构106之间。在一些实施例中，埋置字元线104设置在基底101的凹处101f内。在一些实施例中，埋置字元线104设置在基底101的第一表面101a下方，并远离基底101的第一表面101a设置。在一些实施例中，埋置字元线104在基底101的第一表面101a与第二表面101b之间延伸。在一些实施例中，埋置字元线104设置在第一掺杂区101d与第二掺杂区101e下方，并远离第一掺杂区101d与第二掺杂区101e设置。
在一些实施例中，埋置字元线104经配置以控制熔丝介电质106a的一介电质崩溃(dielectric breakdown)。在一些实施例中，埋置字元线104包括一导体(conductor)104a，位在凹处101f内。在一些实施例中，导体104a包含钨、氮化钛、氮化钨、氮化钽，以及其组合等等。
在一些实施例中，一隔离层(isolation layer)104b围绕埋置字元线104设置。在一些实施例中，隔离层104b设置在基底101的凹处101f内，并位在基底101与导体104a之间。在一些实施例中，隔离层104b具有一第一部104b-1以及一第二部104b-2。在一些实施例中，第一部104b-1设置在导体104a与基底101之间。在一些实施例中，第二部104b-2设置在导体104a下方。在一些实施例中，第二部104b-2围绕导体104a的一端部设置。在一些实施例中，第一部104b-1的一厚度大致地大于第二部104b-2的一厚度。在一些实施例中，隔离层104b包含高介电常数(high-k，high dielectric constant)的介电材料，例如氧化铪(hafniumoxide，HfO2)。
在一些实施例中，若是在埋置字元线104与第一熔丝栅极结构106之间未施加崩溃电压的话，则不存在穿过熔丝介电质106a的一导电路径。换言之，当在埋置字元线104与第一熔丝栅极结构106之间施加崩溃电压时，则形成穿过熔丝介电质106a的一导电路径。在一些实施例中，当在埋置字元线104与第一熔丝栅极结构106之间施加崩溃电压时，则熔丝介电质106a经历一介电质崩溃流程。在一些实施例中，当在埋置字元线104与第一熔丝位元线103之间的一电压偏压大致地大于5V(伏特)时，则熔丝介电质106a可断裂。在一些实施例中，该电压偏压大约为5V到6V。在一些实施例中，该电压偏压大约为6V到10V。在一些实施例中，在介电质崩溃流程之后，造成熔丝介电质106a损伤。
图3为依据本公开一些实施例的一第二半导体结构200的顶视示意图。图4为依据本公开一些实施例的该半导体结构200沿图3的剖线B-B'的剖视示意图。在一些实施例中，第二半导体结构200包括一基底201，其架构类似于上述或如图2所示的基底101。
在一些实施例中，基底201包括一第一表面201a(如图4所示)、与第一表面201a相对设置的一第二表面201b、一第一掺杂区201d以及一第二掺杂区201e，其架构类似于如上所述或如图2所图例的架构。在一些实施例中，基底201包括一第一凹处201f以及位在第一凹处201f内的一埋置字元线204，其架构类似于如上所述或如图2所图例的架构。
在一些实施例中，基底201包括一第二凹处201g，凹入基底201中，并邻近第二掺杂区201e设置。在一些实施例中，第二凹处201g从第一表面201a朝向基底201的第二表面201b延伸。在一些实施例中，第一凹处201f与第二凹处201g分开地或同时地形成。在一些实施例中，第二凹处201g的一深度大致地小于第一凹处201f的一深度。
在一些实施例中，第二半导体结构200包括一控制栅极结构205，设置在第一掺杂区201d上方，并电性连接一控制位元线202。在一些实施例中，控制栅极结构205与控制位元线202的架构类似于如上所述或如图2所图例的架构。
在一些实施例中，第二半导体结构200包括一熔丝栅极结构210，设置在基底201的第一表面201a上方，并电性连接一熔丝位元线203。在一些实施例中，熔丝栅极结构210包括一遮罩层210a、一金属层210b以及一间隙子210c，金属层210b位在遮罩层210a下方，间隙子210c邻近或围绕遮罩层210a与金属层210b设置。
在一些实施例中，遮罩层210a包含氮化硅、氮化物或其类似物。在一些实施例中，金属层210b包含多晶硅、氮化钛、钨或其类似物。在一些实施例中，第二熔丝栅极结构210经由位在遮罩层210a上方的一接触点以电性连接熔丝位元线203。在一些实施例中，熔丝介电质210d包含氧化物、二氧化硅等等。在一些实施例中，间隙子210c包含氮化物、氮化硅、氧化物等等。
在一些实施例中，金属层210b至少部分地设置在基底201的第二凹处210g内。在一些实施例中，金属层210b设置在熔丝介电质210d上。在一些实施例中，金属层210b的至少一部分设置在基底201的第一表面201a下方。在一些实施例中，熔丝介电质210d设置在第二凹处210g内。在一些实施例中，熔丝介电质210d设置在金属层210b与基底201之间。在一些实施例中，熔丝介电质210d与第二凹处201g的一侧壁为共形(conformal)。
在一些实施例中，埋置字元线204设置在熔丝介电质210d下方，并远离熔丝介电质210d设置。在一些实施例中，若是在第二熔丝栅极结构210与埋置字元线204之间未施加崩溃电压的话，则不存在穿过熔丝介电质210d的一导电路径。换言之，当在第二熔丝栅极结构210与埋置字元线204之间施加一崩溃电压的话，则形成穿过熔丝介电质210d的一导电路径。
在一些实施例中，当在第二熔丝栅极结构210与埋置字元线204之间施加该电压时，熔丝介电质210d经历一介电质崩溃流程。在一些实施例中，当在埋置字元线204与熔丝位元线203之间的一电压偏压大致地大于2V时，则熔丝介电质210d可断裂。在一些实施例中，该电压偏压约为2V到4V。在一些实施例中，该电压偏压约为5V到10V。在一些实施例中，在介电质崩溃流程之后，造成熔丝介电质210d损伤。
图5为依据本公开一些实施例的一第三半导体结构300的顶视示意图。图6为依据本公开一些实施例的该半导体结构300沿图5的剖线C-C'的剖视示意图。在一些实施例中，第三半导体结构300包括一基底301，其架构类似于如上所述或如图2或图4所图例的基底101、201。
在一些实施例中，基底301包括一第一表面301a、与第一表面301a相对设置的一第二表面301b、一第一掺杂区301d、一第二掺杂区301e、一第一凹处301f以及一第二凹处301g，其架构类似于如上所述或如图4所图例的架构。
在一些实施例中，第三半导体结构300包括一栅极结构311，设置在第一掺杂区301d上方，并电性连接一电性接地。在一些实施例中，栅极结构311电性连接一接地位元线312。在一些实施例中，栅极结构311包括一遮罩层311a、一金属层311b以及一多晶硅层311c。在一些实施例中，遮罩层311a设置在金属层311b上方，金属层311b设置在多晶硅层311c上方。在一些实施例中，遮罩层311a包含氮化硅、氮化物或其类似物。在一些实施例中，金属层311b包含钨、钛或其类似物。
在一些实施例中，第三半导体结构300包括一熔丝栅极结构313，设置在基底301的第一表面301a上方，并电性连接一控制位元线302。在一些实施例中，熔丝栅极结构313具有一遮罩层313a、一金属层313b以及一间隙子313c，金属层313b位在遮罩层313a下方，间隙子313c围绕遮罩层313a与金属层313b设置，其架构类似于如上所述或如图4所图例的架构。
在一些实施例中，金属层313b至少部分地设置在第二凹处301g内。在一些实施例中，第三半导体结构300包括一熔丝介电质313d，设置在基底301的第二凹处301g内。在一些实施例中，熔丝介电质313d设置在基底301的第一表面301a的下方。在一些实施例中，熔丝介电质313d的架构类似于如上所述或如图4所图例的熔丝介电质301d的架构。
在一些实施例中，第三半导体结构300包括一埋置字元线304，设置在栅极结构311与熔丝栅极结构313。在一些实施例中，埋置字元线304设置在基底301的第一凹处301f内。在一些实施例中，埋置字元线304的架构类似于如上所述或如图4所图例的埋置字元线204的架构。
在一些实施例中，当在熔丝栅极结构313与埋置字元线304之间施加一电压时，则熔丝介电质313d经历一介电质崩溃流程。在一些实施例中，当在埋置字元线304与控制位元线302之间的一电压偏压大致地大于2V时，则熔丝介电质313d可断裂。在一些实施例中，该电压偏压约为2V到4V。在一些实施例中，该电压偏压约为5V到10V。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离相关申请文件所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本公开的权利要求内。

Claims (19)

1.一种半导体结构，包括：
一基底，具有一第一表面、一第一掺杂区、一第二掺杂区以及一凹处，该第一掺杂区设置在该第一表面下方，该第二掺杂区设置在该第一表面下方，该凹处凹入该基底并位在该第一掺杂区与该第二掺杂区之间；
一控制栅极结构，设置在该第一掺杂区上方并电性连接一控制位元线；
一熔丝栅极结构，设置在该第二掺杂区上方并电性连接一熔丝位元线，其中该熔丝栅极结构具有一熔丝介电质，该熔丝介电质直接设置在该第二掺杂区上并且与该第二掺杂区接触；以及
一埋置字元线，设置在该控制栅极结构与该熔丝栅极结构之间；
其中该埋置字元线设置在该基底的该凹处内。
2.如权利要求1所述的半导体结构，其中该埋置字元线设置在该基底的该第一表面下方，并远离该基底的该第一表面设置。
3.如权利要求1所述的半导体结构，其中该埋置字元线设置在该第一掺杂区与该第二掺杂区下方，并远离该第一掺杂区与该第二掺杂区设置。
4.如权利要求1所述的半导体结构，其中该凹处从该基底的该第一表面朝向该基底的一第二表面延伸，该第二表面相对该第一表面设置。
5.如权利要求1所述的半导体结构，其中当该埋置字元线与该熔丝位元线之间的一电压偏压大于5V时，该熔丝介电质可断裂。
6.如权利要求1所述的半导体结构，其中该埋置字元线设置在该熔丝介电质下方，并远离该熔丝介电质设置。
7.如权利要求1所述的半导体结构，其中该熔丝介电质包含氧化物或金属氧化物。
8.如权利要求1所述的半导体结构，其中该第一掺杂区与该第二掺杂区为一相同导电类型。
9.如权利要求1所述的半导体结构，其中该埋置字元线具有一导体以及一隔离层，该隔离层设置在该凹处内并位在该基底与该导体之间。
10.如权利要求9所述的半导体结构，其中该隔离层与该凹处的一侧壁共形设置。
11.如权利要求9所述的半导体结构，其中该隔离层具有一第一部以及一第二部，该第一部设置在该导体的侧壁与该基底之间，该第二部位在该导体下方，其中该第一部的一厚度大于该第二部的一厚度。
12.如权利要求9所述的半导体结构，其中该隔离层具有一高介电常数的介电材料。
13.如权利要求1所述的半导体结构，其中该控制位元线与该熔丝位元线正交于该埋置字元线。
14.如权利要求1所述的半导体结构，其中该控制位元线与该熔丝位元线相互平行。
15.一种半导体结构，包括：
一基底，具有一第一表面、一第一掺杂区、一第二掺杂区、一第一凹处以及一第二凹处，该第一掺杂区设置在该第一表面下方，该第二掺杂区设置在该第一表面下方，该第一凹处凹入该基底并设置在该第一掺杂区与该第二掺杂区之间，该第二凹处凹入该基底并邻近该第二掺杂区设置；
一第一栅极结构，设置在该第一掺杂区上方并电性连接一第一位元线；
一第二栅极结构，设置在该基底的该第一表面上方并电性连接一第二位元线；以及
一埋置字元线，设置在该第一凹处内并设置在该第一栅极结构与该第二栅极结构之间；
其中该第二栅极结构至少部分地设置在该基底的该第二凹处内。
16.如权利要求15所述的半导体结构，其中该第二凹处的一深度小于该第一凹处的一深度。
17.如权利要求15所述的半导体结构，其中该第二栅极结构具有一栅极介电质，设置在该基底的该第二凹处内。
18.如权利要求17所述的半导体结构，其中该栅极介电质依据该埋置字元线与该第二位元线之间的一电压偏压而可断裂。
19.如权利要求18所述的半导体结构，其中该埋置字元线与该第二位元线之间的该电压偏压大于2V。
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