CN111383915B - 异质键合结构的制备方法 - Google Patents
异质键合结构的制备方法 Download PDFInfo
- Publication number
- CN111383915B CN111383915B CN201811619162.8A CN201811619162A CN111383915B CN 111383915 B CN111383915 B CN 111383915B CN 201811619162 A CN201811619162 A CN 201811619162A CN 111383915 B CN111383915 B CN 111383915B
- Authority
- CN
- China
- Prior art keywords
- temperature
- bonding
- substrate
- annealing
- cooling
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 106
- 238000000137 annealing Methods 0.000 claims abstract description 86
- 238000001816 cooling Methods 0.000 claims abstract description 78
- 238000000034 method Methods 0.000 claims abstract description 74
- 230000008569 process Effects 0.000 claims abstract description 56
- 230000008646 thermal stress Effects 0.000 claims abstract description 39
- 230000035882 stress Effects 0.000 claims abstract description 26
- 239000000463 material Substances 0.000 claims description 29
- 239000013078 crystal Substances 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- WSMQKESQZFQMFW-UHFFFAOYSA-N 5-methyl-pyrazole-3-carboxylic acid Chemical compound CC1=CC(C(O)=O)=NN1 WSMQKESQZFQMFW-UHFFFAOYSA-N 0.000 claims description 7
- 229910002601 GaN Inorganic materials 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- GQYHUHYESMUTHG-UHFFFAOYSA-N lithium niobate Chemical compound [Li+].[O-][Nb](=O)=O GQYHUHYESMUTHG-UHFFFAOYSA-N 0.000 claims description 7
- 229910052594 sapphire Inorganic materials 0.000 claims description 7
- 239000010980 sapphire Substances 0.000 claims description 7
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 7
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 6
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims description 6
- 229910052732 germanium Inorganic materials 0.000 claims description 6
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 abstract description 11
- 230000002787 reinforcement Effects 0.000 abstract description 4
- 235000012431 wafers Nutrition 0.000 description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000008859 change Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 230000009286 beneficial effect Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 238000005411 Van der Waals force Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 238000001534 heteroepitaxy Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003472 neutralizing effect Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000001179 sorption measurement Methods 0.000 description 2
- 238000004381 surface treatment Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007596 consolidation process Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000000875 corresponding effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000013467 fragmentation Methods 0.000 description 1
- 238000006062 fragmentation reaction Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000008204 material by function Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000010008 shearing Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/185—Joining of semiconductor bodies for junction formation
- H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Recrystallisation Techniques (AREA)
Abstract
本发明提供一种异质键合结构的制备方法,包括步骤:提供第一衬底及第二衬底,第一衬底具有第一键合面,第二衬底具有第二键合面,将第一键合面与第二键合面在键合温度下进行键合处理;在退火处理温度下进行退火处理;进行冷却处理,以降温至第一温度,第一温度低于键合温度;调整上步得到结构的温度至室温,以得到由处理后的第一衬底及第二衬底构成的异质键合结构。本发明提供一种异质键合结构的制备方法,在进行退火处理加固之后,对加固后的结构进行冷却处理,冷却至键合温度以下,从而使得冷却处理过程中产生与加热过程中相反的热应力,降低了异质键合结构内部的残余热应力,从而可以降低因应力引发的键合结构的翘曲。
Description
技术领域
本发明属于衬底制备技术领域,特别是涉及一种异质键合结构的制备方法。
背景技术
随着电子信息技术的发展,具有单一功能的器件已经无法实现人们对于器件小型化和功能多样化的需求。因此,将具有不同功能的材料或器件异质集成,开发出多功能集成的电子模块成为电子技术的发展方向。例如,美国NGAS利用异质集成技术将InP器件、GaN器件和Si-CMOS器件进行集成。美国雷声公司利用异质外延技术将InP器件与硅器件进行集成。
目前实现不同功能材料异质集成的方法主要有异质外延和异质键合两种解决方案。因为异质外延具有晶型失配、晶格失配和热膨胀系数失配等问题,外延生长的材料具有较大的位错密度或多晶性能,无法用于制备高性能的器件。异质键合可以将两种单晶晶圆直接结合,在今年的研究过程中受到了人们的广泛关注。然而,因为用于晶圆键合的晶片厚度较大(一般大于200微米)且异质材料之间具有热膨胀系数失配,经过预键合的异质键合结构在高温退火过程中会产生较大的热应力导致键合结构形变。将键合结构冷却至室温后,高温后退火产生的热应力无法完全释放,从而在异质键合结构内部存在残余热应力,导致键合结构冷却至室温后还具有较大的翘曲度。由于目前的晶圆加工均采用真空吸附或静电吸附等方式固定晶圆,晶圆翘曲过大无法被吸附,因而不能在后续的加工工艺中继续应用。此外,随着半导体技术微纳加工线条的缩小,较大的晶圆翘曲会严重影响器件结构的光刻精度,从而降低器件制备的良率及器件工作性能。
因此,如何提供一种异质键合结构的制备方法,以解决现有技术中的上述问题实属必要。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种异质键合结构的制备方法,用于解决现有技术中在进行异质结构键合时存在得到的键合结构的翘曲度较大的问题。
为实现上述目的及其他相关目的,本发明提供一种异质键合结构的制备方法,包括如下步骤:
1)提供第一衬底及第二衬底,所述第一衬底具有第一键合面,所述第二衬底具有第二键合面,并将所述第一键合面与所述第二键合面在键合温度下进行键合处理;
2)对步骤1)得到的结构在退火处理温度下进行退火处理;
3)对步骤2)得到的结构进行冷却处理,以将步骤2)得到的结构降温至第一温度,其中,所述第一温度低于所述键合温度;以及
4)调整步骤3)得到的结构至室温,以得到由处理后的所述第一衬底及所述第二衬底构成的异质键合结构。
作为本发明的一种可选方案,步骤1)中,进行所述键合的键合方式包括直接键合,所述键合温度包括室温。
作为本发明的一种可选方案,步骤1)中,所述第一衬底的材料选自于硅、氧化硅、蓝宝石、锗、铌酸锂、钽酸锂、碳化硅、氮化镓及氮化铝中的任意一种,所述第二衬底的材料选自于硅、氧化硅、蓝宝石、锗、铌酸锂、钽酸锂、碳化硅、氮化镓、氮化铝中的任意一种,且所述第一衬底的材料与所述第二衬底的材料不同。
作为本发明的一种可选方案,所述第一衬底包括单晶衬底,所述第二衬底包括单晶衬底。
作为本发明的一种可选方案,步骤2)中,所述退火处理的升温速率小于2℃/min。
作为本发明的一种可选方案,步骤3)中,将步骤2)得到的结构冷却至所述第一温度后,在所述第一温度下保持一预设时间,其中,所述预设时间的大小选自于与所述固键退火温度及所述固键退火的退火时间中的至少一者呈正比。
作为本发明的一种可选方案,步骤3)中,所述第一温度与所述键合温度的差值小于所述固键退火温度与所述键合温度的差值。
作为本发明的一种可选方案,步骤3)中,进行所述冷却处理的过程中,降温速率介于0.5℃/min-1.5℃/min之间。
作为本发明的一种可选方案,步骤4)中,调整步骤3)得到的结构至室温的过程中包括自所述第一温度升温至室温的步骤,其中,所述升温过程中的升温速率小于进行所述冷却处理过程中的冷却速率。
作为本发明的一种可选方案,步骤2)中的所述退火温度大于步骤1)中的所述键合温度,步骤3)中的所述第一温度小于步骤1)中的所述键合温度。
作为本发明的一种可选方案,步骤3)中,进行所述冷却处理的过程包括进行多段式冷却处理的方式,所述多段式冷却处理的方式包括降至所述键合温度的第一阶段,以及降低至所述键合温度之后,降温至所述第一温度的第二阶段,其中,所述第二阶段的降温速率大于所述第一阶段的降温速率。
如上所述,本发明提供一种异质键合结构的制备方法,在进行退火处理加固之后,对加固后的结构进行冷却处理,冷却至键合温度以下,从而使得冷却处理过程中产生与加热过程中相反的热应力,降低了异质键合结构内部的残余热应力,从而可以降低因应力引发的键合结构的翘曲。
附图说明
图1显示为现有技术中形成的键合结构中存在因应力导致的翘曲问题的结构示意图。
图2显示为本发明异质键合结构制备过程的工艺流程图。
图3显示为本发明异质键合结构制备过程中将第一衬底与第二衬底键合的结构示意图。
图4显示为本发明异质键合结构制备过程中进行退火处理的结构示意图。
图5显示为本发明异质键合结构制备过程中进行冷却处理至第一温度后的结构示意图。
图6显示为本发明异质键合结构制备进行冷却处理时键合结构受力变化的结构示意图。
元件标号说明
101 第一键合层
102 第二键合层
200 第一衬底
200a 第一键合面
300 第二衬底
300a 第二键合面
201 固键退火后的第一衬底
301 固键退火后的第二衬底
202 冷却处理后的第一衬底
302 冷却处理后的第二衬底
203 冷却处理过程中的第一衬底
303 冷却处理过程中的第二衬底
S1~S4 步骤1)至步骤4)
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2至图6。需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想,虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的形态、数量及比例可为一种随意的改变,且其组件布局形态也可能更为复杂。
如图2所示,本发明提供一种异质键合结构的制备方法,包括如下步骤:
1)提供第一衬底及第二衬底,所述第一衬底具有第一键合面,所述第二衬底具有第二键合面,并将所述第一键合面与所述第二键合面在键合温度下进行键合处理;
2)对步骤1)得到的结构进行退火处理;
3)对步骤2)得到的结构进行冷却处理,以将步骤2)得到的结构降温至第一温度,其中,所述第一温度低于所述键合温度;以及
4)调整步骤3)得到的结构至室温,以得到由处理后的所述第一衬底及所述第二衬底构成的异质键合结构。
下面将结合附图详细说明本发明的异质键合结构的制备方法。
首先,如图1中的S1及图2所示,进行步骤1),提供第一衬底200及第二衬底300,所述第一衬底200具有第一键合面200a,所述第二衬底300具有第二键合面300a,并将所述第一键合面200a与所述第二键合面300a在一键合温度下进行键合。
具体的,该步骤中,提供两个需要键合的衬底,即所述第一衬底200和所述第二衬底300,另外,在所述第一衬底200上定义第一键合面200a,其中,所述第一键合面200a可以为所述第一衬底200的任意表面,该示例中选择为所述第一衬底200的上表面,同理,所述第二键合面300a可以为所述第二衬底300的任意表面,该示例中选择为所述第二衬底300的下表面。
另外,对于所述第一衬底200及所述第二衬底300的选择,在一示例中,所述第一衬底200的材料选自于硅、氧化硅、蓝宝石、锗、铌酸锂、钽酸锂、碳化硅、氮化镓及氮化铝中的任意一种,所述第二衬底300的材料选自于硅、氧化硅、蓝宝石、锗、铌酸锂、钽酸锂、碳化硅、氮化镓、氮化铝中的任意一种,且所述第一衬底的材料与所述第二衬底的材料不同。
作为示例,所述第一衬底200包括单晶衬底,所述第二衬底300包括单晶衬底。
具体的,本发明中对两种不同材料的衬底进行键合,所述第一衬底200和所述第二衬底300的材料可以依据上述材料进行选择,当然,并不局限于此,其中,在一示例中,需要键合的两个衬底包括功能材料层衬底和支撑衬底,如所述第一衬底200为所述支撑衬底,所述第二衬底300为所述功能材料层衬底,其中,所述支撑衬底可以选择为硅、氧化硅、蓝宝石等,所述功能材料层衬底可以选择为铌酸锂、钽酸锂、碳化硅。另外,异质键合不会改变功能材料的单晶性能,对相互之间的晶型和晶格没有匹配要求,因此对不同材料的异质集成具有很大的灵活性。
作为示例,步骤1)中,将所述第一键合面200a与所述第二键合面300a进行键合的过程中,所述键合温度包括室温,进行所述键合的键合方式包括直接键合。
具体的,在一示例中,对所述第一衬底200及所述第二衬底300进行键合的所述键合温度优选为室温,如所述键合温度介于20℃-40℃之间,键合方式选择为直接键合,即常温直接键合,其中,直接键合是指主要包括晶圆表面处理,预键合和高温后退火三步主要的工艺。晶圆表面处理包括晶圆表面清洗和晶圆表面悬挂键处理等,获得洁净且具有高活性的键合表面。预键合是将异质晶圆施加键合压力,使晶圆表面接触并通过分子间作用力结合在一起,形成异质键合结构,然而,此时的键合界面强度主要为范德瓦尔斯力或氢键结合,键合强度较弱,无法承受后续制程如研磨和抛光等产生的剪切力而发生键合分离现象。高温后退火是直接键合的关键步骤,退火过程中的晶圆键合界面发生化学反应,两片晶圆间由范德瓦尔斯力结合转变为原子间作用力的直接结合,键合强度大幅提升,足以满足后续制程的要求。一般情况下,常温直接键合对晶圆尺寸及晶圆表面形貌有很高的要求。以4英寸晶圆进行说明,一般要求晶圆的翘曲度小于40微米,晶圆总厚度偏差(TotalThickness Variation,TTV)小于7微米,晶圆表面光经过抛光清洗,表面粗糙度小于1nm且没有颗粒等沾污。具体的,在一示例中,进行所述室温直接键合包括真空环境中的室温真空键合,首先使用等离子体处理两片晶圆的键合面,在键合面形成大量的表面悬挂键。再使洁净抛光后的第一键合面及第二键合面达到足够近的接触,通过相邻材料界面之间的分子间作用力(范德华力或氢键),进一步拉近两个表面原子间的距离,从而使界面直接形成共价键,以实现所述第一衬底200和所述第二衬底300的键合。从而在上述键合过程下,无需对需要键合的衬底进行加热,一方面可以减少衬底之间由于加热所引入的应力,另一方面,无需对需要键合的衬底进行加热,可以节约成本。本示例中选择室温直接键合的方式,从而配合后续的工艺,最终可以使得键合结构中的应力易于较小,可以有利于得到翘曲较小,甚至没有翘曲的异质键合结构。
接着,如图1中的S2及图3所示,进行步骤2),对步骤1)得到的结构在一退火处理温度下进行退火处理。
具体的,对步骤1)中键合后的所述第一衬底和所述第二衬底进行退火处理,以通过高温退火的方式加固所述第一键合面200a与所述第二键合面300a之间的结合强度。键合强度加固是通过退火的方式使键合界面的分子间作用力结合发生改变,通过化学反应形成两片晶圆原子间的直接结合。因此,键合强度的变化与退火温度及退火时间相关。升高退火温度并加长退火时间有利于键合界面化学反应的充分进行从而提高键合强度。其中,在一示例中,进行高温退火的所述固键退火温度大于所述键合温度,所述固键退火温度以及进行所述固键退火过程中的固键退火时间,即所述固键退火温度下的保持时间,均依据键合材料的不同而具体选择,如,在一示例中,所述固键退火的温度介于100℃~250℃之间,所述固键退火时间介于60min~600min之间。
作为示例,所选固键退火的升温速率小于2℃/min。采用较小的升温速率有利于提高异质键合结构所能承受的最高退火温度。一方面,较小的升温速率可以使键合结构内部的热应力缓慢增加,防止热应力剧烈变化造成的晶片变形碎裂。另一方面,较小的升温速率有利于产生的热应力在键合结构内迁移变化。
其中,对于不同材料的所述第一衬底200及所述第二衬底300,由于异质材料具有热膨胀系数失配,在高温退火(如所述退火处理)过程中会产生较大的热应力导致键合结构形变,如图4所示,产生较大的翘曲,这种热应力如果不减小或者消除的话,会使得退火冷却后,热应力无法完全释放,在键合结构内部存在残余热应力,导致键合结构冷却至室温后还具有较大的翘曲度。一方面,残余热应力的大小直接影响了异质键合结构在室温的翘曲成都;另一方面,残余热应力的大小也影响了后续冷却过程中所需要选择的第一温度和时间。因此,需要尽量减小键合结构从固键退火冷却至室温的残余应力。
接着,如图1中的S3及图5、6所示,进行步骤3),对步骤2)得到的结构进行冷却处理,以将步骤2)得到的结构降温至第一温度,其中,所述第一温度低于所述键合温度。
具体的,该步骤中,执行一冷却处理的过程,即将进行所述固键退火后的结构直接进行冷却处理,冷却至一第一温度,其中,控制所述第一温度低于所述键合温度,这是由于,在加热过程中,热应力的公式可以近似表示为:Stress∝(T1-T0)*Δα,公式中Δα是两种材料的热膨胀系数差值,(T1-T0)是固键退火温度与键合温度之间的温度差。在进行所述退火处理之后,将键合的结构的温度降低至键合温度以下,降温产生与加热过程中的热应力相反的应力,也就是说,本申请产生了与残余应力相反的应力,如图6所示,从而中和了异质键合结构内的大部分残余应力,降低异质键合片内部的残余热应力,从而可以降低因为应力引发的晶圆翘曲,并与后续工艺配合,有利于得到平整的异质键合结构,如图4所示,例如,在进行直接键合的过程中,因为用于晶圆键合的晶片厚度较大(一般大于200微米)且异质材料之间具有热膨胀系数失配,经过预键合的异质键合结构在高温退火过程中会产生较大的热应力导致键合结构形变。将键合结构冷却至室温后,高温后退火产生的热应力无法完全释放,从而在异质键合结构内部存在残余热应力,导致键合结构冷却至室温后还具有较大的翘曲度,因此,基于本发明的方式,可以改善上述残余热应力,从而改善翘曲的问题。
作为示例,步骤2)中的所述退火温度大于步骤1)中的所述键合温度,步骤3)中的所述第一温度小于步骤1)中的所述键合温度。
具体的,在一示例中,设置所述退火温度大于所述键合温度,从而可以在更高的退火温度获得更大的键合强度,或在相同的退火温度下获得较小的热应力,在进一步可选示例中,设置所述第一温度小于室温,从而有利于残余热应力的释放,有利于改善翘曲问题。
作为示例,步骤3)中,将步骤2)得到的结构冷却至所述第一温度后,在所述第一温度下保持一预设时间,其中,所述预设时间的大小选自于与所述固键退火温度及所述固键退火的退火时间中的至少一者呈正比。
具体的,在一示例中,冷却至所述第一温度后,还在所述第一温度下进行预设时间的保持,从而可以使得冷却处理过程中产生的应力得以释放以及与加热过程中产生的相反方向的应力得以中和抵消。固键退火温度越高则在键合结构内部产生的热应力越大,相应的残余热应力也越大。在一示例中,所述预设时间的大小与所述固键退火温度的大小呈正比,即所述预设时间随着所述固键退火温度的升高而增大,或者,设置所述预设时间的大小与所述固键退火的退火时间的大小呈正比,即所述预设时间随着所述固键退火的退火时间的增大而增大,或者,设置所述预设时间的大小与上述两者参数均呈正比,从而可以有效的改善键合结构内部产生的热应力,例如,所述固键退火温度为150℃,所述预设时间为5min,所述固键退火温度为200℃,所述预设时间为10min。
作为示例,步骤3)中,所述第一温度与所述键合温度的差值小于所述固键退火温度与所述键合温度的差值。
具体的,在一示例中,控制进行所述冷却处理后的所述第一温度与初始进行键合时的所述键合温度之间的差值,即两个温度之差的绝对值,小于升温加热过程中的温度差,即小于所述固键退火温度与初始所述键合温度之间的差值的绝对值,从而可以有利于使冷却处理过程中产生的应力抵消加热退火过程中产生的应力,降低键合结构的翘曲度,另外,在另一示例中,所述第一温度与所述键合温度的差值介于所述固键退火温度与所述键合温度的差值的5/1-1/3之间,从而可以进一步降低成本,并防止在最终的键合结构中产生不需要的反向应力。
作为示例,步骤3)中,进行所述冷却处理的过程中,即冷却至所述第一温度的过程中,降温速率介于0.5℃/min-1.5℃/min之间。
具体的,对于进行所述退火处理后的冷却过程中,优选降温速率介于0.5℃/min-1.5℃/min之间,从而可以保证有效均匀的反向应力的产生,在本示例中,选择为1℃/min。其中,在一示例中,可以是自所述固键退火温度降至所述第一温度的过程中保持同一冷却速率,如以1℃/min的冷却速率自所述固键退火温度降至所述第一温度。为了降低残余热应力,一般可以通过降低降温速率的方式来进行,通过延长降温曲线的时间使热应力有充足的时间进行弛豫变化,一般要求降温速率不超过5℃/min,甚至可以控制在1℃/min。
作为示例,步骤3)中,进行所述冷却处理的过程包括进行多段式冷却处理的方式,所述多段式冷却处理的方式包括降至所述键合温度的第一阶段,以及降低至所述键合温度之后,降温至所述第一温度的第二阶段,所述第二阶段的降温速率大于所述第一阶段的降温速率。
具体的,在一示例中,在进行所述冷却处理的过程中,包括进行多段式冷却处理的方式,其中,所述多段式冷却处理是指进行至少两段式的冷却处理的方式,即至少包括所述第一阶段的冷却处理及所述第二阶段的冷却处理,所述第一阶段是指降至所述键合温度的一阶段,可以是从所述固键退火温度降至所述键合温度,也可以是从所述固键退火温度与所述键合温度之间的任意温度降至所述键合温度,当然,可以通过至少一段降温的方式自所述固键退火温度降至该任意温度,同理,所述第二阶段是指降至所述第一温度的一阶段,可以是从经历所述第一阶段之后的所述键合温度降至所述第一温度,也可以是从所述键合温度与所述第一温度之间的任意温度降至所述第一温度,当然,可以通过至少一段降温的方式自所述键合温度降至该任意温度,此时,整个所述冷却处理的过程包括三段及以上的降温阶段。其中,在一可选示例中,控制所述第二阶段的降温速率大于所述第一阶段的降温速率,在快速降温的条件下降至更低的所述第一温度,可以有利于在低成本的条件下保证键合结构件小的翘曲。
最后,如图1中的S4及图5所示,进行步骤4),调整步骤3)得到的结构至室温,以得到由处理后的所述第一衬底及所述第二衬底构成的异质键合结构。
具体的,在该步骤中,将键合结构自所述第一温度调整至室温,这里的调整是指可以从室温以上降至室温,也可以是指从室温以下升高至室温,以最终得到需要的键合结构,例如,在一优选示例中,将所述第一衬底及所述第二衬底在所述键合温度T0下进行键合,所述键合温度选择为室温,接着,在大于所述键合温度的所述固键退火温度T1下进行退火处理,进一步,再进行所述冷却处理,以将键合并加固键合的结构降低至室温之下,即降至所述第一温度T2,在该步骤中将键合结构自低于室温的所述第一温度T2升温至室温。
作为示例,步骤4)中,调整步骤3)得到的结构至室温的过程中包括自所述第一温度升温至室温的步骤,所述升温过程中的升温速率小于进行所述冷却处理过程中的冷却速率。
具体的,在该步骤中,当需要自低于室温的所述第一温度升温至室温时,进行升温过程中的升温速率小于进行所述冷却处理过程中的冷却速率,以较小的升温速率进行升温,可以有利于缓解加热或冷却过程中对键合结构产生的影响,有利于保证键合结构的平整度。
本发明中提出一种提供反向热应力的方法中和高温加固残余热应力的方法,从而降低异质键合片在室温下的翘曲,将经过高温加固并冷却后存在残余热应力的异质键合片冷却至室温以下,通过低温产生与残余应力相反的热应力从而中和异质键合片内部的残余应力,降低异质键合片内部的残余热应力可以降低因为应力引发的晶圆翘曲。
综上所述,本发明提供一种异质键合结构的制备方法,包括步骤:1)提供第一衬底及第二衬底,所述第一衬底具有第一键合面,所述第二衬底具有第二键合面,并将所述第一键合面与所述第二键合面在键合温度下进行键合处理;2)对步骤1)得到的结构在退火处理温度下进行退火处理;3)对步骤2)得到的结构进行冷却处理,以将步骤2)得到的结构降温至第一温度,其中,所述第一温度低于所述键合温度;以及4)调整步骤3)得到结构的温度至室温,以得到由处理后的所述第一衬底及所述第二衬底构成的异质键合结构。通过上述方案,本发明提供一种异质键合结构的制备方法,在进行退火处理加固之后,对加固后的结构进行冷却处理,冷却至键合温度以下,从而使得冷却处理过程中产生与加热过程中相反的热应力,降低了异质键合结构内部的残余热应力,从而可以降低因应力引发的键合结构的翘曲。所以,本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种异质键合结构的制备方法,其特征在于,包括如下步骤:
1)提供第一衬底及第二衬底,所述第一衬底具有第一键合面,所述第二衬底具有第二键合面,并将所述第一键合面与所述第二键合面在键合温度下进行键合处理,所述键合温度包括室温;
2)对步骤1)得到的结构在固键退火温度下进行固键退火处理;
3)对步骤2)得到的结构进行冷却处理,以将步骤2)得到的结构降温至第一温度,其中,所述第一温度低于所述键合温度,冷却至所述第一温度后,在所述第一温度下保持一预设时间,且所述第一温度与所述键合温度的差值小于所述固键退火温度与所述键合温度的差值,其中,在所述固键退火处理过程中产生的热应力导致键合结构形变,退火冷却后在键合结构内部存在残余热应力,所述冷却处理产生与所述残余应力相反的应力;以及
4)调整步骤3)得到结构的温度至室温,以得到由处理后的所述第一衬底及所述第二衬底构成的异质键合结构。
2.根据权利要求1所述的异质键合结构的制备方法,其特征在于,步骤1)中,进行所述键合处理的键合方式包括直接键合。
3.根据权利要求1所述的异质键合结构的制备方法,其特征在于,步骤1)中,所述第一衬底的材料选自于硅、氧化硅、蓝宝石、锗、铌酸锂、钽酸锂、碳化硅、氮化镓及氮化铝中的任意一种,所述第二衬底的材料选自于硅、氧化硅、蓝宝石、锗、铌酸锂、钽酸锂、碳化硅、氮化镓、氮化铝中的任意一种,且所述第一衬底的材料与所述第二衬底的材料不同。
4.根据权利要求3所述的异质键合结构的制备方法,其特征在于,所述第一衬底包括单晶衬底,所述第二衬底包括单晶衬底。
5.根据权利要求1所述的异质键合结构的制备方法,其特征在于,步骤2)中,进行所述固键退火处理的升温速率小于2 ℃/min。
6.根据权利要求1所述的异质键合结构的制备方法,其特征在于,步骤3)中,所述预设时间的大小选自于与所述固键退火温度及所述固键退火处理的退火时间中的至少一者呈正比。
7.根据权利要求1所述的异质键合结构的制备方法,其特征在于,步骤3)中,进行所述冷却处理的过程中,降温速率介于0.5℃/min -1.5℃/min之间。
8.根据权利要求1所述的异质键合结构的制备方法,其特征在于,步骤4)中,调整步骤3)得到的结构至室温的过程中包括自所述第一温度升温至室温的步骤,其中,所述升温过程中的升温速率小于进行所述冷却处理过程中的冷却速率。
9.根据权利要求1所述的异质键合结构的制备方法,其特征在于,步骤2)中的所述固键退火温度大于步骤1)中的所述键合温度,步骤3)中的所述第一温度小于步骤1)中的所述键合温度。
10.根据权利要求1-9中任意一项所述的异质键合结构的制备方法,其特征在于,步骤3)中,进行所述冷却处理的过程包括进行多段式冷却处理的方式,所述多段式冷却处理的方式包括降至所述键合温度的第一阶段,以及降低至所述键合温度之后,降温至所述第一温度的第二阶段,其中,所述第二阶段的降温速率大于所述第一阶段的降温速率。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811619162.8A CN111383915B (zh) | 2018-12-28 | 2018-12-28 | 异质键合结构的制备方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811619162.8A CN111383915B (zh) | 2018-12-28 | 2018-12-28 | 异质键合结构的制备方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN111383915A CN111383915A (zh) | 2020-07-07 |
CN111383915B true CN111383915B (zh) | 2021-03-23 |
Family
ID=71218424
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201811619162.8A Active CN111383915B (zh) | 2018-12-28 | 2018-12-28 | 异质键合结构的制备方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN111383915B (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI783497B (zh) * | 2021-05-25 | 2022-11-11 | 鴻創應用科技有限公司 | 碳化矽複合晶圓及其製造方法 |
CN115799055A (zh) * | 2021-09-10 | 2023-03-14 | 长鑫存储技术有限公司 | 半导体结构制作方法及半导体结构处理设备 |
CN113889403A (zh) * | 2021-12-08 | 2022-01-04 | 陕西亚成微电子股份有限公司 | 一种栅氧化层生长方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106711027A (zh) * | 2017-02-13 | 2017-05-24 | 中国科学院上海微系统与信息技术研究所 | 晶圆键合方法及异质衬底制备方法 |
CN108493334A (zh) * | 2018-03-15 | 2018-09-04 | 中国科学院上海微系统与信息技术研究所 | 一种薄膜异质结构的制备方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090004764A1 (en) * | 2007-06-29 | 2009-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate and method for manufacturing semiconductor device |
KR20130049590A (ko) * | 2011-11-04 | 2013-05-14 | 삼성코닝정밀소재 주식회사 | 박막 접합 기판 및 그 제조방법 |
CN102403260B (zh) * | 2011-11-16 | 2015-04-08 | 西安电子科技大学 | 一种基于SiN埋绝缘层的晶圆级单轴应变SOI的制作方法 |
US8735219B2 (en) * | 2012-08-30 | 2014-05-27 | Ziptronix, Inc. | Heterogeneous annealing method and device |
-
2018
- 2018-12-28 CN CN201811619162.8A patent/CN111383915B/zh active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106711027A (zh) * | 2017-02-13 | 2017-05-24 | 中国科学院上海微系统与信息技术研究所 | 晶圆键合方法及异质衬底制备方法 |
CN108493334A (zh) * | 2018-03-15 | 2018-09-04 | 中国科学院上海微系统与信息技术研究所 | 一种薄膜异质结构的制备方法 |
Also Published As
Publication number | Publication date |
---|---|
CN111383915A (zh) | 2020-07-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN111383915B (zh) | 异质键合结构的制备方法 | |
US10829868B2 (en) | Manufacturing method of SiC composite substrate | |
US12112976B2 (en) | Pseudo-substrate with improved efficiency of usage of single crystal material | |
US6602613B1 (en) | Heterointegration of materials using deposition and bonding | |
US20050142879A1 (en) | Wafer bonded epitaxial templates for silicon heterostructures | |
KR101488667B1 (ko) | Soi 웨이퍼의 실리콘 산화막 형성 방법 | |
KR101446517B1 (ko) | Soi 웨이퍼의 제조방법 | |
JP2008505482A5 (zh) | ||
KR20230129170A (ko) | 가공된 기판에 통합된 무선 주파수 디바이스 | |
WO2004001810A2 (en) | Coplanar integration of lattice-mismatched semiconductor with silicon via wafer boning virtual substrates | |
US10431460B2 (en) | Method for producing SiC composite substrate | |
CN113994032A (zh) | 电子器件用基板及其制造方法 | |
US6750130B1 (en) | Heterointegration of materials using deposition and bonding | |
CN111383914B (zh) | 异质键合结构翘曲度的调节方法及后处理方法 | |
EP4202088A1 (en) | Method for manufacturing nitride semiconductor wafer, and nitride semiconductor wafer | |
CN113903656A (zh) | 一种碳化硅晶圆加工工艺 | |
WO2014022722A2 (en) | Epitaxial growth on thin lamina | |
CN109075028B (zh) | 贴合式soi晶圆的制造方法 | |
CN109346433B (zh) | 半导体衬底的键合方法以及键合后的半导体衬底 | |
CN115863185A (zh) | 一种金刚石基氮化镓与硅混合晶片及其键合制备方法 | |
CN112951708B (zh) | 一种复合衬底及其制备方法、复合薄膜 | |
CN115863400B (zh) | 一种高导热GaN基HEMT器件及其制备方法 | |
JPH0324719A (ja) | 単結晶膜の形成方法及び結晶物品 | |
TWI221009B (en) | A method for growing Ge epitaxial layers on Si substrate | |
CN116978783B (zh) | 一种碳化硅衬底的制备方法及碳化硅衬底 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant | ||
TR01 | Transfer of patent right | ||
TR01 | Transfer of patent right |
Effective date of registration: 20220408 Address after: 201800 zone a, floor 2, building 2, No. 168, xinlai Road, Jiading District, Shanghai Patentee after: Shanghai Xinsi polymer semiconductor Co.,Ltd. Address before: 200050 865 Changning Road, Changning District, Changning District, Shanghai. Patentee before: SHANGHAI INSTITUTE OF MICROSYSTEM AND INFORMATION TECHNOLOGY, CHINESE ACADEMY OF SCIENCES |