CN111373517B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN111373517B
CN111373517B CN201880069941.7A CN201880069941A CN111373517B CN 111373517 B CN111373517 B CN 111373517B CN 201880069941 A CN201880069941 A CN 201880069941A CN 111373517 B CN111373517 B CN 111373517B
Authority
CN
China
Prior art keywords
solder
semiconductor chip
lead
forming region
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201880069941.7A
Other languages
English (en)
Other versions
CN111373517A (zh
Inventor
中川政雄
桑野亮司
篠竹洋平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shindengen Electric Manufacturing Co Ltd
Original Assignee
Shindengen Electric Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shindengen Electric Manufacturing Co Ltd filed Critical Shindengen Electric Manufacturing Co Ltd
Publication of CN111373517A publication Critical patent/CN111373517A/zh
Application granted granted Critical
Publication of CN111373517B publication Critical patent/CN111373517B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K1/00—Soldering, e.g. brazing, or unsoldering
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K1/00—Soldering, e.g. brazing, or unsoldering
    • B23K1/20—Preliminary treatment of work or areas to be soldered, e.g. in respect of a galvanic coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49544—Deformation absorbing parts in the lead frame plane, e.g. meanderline shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/83138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/8314—Guiding structures outside the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/83815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Die Bonding (AREA)

Abstract

本发明涉及的半导体装置，包括：半导体芯(3)；以及引线(4)，包含：通过焊锡(6)与半导体芯片(3)电连接的电极连接部(41)、以及从平面看从电极连接部(41)向外侧突出的突出部(42)，其中，在引线(4)的突出部(42)上的位于半导体芯片(3)侧的面上，具有沿引线(4)的宽度方向(W)从一端横跨至另一端的焊料流出防止用沟槽形成区域(R2)。根据本发明，即便是在半导体芯片与引线之间形成的焊料厚度较厚时，也能够防止焊料流至在制造过程中不希望焊料触及的部位上。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
以往，一种将引线焊接在半导体芯片后形成的半导体装置已被普遍认知。在该引线上，形成有用于在制造时防止焊锡材料流出的沟槽(例如，参照专利文献1)。
专利文献1中记载的上述以往的半导体装置901如图7(a)以及图7(b)所示，在半导体芯片903上焊接有引线904，引线904的电极连接部941上的电极连接面941a的外侧形成有呈环状的焊锡材料流出防止用沟槽944。
另外，专利文献1中记载的上述以往的半导体装置901如图7(c)所示，是以：在制造时将焊锡材料涂布在电极连接面941的中央部(参照图7(c1))，通过润湿性使该焊锡材料遍布整个所期望的范围(参照图7(c2))为前提的。并且，在半导体装置901上的焊锡材料流出防止用沟槽944内的区域上，为了使分区中的内外的润湿性各不相同，还形成有从分区的中央呈放射性延展的分区943，该分区943用于抑制被涂布在电极连接面941a的中央部的焊锡材料延展至超出所期望的范围之外。
先行技术文献
【专利文献1】特开2012-125786号公报
【专利文献2】特开2017-199809号公报
为了缓和作用于位于半导体芯片与引线之间的焊锡处的应力(特别是热应力)，通常的被知晓的有效方式是将该焊锡的厚度保持在固定的厚度以上(例如,参照专利文献2)。
然而，形成在专利文献1中记载的以往的半导体装置901上的焊料流出防止用沟槽944的沟槽宽度较小，因此尽管其能够防止被涂布在电极连接面941a的中央部上后仅会因湿润度而延展的厚度较小的焊料的流出，但如果想要形成专利文献2中记载的厚度较大的焊料时，当大量的焊料在引线904的表面延展时，想要防止焊料941流至焊料流出防止用沟槽944的外侧是非常困难的。
因此，鉴于上述课题，本发明的目的是提供一种半导体装置，其即便是在半导体芯片与引线之间形成的焊料厚度较厚时，也能够防止焊料流至在制造过程中不希望焊料触及的部位上。
发明内容
【1】本发明涉及的半导体装置，其特征在于，包括：半导体芯片；以及引线，包含：通过焊锡与所述半导体芯片电连接的电极连接部、以及从平面看从所述电极连接部向外侧突出的突出部，其中，在所述引线的所述突出部上的位于所述半导体芯片侧的面上，具有沿所述引线的宽度方向从一端横跨至另一端的焊料流出防止用沟槽形成区域。
【2】在本发明的半导体装置中，所述焊料流出防止用沟槽形成区域上形成有多个沟槽。
【3】在本发明的半导体装置中，形成在所述焊料流出防止用沟槽形成区域上的各个沟槽在相互平行的同时从平面看相对于所述宽度方向倾斜。
【4】在本发明的半导体装置中，形成在所述焊料流出防止用沟槽形成区域上的各个沟槽在相互平行的同时沿所述宽度方向延伸。
【5】在本发明的半导体装置中，在所述引线的所述电极连接部上的连接着所述半导体芯片的电极连接面上，进一步具有：在整个所述电极连接面上形成有多个沟槽的半导体芯片固定用沟槽形成区域。
【6】在本发明的半导体装置中，所述半导体芯片固定用沟槽形成区域具有：作为所述多个沟槽中沿第一方向延伸的沟槽的集合的第一个半导体固定用沟槽群；以及作为所述多个沟槽中沿与所述第一方向交错的第二方向延伸的沟槽的集合的第二个半导体固定用沟槽群。
【7】在本发明的半导体装置中，所述引线在进一步包含用于与所述半导体装置的外部相连接的外部连接端子的同时，作为所述突出部，还具有：从所述电极连接部向所述外部连接端子突出的外部连接端子连结部；以及向不同于所述外部连接端子连结部的方向突出的外突部，所述外突部从平面看突出至所述半导体芯片的轮廓外侧以及当所述半导体芯片被安装在基板上时的该基板的轮廓外侧。
【8】在本发明的半导体装置中，所述引线在进一步包含外部连接端子的同时，作为所述突出部，还具有：从所述电极连接部向所述外部连接端子突出的外部连接端子连结部；以及向不同于所述外部连接端子连结部的方向突出的外突部，所述外突部从平面看突出至安装有所述半导体芯片的基板的外侧。
【9】在本发明的半导体装置中，所述引线的所述外突部上具有所述焊料流出防止用沟槽形成区域。
【10】在本发明的半导体装置中，在所述引线的所述突出部上的位于与所述半导体芯片侧相反一侧的面上，进一步具有：从平面看与所述焊料流出防止用沟槽形成区域部分重叠且形成有多个沟槽的应力缓和用沟槽形成区域。
发明效果
根据本发明涉及的半导体装置，由于在所述引线的所述突出部上的位于所述半导体芯片侧的面上，具有沿所述引线的宽度方向从一端横跨至另一端的焊料流出防止用沟槽形成区域，因此在制造时，即便是在半导体芯片与引线之间形成的焊料厚度较厚时，溶融后的焊料也会被在与引线的宽度方向相垂直的方向上具有较大宽度的焊料流出防止用沟槽形成区域所充分地封堵住。而且，由于该焊料流出防止用沟槽形成区域沿引线的宽度方向从一端横跨至另一端，因此能够阻断溶融后的焊料在引线表面的延展路径。这样一来，即便是在半导体芯片与引线之间形成的焊料厚度较厚时，也能够防止焊料流至在制造过程中不希望焊料触及的部位上。
附图说明
图1是用于说明实施方式涉及的半导体装置1的示意图。其中，图1(a)是透过半导体装置1的内部的上端面图，图1(b)是A-A截面图。
图2是展示实施方式涉及的半导体装置1的制造过程中树脂封装前的状态的示意图。其中，图2(a)是半导体装置1的中间体1M的上端面图，图2(b)是半导体装置1的中间体1M的侧面图。
图3是用于说明实施方式涉及的半导体装置1的引线4的电极连接片4g的示意图。其中，图3(a)是电极连接片4g的下端面图，图3(b)是B-B截面图，图3(c)是C部放大图，图3(d)是D部放大图。
图4是实施方式涉及的半导体装置的制造方法的流程图。
图5是用于说明实施方式涉及的半导体装置的制造方法的示意图。其中，图5(a)～图5(f)分别展示各个制造工序。
图6是用于说明实施方式涉及的半导体装置1的焊料流出防止用沟槽形成区域R2中沟槽图案(Pattan)的变形例的示意图。其中，图6(a)展示变形例一，图6(b)展示变形例二，图6(c)展示变形例三。
图7是用于说明以往的半导体装置901的示意图。其中图7(a)以往的半导体装置901的上端面图，图7(b)是Z-Z截面图，图7(c)是用于说明以往的半导体装置901的焊料延展的示意图。在图7(c)中，按(c1)～(c3)的顺序展示了随时间变化的焊料延展状态。图中符号906表示焊料。
具体实施方式
下面将参照附图对本发明的半导体装置的具体实施方式进行说明。另外，各附图仅是简图，不一定严格反映出实际的尺寸。在本说明书中，为了区分通过回流焊(Reflow)硬化前和硬化后的焊料状态，使用“焊料”与“焊锡”来加以说明，因此相同部位上配置的“焊料”与“焊锡”使用的是同一符号。
1.实施方式中半导体装置1的构成
实施方式涉及的半导体装置1如图1所示，包括：基板2；半导体芯片3；引线4(4a、4b、4c)、以及焊锡5、6，并且半导体装置1除了引线4a、4b、4c的外部连接端子4d、4e、4f以及基板2的散热性金属板2d的一部分以外，均被树脂8所封装。
基板2上具有半导体芯片搭载面2b。另外，可以使用合适的基板(例如印刷基板)来作为基板2，本实施方式中采用的是具有：绝缘基材2a、形成在绝缘基材2a的一个面上且具有半导体芯片搭载面2b的电路2c、以及形成在绝缘基材2a的另一个面上的散热用金属板2d的DCB基板。其中，散热用金属板2d的一部分从树脂8中露出。
半导体芯片3是一个IGBT，其具有：形成在一个面(基板2侧的面)上的集电极3a、形成在另一个面(与基板2侧的面方向侧的面)上的发射极3b、以及形成在与发射极3b隔开的位置上的栅电极3c。
集电极3a通过焊锡5与形成在基板2的半导体芯片搭载面2b(电路2c)上的连接衬垫(Pad)相接合，并通过焊锡5、基板2(电路2c)、以及引线4a(外部连接端子4d)与外部连接。
发射极3B通过焊锡6与引线4b的电极连接片4g相接合，并且通过焊锡6以及引线4b(外部连接端子4e)与外部连接。
引线4a、4b、4c为平板状的金属构件，且均是对引线框进行切割后形成的。引线4a、4b、4c的截面积均大于键合线(Wire)的截面积且能够流通大电流。
引线4a的一端部通过形成在基板2的半导体芯片搭载面2b上的连接衬垫与和集电极3a相连接的基板2的电路2c相连接，引线4a的另一端部则作为外部连接端子4d。
引线4b的一端部具有用于连接发射极3b的电极连接片4g，引线4b的另一端部具有用于连接外部连接端子4e。关于引线4b的电极连接片4g，将在说明完半导体装置的整体构成之后再作详细说明。
引线4c的一端部通过键合线7与栅电极3c相连接，引线4c的另一端部则作为外部连接端子4f。
焊锡5、6是具有导电性以及接合性的合金或金属。焊锡5、6是将焊料加热后固话形成的。
焊锡5用于将集电极3a与形成在半导体芯片搭载面2b上的电极衬垫接合。焊锡5由含有阻焊剂的膏状焊料(即焊膏)构成，并通过印刷配在基板2的半导体芯片搭载面2b上，其在回流焊后通过加热实现基板2与半导体芯片3的接合。另外，焊锡5与焊锡6的情况不同，其并不处于需要对作用于焊锡处的应力(例如热应力)进行缓和的环境之下，这样一来，由于一旦其厚度过大就会导致导通损耗的增大，因此最好是将其厚度控制在较薄的程度上。
焊锡6用于将发射极3b与电极连接片4g接合。焊锡6的厚度(焊锡厚度)大于焊锡5(基板2与半导体芯片3之间的焊锡)的厚度，焊锡6的厚度例如大于300μm(例如500μm)。
焊锡7是用于引线键合(Wire bonding)的键合线。树脂8可以采用合适的树脂。
下面，将参照图2，对半导体装置1的制造过程中作为树脂封装前的状态的半导体装置的中间体1M进行说明。在半导体装置的中间体1M处，各引线4a、4b、4c作为引线框9的一部分与后述框状的外围部9a向连结。另外，外部链接端子处未施加折弯等加工。
引线框9是一个矩形的金属制薄板，其包括：形成在外围的框状的外围部9a、形成在外围部9a内侧的引线形成部9b、以及将外围部9a与引线形成部9b连结的连结部9c。引线形成部9b处形成有引线4a、4b、4c。引线框9在制造过程中，先将连结部9c切割后，再从外围部9a上切割下形成在引线形成部9b处的引线4a、4b、4c。
2.实施方式涉及的引线4的电极连接片4g的构成
引线4的电极连接片4g如图3(a)以及图3(b)所示，包含：通过焊锡6与半导体芯片3电连接的电极连接部41、以及从平面看从电极连接部41向外侧突出的突出部42。
位于电极连接部41一侧(图3(b)中的下侧)的电极连接面41a通过厚度较大的焊锡6与半导体芯片3相连接。电极连接面41a上具有在其整个面上形成有多个半导体芯片固定用沟槽43的半导体芯片固定用沟槽形成区域R1。关于半导体芯片固定用沟槽形成区域R1将后述。
作为引线4的突出部42，具有：从电极连接部41向外部连接端子4e突出的外部连接端子连结部42a、以及向不同于外部连接端子连结部42a的方向突出的外突部42b(在图3(a)中，外部连接端子连结部42a向右侧方向突出，而外突部42b则向左侧方向突出)。
外部连接端子连结部42a的前端与外部连接端子4e相连结(参照图1(a))。在外部连接端子连结部42a的位于半导体芯片3侧的面(与电极连接面41a相连的面)上，具有焊料流出防止用沟槽形成区域R2，由于该焊料流出防止用沟槽形成区域R2上形成有多个焊料流出防止用沟槽44，因此该区域的宽度(与引线4的宽度方向W相垂直的方向L上的宽度)沿引线4的宽度方向W从一端横跨至另一端。另外，在外部连接端子连结部42a的与半导体芯片3侧相反侧的面上，还具有应力缓和用沟槽形成区域R3，该应力缓和用沟槽形成区域R3从平面看，在与焊料流出防止用沟槽形成区域R2一部分重叠的同时，形成有应力缓和用沟槽45。关于焊料流出防止用沟槽形成区域R2自己应力缓和用沟槽形成区域R3，将在之后进行详细说明。
外突部42b从平面看，突出至半导体芯片3的外侧以及用于安装半导体芯片3的基板2的外侧，其前端部未连结其他构件。外突部42b在树脂8的内侧范围内突出(参照图1(a))。在外突部42b的位于半导体芯片3侧的面(与电极连接面41a相连的面)上，具有焊料流出防止用沟槽形成区域R2，由于该焊料流出防止用沟槽形成区域R2上形成有多个焊料流出防止用沟槽44，因此该区域的宽度(与引线4的宽度方向W相垂直的方向L上的宽度)沿引线4的宽度方向W从一端横跨至另一端。另外，外突部42b的焊料流出防止用沟槽形成区域R2上以及外部连接端子连结部42a的焊料流出防止用沟槽形成区域R2上均具有相同形状的沟槽。
半导体芯片固定用沟槽形成区域R1是一个在电极连接部41的位于半导体芯片3侧的面上形成有将电极连接面41a覆盖的半导体芯片固定用沟槽43的范围。在半导体芯片固定用沟槽形成区域R1上形成有多个半导体芯片固定用沟槽43。半导体芯片固定用沟槽43如图3(b)，是截面形成呈三角形(V形)凹陷的沟槽。如图3(a)以及图3(c)所示，半导体芯片固定用沟槽43在半导体芯片固定用沟槽形成区域R1内延伸在一条直线上。另外，各个半导体芯片固定用沟槽43以等间距排列。在半导体芯片固定用沟槽形成区域R1上形成的多个半导体芯片固定用沟槽43中，既有相互平行且向第一方向(图3(c)中相对于上下方向朝左倾斜45°)延伸从而构成第一个半导体芯片固定用沟槽群43a的半导体芯片固定用沟槽43；又有相互平行且向第二方向(图3(c)中相对于上下方向朝右倾斜45°)延伸从而构成第二个半导体芯片固定用沟槽群43b的半导体芯片固定用沟槽43。像这样，在半导体芯片固定用沟槽形成区域R1上的半导体芯片固定用沟槽43中，构成第一个半导体芯片固定用沟槽群43a的半导体芯片固定用沟槽43与构成第二个半导体芯片固定用沟槽群43b的半导体芯片固定用沟槽43相互交错，从而在半导体芯片固定用沟槽形成区域R1内构成了网格状的沟槽图案。在半导体装置1中，焊锡6在半导体芯片固定用沟槽形成区域R1的整个面上均流入到各个半导体芯片固定用沟槽43中，这样一来，焊锡6就如同被各个半导体芯片固定用沟槽43咬住般被牢牢固定住。
焊料流出防止用沟槽形成区域R2是一个在突出部42(外部连接端子连结部42a、外突部42b)的位于半导体芯片3侧的面上形成有在整个引线4的宽度方向W上延伸的同时形成有焊料流出防止用沟槽44的范围。在焊料流出防止用沟槽形成区域R2上形成有多个焊料流出防止用沟槽44。焊料流出防止用沟槽44如图3(b)，是截面形成呈三角形(V形)凹陷的沟槽。如图3(a)以及图3(d)所示，焊料流出防止用沟槽44在焊料流出防止用沟槽形成区域R2内延伸在一条直线上。另外，各个焊料流出防止用沟槽44以等间距排列。在焊料流出防止用沟槽形成区域R2上形成的多个焊料流出防止用沟槽44中，既有相互平行且向第一方向(图3(d)中相对于上下方向朝左倾斜45°)延伸从而构成第一个焊料流出防止用沟槽群44a的焊料流出防止用沟槽44；又有相互平行且向第二方向(图3(d)中相对于上下方向朝右倾斜45°)延伸从而构成第二个焊料流出防止用沟槽群44b的焊料流出防止用沟槽44。像这样，在焊料流出防止用沟槽形成区域R2上的焊料流出防止用沟槽44中，构成第一个焊料流出防止用沟槽群44a的焊料流出防止用沟槽44与构成第二个焊料流出防止用沟槽群44b的焊料流出防止用沟槽44相互交错，从而在焊料流出防止用沟槽形成区域R2内构成了在引线4的宽度方向W上以方形区块排列的宽度(与引线4的宽度方向W相垂直的方向L的宽度)较大的沟槽图案。
应力缓和用沟槽形成区域R3是一个在外部连接端子连结部42a的位于与半导体芯片3侧相反侧的面上形成有在整个引线4的宽度方向W上延伸的同时形成有应力缓和用沟槽45的范围。在应力缓和用沟槽形成区域R3上形成有多个应力缓和用沟槽45。应力缓和用沟槽45如图3(b)，是截面形成呈三角形(V形)凹陷的沟槽。在应力缓和用沟槽形成区域R3中，可以通过应力缓和用沟槽45来构成与在焊料流出防止用沟槽形成区域R2中所构成的沟槽图案相同的沟槽图案。该情况下，应力缓和用沟槽45最好是与焊料流出防止用沟槽44错开配置，从而使其能够在抑制引线4的厚度变动的基础上从平面看不会与焊料流出防止用沟槽44相互重叠。
3.实施方式涉及的半导体装置1的制造方法
实施方式涉及的半导体装置1的制造方法如图4以及图5所示，依次包含：基板配置工序S1、焊料印刷工序S2、半导体芯片搭载工序S3、焊料搭载工序S4、引线框配置工序S5、焊锡接合工序S6、键合线连接工序S7、树脂封装工序S8、以及引线加工工序S9。
(1)基板配置工序S1
在基板配置工序S1中，将用于安装半导体芯片3的基板2按半导体芯片搭载面2b朝向上方的方式配置在放置于水平面上的基座J1上(参照图5(a))。
(2)焊料印刷工序S2
在基板配置工序S1中，将用于安装半导体芯片3的基板2以半导体芯片搭载面2b朝向上方的方式配置在放置于水平面上的基座J1上(参照图5(a))。
在焊料印刷工序S2中，将膏状的焊料5(即焊膏)印刷在作为基板2的上端面的半导体芯片搭载面2b上(参照图5(b))。
另外，在实施方式中，为了印刷焊料5，可以采用各种合适的方式来供应焊料，例如使用打胶机(Dispenser)来供应焊料、或是使用送焊机(Solder feeder)通过输送焊锡丝(Wire solder)来供应焊料、或是通过溶融后的焊料的流动来供应焊料等。
(3)半导体芯片搭载工序S3
在半导体芯片搭载工序S3中，以半导体芯片搭载面2b与半导体芯片3的集电极3a相向着将焊料5夹在中间的方式将半导体芯片3搭载于作为基板2的上端面的半导体芯片搭载面2b上(参照图1(b)、图5(c))。
(4)焊料搭载工序S4
在焊料搭载工序S4中，将焊料6搭载于半导体芯片3的发射极3b上(参照图1(b)、图5(d))。在搭载焊料6是，将焊料6的厚度设置为能够将发射极3b与在下一个工序中将要进行搭载的引线框9的电极连接片4g充分地接合。
另外，作为焊料6，可以选用膏状的焊料(即焊膏)或是固体状的焊料(即焊片)或是这两者的结合体。作为供应膏状焊料的方法，可以想到的有多种方式，不过最好是通过能够精细调节焊料供应量并且能够将焊料供应至正确的部位上的打胶机来供应焊料。
(5)引线框配置工序S5
在引线框配置工序S5中，配置引线框9，使得引线4b的电极连接片4g重叠在搭载于半导体芯片3上的焊料6上(参照图5(e))。此时，使得引线框9中的引线4b被配置在规定的平面位置以及高度位置上，且焊料6介于发射极3b与电极连接片4g之间。另外，此时最好是通过外突部42b等的引线4b的一部分在靠近电极连接片4g(基板2以及半导体芯片3的附近)的状态下被配置在基座J1上，从而使引线框9在半导体芯片3与电极连接片4g之间被保持在固定的间隔的状态下被支撑在基座J1上(参照图5(f))。再有，此时最后是通过将外围部9a等面积较大的范围配置在基座J3上，从而使得引线框9以稳定的状态被支撑在基座J1上(参照图5(f))。
(6)焊锡接合工序(回流焊工序)S6
在焊锡接合工序S6中，在保持通过基座J1将半导体装置1的构成构件配置在规定的位置上的状态下，通过对焊料5、6进行加热，从而将基板2、半导体芯片3、以及引线框9焊锡接合在一起(参照图5(f))。具体来说，是将由基座J1保持的的半导体装置1的构成构件放入回流炉(未图示)中进行加热，在将焊料5、6溶融后，使焊料5、6固化从而形成焊锡(5、6)。通过这样，就能够在通过焊锡5将基板2的半导体芯片搭载面2b与半导体芯片3的集电极3a接合的同时，通过焊锡6将半导体芯片3的发射极3b与引线4b的电极连接片4g接合。
(7)键合线连接工序S7、树脂封装工序S8、以及引线加工工序S9
在焊锡接合后的半导体装置的中间体1M(未连接键合线的状态)上，通过键合线连接工序S7(未图示)，将栅电极3c与引线4c通过键合线7连接。另外，可以采用合适的材料来作为键合线7。接着，在树脂封装工序S8(未图示)中，将除引线4a、4b、4c的外部连接端子4d、4e、4f以及散热用的金属板2d以外的部分通过树脂8进行封装。接着，在引线加工工序S9(未图示)中，在将引线4a、4b、4c从引线框9上切割下的同时，对规定的部位进行折弯等加工。
通过上述各工序，来制造出实施方式涉及的半导体装置1。
4.实施方式的效果
根据实施方式涉及的半导体装置1，由于在引线4a、4b、4c的突出部42的位于半导体芯片3侧的面(与电极连接面41a相连的面)上，具有沿引线4a、4b、4c的宽度方向从一端横跨至另一端的焊料流出防止用沟槽形成区域R2，因此在制造时，即便是在半导体芯片3与引线4之间形成的焊料6厚度较厚时，溶融后的焊料6也会被在与引线4的宽度方向W相垂直的方向L上具有较大宽度的焊料流出防止用沟槽形成区域所充分地封堵住。而且，由于该焊料流出防止用沟槽形成区域R2沿引线4的宽度方向W从一端横跨至另一端，因此能够阻断溶融后的焊料6在引线4表面的延展路径。这样一来，即便是在半导体芯片3与引线4之间形成的焊料6厚度较厚时，也能够防止在制造过程中焊料6流至引线4上的不希望焊料6触及的部位上。
根据实施方式涉及的半导体装置1，由于在焊料流出防止用沟槽形成区域R2上形成有多个焊料流出防止用沟槽44，因此流动至焊料流出防止用沟槽形成区域R2的焊料6就会流入焊料流出防止用沟槽44中从而难以跨越焊料流出防止用沟槽44。
另外，在实施方式涉及中，由于是利用整个焊料流出防止用沟槽形成区域R2来防止焊料的流出，因此能够在一个很大的范围内来切实地防止溶融后的焊料6经由引线4的表面流出。另外，由于毛细现象，各个焊料流出防止用沟槽44内部的压力较小，因此即便有少许焊料6从焊料流出防止用沟槽44中溢出，也只会滞留在焊料流出防止用沟槽44上，这样一来，不仅是流入焊料流出防止用沟槽44中的焊料，就连焊料流出防止用沟槽44周围也能够防止焊料6的流出。
根据实施方式涉及的半导体装置1，由于电极连接部41上的形成有半导体芯片3的电极连接面41a上具有在其整个面上形成有多个半导体芯片固定用沟槽43的半导体芯片固定用沟槽形成区域R1，因此通过焊锡6被如同咬住般地被固定住，就能够增强半导体芯片3与引线4之间的接合强度。
根据实施方式涉及的半导体装置1，由于在半导体芯片固定用沟槽形成区域R1中具有：作为多个半导体芯片固定用沟槽43中沿第一方向延伸的沟槽的集合的第一个半导体固定用沟槽群43a；以及作为多个半导体芯片固定用沟槽43中沿与第一方向交错的第二方向延伸的沟槽的集合的第二个半导体固定用沟槽群43b，因此半导体芯片3与引线4之间的接合在受到多个方向力时均不易产生松动，从而能够进一步提高接合强度。
在实施方式涉及的半导体装置1中，引线4在进一步包含用于与半导体装置的外部连接的外部连接端子4e的同时，作为突出部42，还具有：从电极连接部41向外部连接端子4e突出的外部连接端子连结部42a、以及向不同于外部连接端子连结部42a的方向突出的外突部42b。并且，由于外突部42b从平面看，突出至半导体芯片3的外侧以及用于安装半导体芯片3的基板2的外侧，因此在制造时能够对该外突部42b进行支撑(参照图5(f))。通过这样，由于能够在半导体芯片3与引线4之间形成固定间隔的间隙，因此就能够在半导体芯片3与引线4之间的焊锡6被保持在所期望的厚度的这一状态下来形成焊锡6。例如，能够将半导体芯片3与引线4之间的焊锡6的厚度设置得较大。
根据实施方式涉及的半导体装置1，由于引线4的外突部42b上具有焊料流出防止用沟槽形成区域R2，因此焊锡6不会流出至外突部42b的前端侧。通过这样，在制造时从下方对外突部42b进行支撑的情况下，就能够降低引线4被倾斜着安装的风险。
根据实施方式涉及的半导体装置1，由于引线4在外部连接端子连结部42a的与半导体芯片3侧相反侧的面上，还具有：从平面看在与焊料流出防止用沟槽形成区域R2相重叠的同时形成有多个沟槽的应力缓和用沟槽形成区域R3，因此具有了容易产生变形的部分。通过这样，即便是在产生应力(特别是热应力)的情况下，通过在焊料流出防止用沟槽形成区域R2的附件将应力进行吸收，就能够抑制应力经由引线4传导至焊锡处，从而提高半导体装置1的可靠性。
【变形例】
接下来，对焊料流出防止用沟槽形成区域R2中沟槽图案的变形例一至变形例三进行说明。另外，对于与图2中的焊料流出防止用沟槽形成区域R2具有同等功能的部分将使用同一符号来进行说明。
变形例一中的沟槽图案如图6(a)所示，其是由形成在焊料流出防止用沟槽形成区域R2中的多个焊料流出防止用沟槽44所构成的。焊料流出防止用沟槽44在焊料流出防止用沟槽形成区域R2内延伸在一条直线上且倾斜着(在图6(a)中相对于上下方向向右倾斜45°)延伸(在宽度方向上倾斜)。另外，焊料流出防止用沟槽44相互平行且在引线4的宽度方向W上按等间隔排列。像这样，焊料流出防止用沟槽44在焊料流出防止用沟槽形成区域R2中构成了由倾斜的直线排列而成的具有宽度(与引线4的宽度方向W相垂直的方向L上的宽度)的沟槽图案。
变形例二中的沟槽图案如图6(b)所示，其是由形成在焊料流出防止用沟槽形成区域R2中的多个焊料流出防止用沟槽44所构成的。焊料流出防止用沟槽44在焊料流出防止用沟槽形成区域R2内延伸在整个引线4的宽度方向(图6(b)中的上下方向)上。另外，焊料流出防止用沟槽44相互平行且在与引线4的宽度方向W相垂直的方向L上按等间隔排列。像这样，焊料流出防止用沟槽44在焊料流出防止用沟槽形成区域R2中构成了由沿引线4的宽度方向W从一端横跨至另一端的直线排列而成的具有宽度(与引线4的宽度方向W相垂直的方向L上的宽度)的沟槽图案。
变形例三中的沟槽图案如图6(c)所示，其是由形成在焊料流出防止用沟槽形成区域R2中的多个焊料流出防止用沟槽44所构成的。焊料流出防止用沟槽44在焊料流出防止用沟槽形成区域R2内断续地延伸在引线4的宽度方向(图6(b)中的上下方向)上。另外，焊料流出防止用沟槽44相互平行且在与引线4的宽度方向W相垂直的方向L上相互错开着排列。像这样，焊料流出防止用沟槽44在焊料流出防止用沟槽形成区域R2中构成了由沿引线4的宽度方向W断续延伸的直线排列而成的具有宽度(与引线4的宽度方向W相垂直的方向L上的宽度)的沟槽图案。
上述变形例一至变形例三中的沟槽图案中，无论是焊料流出防止用沟槽44从平面看相对于引线4的宽度方向W倾斜着延伸，还是朝与引线4的宽度方向W相垂直的方向相互错开着延伸，均能够形成具有宽度(与引线4的宽度方向W相垂直的方向L上的宽度)的焊料流出防止用沟槽形成区域R2。而且，这样形成的焊料流出防止用沟槽形成区域R2更加易于防止溶融后的焊锡6在引线4表面的流动。
以上，对本发明的实施方式进行了说明。需要说明的是，本发明并不仅限于上述实施方式。可以在不脱离本发明主旨的范围内实施各种形态。例如，可以实施如下变形。
(1)上述实施方式中记载的构成要素的数量、形状、位置、大小等仅为示例，这要要素可以在损害本发明效果的范围内进行适宜的变更。
(2)上述实施方式中，虽然半导体芯片3为IGBT，但本发明并不仅限于此，可以采用其他具有3端子的半导体元件(例如，MOSFET)来作为半导体芯片3，也可以采用具有2端子的半导体元件(例如，二极管)来作为半导体芯片3，还可以采用具有4端子或更多端子的半导体元件(例如，晶闸管)来作为半导体芯片3。
(3)上述实施方式中，虽然半导体装置只包括一个半导体芯片，但本发明并不仅限于此。例如，半导体装置也可以包括两个半导体芯片，或是包括三个或以上的半导体芯片。
(4)上述实施方式中，虽然半导体装置的结构是在一个面上具有集电极并在另一个面上具有发射极以及栅电极的纵向结构，但本发明并不仅限于此。例如，也可以采用所有电极均配置在与基板侧相反侧的面上，即横向结构的半导体装置。
(5)上述实施方式中，虽然外部连接端子连结部42a以及外突部42b与电极连接部41处于同一平面上，但本发明并不仅限于此。例如，也可以将外部连接端子连结部42a以及外突部42b在途中进行折弯加工从而使其相对于电极连接部41呈倾斜或留有段差。此情况下，可以在倾斜或段差部位配置焊料流出防止用沟槽形成区域R2和应力缓和用沟槽形成区域R3。
(6)上述实施方式中，虽然半导体芯片固定用沟槽43、焊料流出防止用沟槽44、以及应力缓和用沟槽45中的各个沟槽的截面形状均为三角形(V形)，但本发明并不仅限于此。例如，也可以将沟槽的截面形状设置为矩形或半圆形。不过，相比沟槽底部的形状较为平缓，最好还是将其设置为键位尖锐的形状，因为这样的能够更好地利用毛细现象中产生的负压来保持溶融后的焊料的稳定性。
(7)上述实施方式中，虽然半导体芯片固定用沟槽43、焊料流出防止用沟槽44、以及应力缓和用沟槽45中的各个沟槽延伸在一条直线上，但本发明并不仅限于此。例如，也可以呈波形延伸、或是呈多个环形连续地朝一个方向上延伸。
(8)上述实施方式中，虽然半导体芯片固定用沟槽43、焊料流出防止用沟槽44、以及应力缓和用沟槽45中的各个沟槽按照规定的间隔排列来构成特定的沟槽图案，但本发明并不仅限于此。例如，也可以按照不规则的间隔来构成沟槽图案，还可以构成多种沟槽图案。
(9)上述实施方式中，虽然，应力缓和用沟槽形成区域R3形成在突出部42的外部连接端子连结部42a上，但本发明并不仅限于此。其也可以形成在外突部42b上。
符号说明
1…半导体装置；2…基板；3…半导体芯片；4(4a、4b、4c)…引线；4d、4e、4f…外部连接端子；6…焊锡、焊料；41…电极连接部；41a…电极连接面；42…突出部；42a…外部连接端子连结部；42b…外突部；43…半导体芯片固定用沟槽43；43a…第一个半导体芯片固定用沟槽群；43b…第二个半导体芯片固定用沟槽群；44…焊料流出防止用沟槽；45…应力缓和用沟槽；R1…半导体芯片固定用沟槽形成区域；R2…焊料流出防止用沟槽形成区域；R3…应力缓和用沟槽形成区域；L…与引线的宽度方向相垂直的方向。

Claims (8)

1.一种半导体装置，其特征在于，包括：
半导体芯片；以及
引线，包含：通过焊锡与所述半导体芯片电连接的电极连接部、以及从平面看从所述电极连接部向外侧突出的突出部，
其中，所述引线在进一步包含外部连接端子的同时，作为所述突出部，还具有：从所述电极连接部向所述外部连接端子突出的外部连接端子连结部；以及向不同于所述外部连接端子连结部的方向突出的外突部，
所述外突部从平面看突出至所述半导体芯片以及用于安装所述半导体芯片的基板的外侧,并且其前端部不与任何其他部位相连结，在所述引线的所述突出部上的位于所述半导体芯片侧的面上，具有沿所述引线的宽度方向从一端横跨至另一端的焊料流出防止用沟槽形成区域。
2.根据权利要求1所述的半导体装置，其特征在于：
其中，所述焊料流出防止用沟槽形成区域上形成有多个沟槽。
3.根据权利要求2所述的半导体装置，其特征在于：
其中，形成在所述焊料流出防止用沟槽形成区域上的各个沟槽在相互平行的同时从平面看相对于所述宽度方向倾斜。
4.根据权利要求2所述的半导体装置，其特征在于：
其中，形成在所述焊料流出防止用沟槽形成区域上的各个沟槽在相互平行的同时沿所述宽度方向延伸。
5.根据权利要求1至4中任意一项所述的半导体装置，其特征在于：
其中，在所述引线的所述电极连接部上的连接着所述半导体芯片的电极连接面上，进一步具有：在整个所述电极连接面上形成有多个沟槽的半导体芯片固定用沟槽形成区域。
6.根据权利要求5所述的半导体装置，其特征在于：
其中，所述半导体芯片固定用沟槽形成区域具有：作为所述多个沟槽中沿第一方向延伸的沟槽的集合的第一个半导体固定用沟槽群；以及作为所述多个沟槽中沿与所述第一方向交错的第二方向延伸的沟槽的集合的第二个半导体固定用沟槽群。
7.根据权利要求1至4中任意一项所述的半导体装置，其特征在于：
其中，所述引线的所述外突部上具有所述焊料流出防止用沟槽形成区域。
8.根据权利要求1至4中任意一项所述的半导体装置，其特征在于：
其中，在所述引线的所述突出部上的位于与所述半导体芯片侧相反一侧的面上，进一步具有：从平面看与所述焊料流出防止用沟槽形成区域部分重叠且形成有多个沟槽的应力缓和用沟槽形成区域。
CN201880069941.7A 2018-03-01 2018-03-01 半导体装置 Active CN111373517B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2018/007731 WO2019167218A1 (ja) 2018-03-01 2018-03-01 半導体装置

Publications (2)

Publication Number Publication Date
CN111373517A CN111373517A (zh) 2020-07-03
CN111373517B true CN111373517B (zh) 2024-03-19

Family

ID=66867723

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880069941.7A Active CN111373517B (zh) 2018-03-01 2018-03-01 半导体装置

Country Status (4)

Country Link
JP (1) JP6619119B1 (zh)
CN (1) CN111373517B (zh)
NL (1) NL2022617B1 (zh)
WO (1) WO2019167218A1 (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0218955A (ja) * 1988-07-07 1990-01-23 Mitsui High Tec Inc 半導体装置用リードフレーム
JPH04199557A (ja) * 1990-11-28 1992-07-20 Mitsubishi Electric Corp 半導体装置用リードフレーム
JPH1167963A (ja) * 1997-08-26 1999-03-09 Matsushita Electric Works Ltd 半導体装置
JP2004303869A (ja) * 2003-03-31 2004-10-28 Denso Corp 半導体装置およびその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5525391U (zh) * 1978-08-08 1980-02-19
JP3215686B2 (ja) * 1999-08-25 2001-10-09 株式会社日立製作所 半導体装置及びその製造方法
JP5533619B2 (ja) 2010-12-14 2014-06-25 株式会社デンソー 半導体装置
JP5789431B2 (ja) * 2011-06-30 2015-10-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE102014104819A1 (de) * 2014-03-26 2015-10-01 Heraeus Deutschland GmbH & Co. KG Träger und/oder Clip für Halbleiterelemente, Halbleiterbauelement und Verfahren zur Herstellung
JP6318064B2 (ja) * 2014-09-25 2018-04-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6305302B2 (ja) * 2014-10-02 2018-04-04 三菱電機株式会社 半導体装置およびその製造方法
US10181445B2 (en) * 2014-12-29 2019-01-15 Mitsubishi Electric Corporation Power module
US9496208B1 (en) * 2016-02-25 2016-11-15 Texas Instruments Incorporated Semiconductor device having compliant and crack-arresting interconnect structure
JP6697944B2 (ja) 2016-04-27 2020-05-27 三菱電機株式会社 電力用半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0218955A (ja) * 1988-07-07 1990-01-23 Mitsui High Tec Inc 半導体装置用リードフレーム
JPH04199557A (ja) * 1990-11-28 1992-07-20 Mitsubishi Electric Corp 半導体装置用リードフレーム
JPH1167963A (ja) * 1997-08-26 1999-03-09 Matsushita Electric Works Ltd 半導体装置
JP2004303869A (ja) * 2003-03-31 2004-10-28 Denso Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
CN111373517A (zh) 2020-07-03
NL2022617B1 (en) 2020-02-10
JPWO2019167218A1 (ja) 2020-04-09
NL2022617A (en) 2019-09-06
JP6619119B1 (ja) 2019-12-11
WO2019167218A1 (ja) 2019-09-06

Similar Documents

Publication Publication Date Title
US10504822B2 (en) Semiconductor device
JP5241177B2 (ja) 半導体装置及び半導体装置の製造方法
US9418916B2 (en) Semiconductor device
US9520374B2 (en) Semiconductor device, substrate and semiconductor device manufacturing method
WO2018179981A1 (ja) 半導体装置
JP5525024B2 (ja) 半導体装置及び半導体装置の製造方法
CN108630652A (zh) 半导体装置、用于半导体装置的制造方法以及电极板
JP6129107B2 (ja) 電力用半導体装置、および電力用半導体装置の製造方法
US11626352B2 (en) Semiconductor device and method for manufacturing the same
JP6054345B2 (ja) 半導体装置及び半導体装置の製造方法
JP5826234B2 (ja) 半導体装置及び半導体装置の製造方法
US7646089B2 (en) Semiconductor package, method for manufacturing a semiconductor package, an electronic device, method for manufacturing an electronic device
CN111373517B (zh) 半导体装置
CN111630644B (zh) 半导体装置及其制造方法
JP2008235859A (ja) 半導体装置とその製造方法
JP7037368B2 (ja) 半導体装置および半導体装置の製造方法
CN105529277A (zh) 用于将电路载体与载体板焊接的方法
CN113056813A (zh) 半导体装置
JP6274986B2 (ja) パワー半導体モジュールおよびその製造方法
JP7322467B2 (ja) 半導体装置
CN115315072A (zh) 一种线路板以及线路板加工方法
CN113632215A (zh) 电子装置以及电子装置的制造方法
JPH04329660A (ja) リードフレーム及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant