CN111292663A - 显示装置和驱动所述显示装置的方法 - Google Patents

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Abstract

本公开涉及一种显示装置和一种驱动所述显示装置的方法，所述显示装置可以包括：显示面板，其包括具有第一像素和第二像素的像素列、耦接到所述第一像素的第一数据线和耦接到所述第二像素的第二数据线；数据驱动器，其配置为将用于所述像素列的数据信号输出到输出线；信号分配电路，其配置为通过所述输出线接收所述数据信号，并且将所述数据信号交替地传输到所述第一数据线和传输到所述第二数据线；以及信号传输电路，其耦接在所述数据驱动器和所述输出线之间，并且配置为在第一时段和第二时段期间将所述数据信号传输到所述输出线，并且在介于所述第一时段和所述第二时段之间的第三时段期间阻止所述数据信号的传输。

Description

显示装置和驱动所述显示装置的方法
相关申请的交叉引用
本申请要求于2018年12月7日提交的第10-2018-0157117号韩国专利申请的优先权和权益，上述申请的全部公开内容通过引用被全部并入本文。
技术领域
本公开的各种实施例涉及显示装置和驱动所述显示装置的方法。
背景技术
显示装置使用外部施加的控制信号在显示面板上显示图像。显示装置包括设有以矩阵形式布置的多个像素的显示面板、显示面板驱动电路以及电源电路。像素可以发射具有与通过显示面板驱动电路施加的数据信号对应的亮度的光。
发明内容
可以增大显示装置的面积，或者可以使用高频驱动，以改善显示装置的图像品质(例如，驱动机制可以从60Hz驱动改变到120Hz驱动)。因此，可以减少适于在每个像素中充入数据信号的时间，因此，功耗可由于高频驱动等而增大。
本公开的各种实施例涉及一种能够在充分地确保用于在每个像素中充入数据信号的时间的同时减小功耗的显示装置，并且涉及驱动所述显示装置的方法。
本公开的实施例可以提供一种显示装置。所述显示装置可以包括：显示面板，所述显示面板包括具有第一像素和第二像素的像素列、耦接到所述第一像素的第一数据线和耦接到所述第二像素的第二数据线；数据驱动器，所述数据驱动器配置为将用于所述像素列的数据信号输出到输出线；信号分配电路，所述信号分配电路配置为通过所述输出线接收所述数据信号，并且将所述数据信号交替地传输到所述第一数据线和传输到所述第二数据线；以及信号传输电路，所述信号传输电路耦接在所述数据驱动器和所述输出线之间，并且配置为在第一时段和第二时段期间将所述数据信号传输到所述输出线，并且在介于所述第一时段和所述第二时段之间的第三时段期间阻止所述数据信号的传输。
所述信号分配电路可以在所述第三时段期间将所述输出线耦接到所述第一数据线和所述第二数据线中的一条数据线，其中，所述第一数据线和所述第二数据线中的剩余一条数据线在所述第三时段期间与所述输出线断开。
所述信号分配电路可以配置为在所述第一时段期间将所述数据信号传输到所述第一数据线，并且在所述第二时段期间将所述数据信号传输到所述第二数据线。
所述信号分配电路可以包括耦接在所述输出线和所述第一数据线之间的第一开关元件以及耦接在所述输出线和所述第二数据线之间的第二开关元件，其中，所述第一开关元件和所述第二开关元件中的一个开关元件在所述第三时段期间导通，并且其中，所述第一开关元件和所述第二开关元件中的剩余一个开关元件在所述第三时段期间保持截止。
所述第一开关元件和所述第二开关元件中的所述剩余一个开关元件可以在所述第一时段期间截止，其中，所述第一时段是在所述第三时段之前的时段。
在所述第一开关元件和所述第二开关元件中的所述剩余一个开关元件已经截止之后，所述第一开关元件和所述第二开关元件中的所述一个开关元件可以导通。
所述信号传输电路可以包括耦接在所述数据驱动器和所述输出线之间的第三开关元件，其中，响应于从所述数据驱动器提供的阻抗控制信号，所述第三开关元件在所述第三时段的起点处截止，并且在所述第三时段的终点处导通。
所述第一开关元件和所述第二开关元件中的所述一个开关元件导通的时间点与所述第三时段的所述终点相比可以更接近于所述第三时段的所述起点。
所述第一开关元件和所述第二开关元件中的所述一个开关元件导通的时间点与所述第三时段的所述起点相比可以更接近于所述第三时段的所述终点。
所述第二像素可以与所述第一像素相邻，其中，所述第一像素配置为发射第一颜色的光，其中，所述第二像素配置为发射与所述第一颜色不同的第二颜色的光，并且其中，所述第一像素和所述第二像素交替地且重复地布置在所述像素列中。
本公开的实施例可以提供一种驱动显示装置的方法。所述方法可以包括：通过数据驱动器生成用于显示面板中的第一像素和第二像素的数据信号；通过信号分配电路将所述数据信号提供到耦接到所述第一像素的第一数据线；阻止所述数据驱动器向所述信号分配电路的输出；以及通过所述信号分配电路将所述数据信号提供到耦接到所述第二像素的第二数据线。
所述第一像素和所述第二像素可以在单个像素列中，其中，所述第二像素与所述第一像素相邻，其中，所述第一像素发射第一颜色的光，并且其中，所述第二像素发射与所述第一颜色不同的第二颜色的光。
阻止所述数据驱动器向所述信号分配电路的所述输出可以包括：通过耦接在所述数据驱动器和所述信号分配电路之间的信号传输电路以增大所述数据驱动器和所述信号分配电路之间的阻抗。
所述信号分配电路可以包括耦接在所述输出线和所述第一数据线之间的第一开关元件以及耦接在所述输出线和所述第二数据线之间的第二开关元件，其中，所述信号传输电路包括耦接在所述数据驱动器和所述输出线之间的第三开关元件，并且其中，将所述数据信号传输到所述第一数据线包括：在其中所述第二开关元件截止的状态下导通所述第一开关元件；以及导通所述第三开关元件。
阻止所述数据驱动器向所述信号分配电路的所述输出可以包括截止所述第三开关元件。
所述第三开关元件可以在截止所述第一开关元件之后被截止。
与所述第三开关元件导通的时间点相比，所述第一开关元件导通的时间点可以更接近于所述第三开关元件截止的时间点。
与所述第三开关元件截止的时间点相比，所述第一开关元件导通的时间点可以更接近于所述第三开关元件导通的时间点。
所述第一像素和所述第二像素可以在单个像素行中。
所述信号分配电路可以包括耦接在输出线和所述第一数据线之间的第一开关元件以及耦接在所述输出线和所述第二数据线之间的第二开关元件，其中，第三开关元件耦接在所述数据驱动器和所述输出线之间，并且其中，将所述数据信号传输到所述第一数据线包括：在其中所述第二开关元件截止的状态下导通所述第一开关元件；以及导通所述第三开关元件。
根据本公开的显示装置可以使用信号分配电路和一对数据线将数据信号供给到像素列中的像素，因此更充分地确保了用于在像素中充入数据信号的时间。
此外，所述显示装置可以在所述信号分配电路正在切换对其供给数据信号的数据线的同时通过阻止数据驱动器向信号分配电路的输出来减小功耗。
附图说明
图1A和图1B是示出根据本公开的实施例的显示装置的图。
图2A和图2B是示出在图1A的显示装置中包括的像素和数据线之间的耦接关系的示例的电路图。
图3是示出在图1A的显示装置中包括的像素的示例的电路图。
图4是用于说明图1A的显示装置的操作的波形图。
图5是示出在图1A的显示装置中测量的信号的示例的波形图。
图6A至图6C是用于根据图5的波形图来说明显示装置的操作的图。
图7是示出在图1A的显示装置中测量的信号的比较示例的波形图。
图8A是示出在图1A的显示装置中测量的信号的示例的波形图。
图8B是示出在图1A的显示装置中测量的信号的示例的波形图。
图9是示出根据本公开的实施例的显示装置的框图。
图10是示出包括在图9的显示装置中的像素和数据线之间的耦接关系的示例的图。
图11是用于说明图9的显示装置的操作的波形图。
图12是示出根据本公开的实施例的驱动显示装置的方法的流程图。
具体实施方式
通过参照实施例和附图的详细描述，可以更容易地理解发明构思的特征和实现发明构思的特征的方法。在下文中，将参照附图更详细地描述实施例。然而，所描述的实施例可以以各种不同的形式来实施，而不应当被解释为仅限于文中示出的实施例。而是，提供这些实施例作为示例以使得本公开将是充分的和完整的，并将向本领域技术人员充分地传达发明构思的方面和特征。因此，可不描述对于本领域普通技术人员而言充分理解本发明构思的方面和特征所不必要的工艺、元件和技术。除非另外指出，否则同样的附图标记在整个附图和书面描述中指示同样的元件，因此，将不重复其描述。此外，为了使描述清楚，可不示出与实施例的描述无关的部件。在图中，为了清楚起见，可夸大元件、层和区域的相对尺寸。
文中参照作为实施例和/或中间结构的示意图的剖视图来描述各种实施例。这样，将预期到例如由于制造技术和/或公差所引起的示图的形状的变化。此外，出于描述根据本公开的构思的实施例的目的,文中公开的具体结构或功能的描述仅是说明性的。因此，文中公开的实施例不应当被理解为限于区域的具体示出的形状，而是将包括例如由制造导致的形状的偏差。例如，示出为矩形的注入区域将在其边缘处通常具有倒角或曲线的特征和/或注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。同样地，通过注入形成的埋区可导致在埋区和通过其发生注入的表面之间的区域中出现一些注入。因此，在图中示出的区域实质上是示意性的，它们的形状并不意图示出装置的区域的实际形状，也不意图是限制性的。另外，如本领域技术人员将认识到的，在全部不脱离本公开的精神或范围的情况下，所描述的实施例可以以各种不同的方式进行修改。
在详细描述中，出于解释的目的，阐述了许多具体细节以提供对各种实施例的充分理解。然而，明显的是，可以在没有这些具体细节的情况下或者具有一个或多个等同布置的情况下实践各种实施例。在其他情况下，以框图形式示出了公知的结构和装置，以避免不必要地模糊各种实施例。
将理解的是，尽管文中可使用术语“第一”、“第二”、“第三”等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语的限制。这些术语用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不脱离本公开的精神和范围的情况下，下面描述的第一元件、组件、区域、层或部分可被称作第二元件、组件、区域、层或部分。
为了易于说明，在文中可使用诸如“在……下面”、“在……下方”、“下”、“在……之下”、“在……上方”、“上”等空间相对术语来描述如图中所示的一个元件或特征与另一元件(多个元件)或特征(多个特征)的关系。将理解的是，除了在图中描绘的方位之外，空间相对术语还意图包括的装置在使用或在操作中的不同方位。例如，如果在图中装置被翻转，则描述为在其它元件或特征“下方”或“下面”或“之下”的元件随后将被定位为“在”其它元件或特征“上方”。因此，示例术语“在……下方”和“在……之下”可包括“在……上方”和“在……下方”两种方位。装置可被另外定位(例如，旋转90度或者在其它方位处)，并应当相应地解释文中使用的空间相对描述语。类似地，当第一部件被描述为布置第二部件“上”时，这表示第一部件布置在第二部件的上侧或下侧，而不限于基于重力方向的第二部件的上侧。
将理解的是，当元件、层、区域或组件被称作“在”另一元件、层、区域或组件“上”、“连接到”或“耦接到”另一元件、层、区域或组件时，该元件、层、区域或组件可以直接在所述另一元件、层、区域或组件上、直接连接到或直接耦接到所述另一元件、层、区域或组件，或者可以存在一个或多个中间元件、层、区域或组件。然而，“直接连接/直接耦接”是指在不具有中间组件的情况下一个组件直接连接或耦接另一组件。同时，可以类似地解释描述组件之间的关系的其他表述，诸如，“在……之间”、“直接在……之间”或者“与……相邻”和“与……直接相邻”。另外，还将理解的是，当元件或层被称作“在”两个元件或层“之间”时，该元件或层可以是这两个元件或层之间的唯一元件或层，或者也可以存在一个或多个中间元件或层。
出于本公开的目的，诸如“至少一个”的表述，当在一列元件之前时，修饰整列元件而不修饰所述列的单独元件。例如，“X、Y和Z中的至少一个”和“从由X、Y和Z构成的组中选择的至少一个”可以解释为仅X、仅Y、仅Z，或者诸如以XYZ、XYY、YZ和ZZ为例的X、Y和Z中的两个或更多个的任意组合。同样的附图标记始终指示同样的元件。如文中所使用的，术语“和/或”包括所列相关项中的一个或多个的任意组合和所有组合。
文中使用的术语仅是为了描述具体实施例的目的，而不意图限制本公开。如文中所使用的，除非上下文另外明确指出，否则单数形式的“一个”和“一种”也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包括”时，说明存在所陈述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。如文中所使用的，术语“和/或”包括所列相关项中的一个或多个的任意组合和所有组合。
如文中所使用的，术语“基本上”、“大约”、“近似”和类似术语用作近似术语而非程度术语，并且意图解释本领域普通技术人员将认识到的测量值或计算值的固有偏差。考虑到讨论中的测量和与特定量的测量相关的误差(即，测量系统的局限性)，如文中所使用的“大约”或“近似”包括所陈述的值，并且意指在如本领域普通技术人员所确定的特定值的偏差的可接受范围内。例如，“大约”可意指在所陈述的值的一个或多个标准偏差内，或者在所陈述的值的±30％、20％、10％、5％内。此外，当描述本公开的实施例时，使用“可以”是指“本公开的一个或多个实施例”。
当可以不同地实现特定实施例时，可以与所描述的顺序不同地执行具体工艺顺序。例如，两个连续描述的工艺可以基本上同时执行或者以与所描述的顺序相反的顺序执行。
另外，文中公开和/或记载的任何数值范围意图包括所记载的范围内包含的相同数值精度的所有子范围。例如，“1.0至10.0”的范围意图包括在所记载的最小值1.0和所记载的最大值10.0之间(并且包括所记载的最小值1.0和所记载的最大值10.0)的所有子范围，即，具有诸如以2.4至7.6为例的等于或大于1.0的最小值以及等于或小于10.0的最大值。文中记载的任何最大数值限制意图包括其中包含的所有较小的数值限制，并且本说明书中记载的任何最小数值限制意图包括其中包含的所有较大的数值限制。因此，申请人保留修改本说明书(包括权利要求)的权利，以明确地记载包含在文中明确记载的范围内的任何子范围。
根据文中描述的本公开的实施例的电子或电气装置和/或任何其他相关装置或组件可以利用任何合适的硬件、固件(例如，专用集成电路)、软件或者软件、固件和硬件的组合来实现。例如，这些装置的各种组件可以形成在一个集成电路(IC)芯片上或形成在单独的IC芯片上。此外，这些装置的各种组件可以在柔性印刷电路膜、带载封装(TCP)、印刷电路板(PCB)上实现，或者形成在一个基底上。此外，这些装置的各种组件可以是在一个或多个计算装置中的一个或多个处理器上运行的、执行计算机程序指令并且与用于执行文中描述的各种功能的其他系统组件交互的进程或线程。计算机程序指令存储在存储器中，该存储器可以使用诸如以随机存取存储器(RAM)为例的标准存储器装置在计算装置中实现。计算机程序指令还可以存储在诸如以CD-ROM或闪存驱动器等为例的其他非暂时性计算机可读介质中。另外，本领域技术人员应当认识到，在不脱离本公开的实施例的精神和范围的情况下，各种计算装置的功能可以被组合或集成到单个计算装置中，或者特定计算装置的功能可以分布在一个或多个其他计算装置上。
除非另有定义，否则文中使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员所通常理解的含义相同的含义。将进一步理解的是，除非在文中明确地如此定义，否则诸如在通用字典中定义的术语的术语应当被解释为具有与它们在相关领域和/或本说明书的背景中的含义相一致的含义，而不应当以理想化的或过于形式化的含义来解释。
图1A和图1B是示出根据本公开的实施例的显示装置的图。
参照图1A，显示装置10可以包括：显示面板100、扫描驱动器110、发射驱动器120、数据驱动器130、信号分配器(或信号分配电路或分用器)DM、信号传输器(或信号传输电路)TM、信号分配控制器160和时序控制器170。
显示面板100可以包括扫描线S0至Sn(其中，n为正整数)、发射线E1至En、数据线D1a、D1b、D2a、D2b、…、Dwa和Dwb(其中，w为正整数)以及像素PXL。像素PXL可以布置在由扫描线S0至Sn、发射线E1至En和数据线D1a至Dwb分隔的区域中。
每个像素PXL可以耦接到扫描线S0至Sn中的至少一条、发射线E1至En中的一条和数据线D1a至Dwb中的一条。
在实施例中，单个像素列中包括的像素PXL可以交替地耦接到一对数据线。例如，第一列中包括的像素PXL之中的奇数行中包括的像素PXL(或第一像素)可以耦接到第一奇数数据线D1a(或第一数据线)，第一列中包括的像素PXL之中的偶数行中包括的像素PXL(或第二像素)可以耦接到第一偶数数据线D1b(或第二数据线)。稍后将参照图2A和图2B描述像素PXL和数据线D1a至Dwb之间的详细耦接关系。
每个像素PXL可以响应于通过扫描线S0至Sn中的至少一条提供的扫描信号和通过发射线E1至En中的一条提供的发射信号发射具有与通过数据线D1a至Dwb中的一条提供的数据信号对应的亮度的光。稍后将参照图3详细描述每个像素PXL的详细配置和操作。
扫描驱动器110可以响应于扫描控制信号SCS生成扫描信号，并可以将扫描信号顺序地提供到扫描线S0至Sn。这里，扫描控制信号SCS可以包括起始信号(或扫描起始信号)、时钟信号(或扫描时钟信号)等，并可以从时序控制器170提供扫描控制信号SCS。例如，扫描驱动器110可以使用时钟信号顺序地生成并输出与起始信号对应的扫描信号。扫描驱动器110可以包括移位寄存器。扫描驱动器110可以形成在显示面板100上，或者可以实现为IC并以带载封装的形式耦接到显示面板100。
发射驱动器120可以响应于传输控制信号ECS生成发射信号，并可以将发射信号提供到发射线E1至En。这里，传输控制信号ECS可以包括传输起始信号、传输时钟信号等。例如，发射驱动器120可以使用传输时钟信号顺序地生成并输出与传输起始信号对应的发射信号。发射驱动器120可以形成在显示面板100上，或者可以实现为IC并以带载封装的形式耦接到显示面板100。
数据驱动器130可以基于从时序控制器170提供的图像数据生成数据信号，并可以通过输出端子输出数据信号。数据驱动器130可以顺序地生成与单个像素列中包括的像素PXL对应的数据信号，并可以通过与单个像素列对应的输出端子(或输出线O1至Ow中的一条)顺序地输出数据信号。数据驱动器130可以以带载封装(TCP)的形式耦接到显示面板100，或者可以形成在显示面板100上。
信号分配器DM可以通过其输入端子(或输出线O1至Ow)接收数据信号，并可以响应于驱动信号Cd将数据信号分配给数据线D1a至Dwb。这里，驱动信号Cd可以从信号分配控制器160提供。
信号分配器DM可以包括第一信号分配电路DM1至第w信号分配电路DMw。第一信号分配电路DM1至第w信号分配电路DMw中的每个可以耦接到一对数据线。例如，第一信号分配电路DM1可以耦接到第一奇数数据线D1a(或第一数据线)和第一偶数数据线D1b(或第二数据线)。在这种情况下，第一信号分配电路DM1可以将从第一输入端子(或第一输出线O1)接收的数据信号交替地传输到第一奇数数据线D1a(或第一数据线)和第一偶数数据线D1b(或第二数据线)。
类似地，第w信号分配电路DMw可以耦接到第w奇数数据线Dwa和第w偶数数据线Dwb，并可以将通过第w输入端子(或从第w输出线Ow)接收的数据信号交替地传输到第w奇数数据线Dwa和第w偶数数据线Dwb。
信号分配器DM可以形成在显示面板100上，但不限于此。稍后将参照图2A描述信号分配器DM的详细配置。
信号传输器TM可以耦接在数据驱动器130的输出端子和信号分配器DM的输入端子之间，并可以将来自数据驱动器130的数据信号传输到信号分配器DM，或者可以响应于阻抗控制信号Cz阻止数据信号的传输。这里，阻抗控制信号Cz可以从数据驱动器130提供，并且可以是例如也用于顺序地生成数据信号的参考时钟信号。
在实施例中，信号传输器TM可以在信号传输间隔(或信号传输时段)期间将数据信号传输到信号分配器DM，并可以在信号阻止间隔(或信号阻止时段)期间阻止数据信号的传输。例如，信号传输器TM可以在信号阻止时段期间增大信号传输器TM和信号分配器DM之间的阻抗，或者可以将信号传输器TM与信号分配器DM电断开(或隔离)。
当信号分配器DM在信号阻止时段期间执行转换(或切换)操作时(例如，当第一信号分配电路DM1将数据信号传输目标从第一数据线D1a转换到第二数据线D1b时)，信号传输器TM和信号分配器DM电断开，因此减轻了由于信号分配器DM的转换操作所引起的数据驱动器130的功耗增加。
信号传输器TM可以包括第一信号传输电路Z1至第w信号传输电路Zw。第一信号传输电路Z1至第w信号传输电路Zw中的每个可以耦接到数据驱动器130的输出端子中的一个和信号分配器DM的输入端子中的一个(或者输出线O1至Ow中的一个)。例如，第一信号传输电路Z1可以耦接到数据驱动器130的第一输出端子，并可以通过第一输出线O1耦接到信号分配器DM的第一输入端子(或第一信号分配电路DM1)。类似地，第w信号传输电路Zw可以耦接到数据驱动器130的第w输出端子，并可以通过第w输出线Ow耦接到信号分配器DM的第w输入端子(或第w信号分配电路DMw)。
信号传输器TM可以形成在显示面板100上，但不限于此。稍后将参照图2A描述信号传输器TM的详细配置。
信号分配控制器160可以经由驱动信号Cd控制信号分配器DM的操作。信号分配控制器160可以接收从时序控制器170供应的分配控制信号MCS，并可以生成与分配控制信号MCS对应的驱动信号Cd。
时序控制器170可以从外部系统(例如，图形处理器)接收输入图像数据和控制信号，可以基于控制信号生成扫描控制信号SCS、传输控制信号ECS、数据控制信号DCS和分配控制信号MCS，并可以通过转换输入图像数据生成图像数据。
同时，可以将第一电源电压VDD、第二电源电压VSS和初始化电压VINT提供到显示面板100。第一电源电压VDD和第二电源电压VSS是适合于像素PXL的操作的电压，其中，第一电源电压VDD的电压电平可以高于第二电源电压VSS的电压电平。初始化电压VINT可以用于使存储在像素PXL中的先前的数据信号初始化。
如以上参照图1A所描述的，显示装置10可以通过信号分配器DM和一对数据线(例如，第一数据线和第二数据线)将数据信号传输到包括在单个像素列中的像素PXL，因此更有效地确保用于将数据信号写入到像素PXL的时间。此外，显示装置10可以在信号阻止时段期间通过信号传输器TM阻止数据驱动器130的输出，或者可以增大数据驱动器130和信号分配器DM之间的阻抗，因此减轻了由于信号分配器DM的转换操作引起的数据驱动器130的功耗增加。
同时，尽管为了便于描述，已经在图1A中单独地示出了扫描驱动器110、发射驱动器120、数据驱动器130、信号分配器DM、信号传输器TM、信号分配控制器160和时序控制器170，但是一些组件可以与其他组件集成。例如，如图1B中所示，信号传输器TM可以被包括在数据驱动器130-1中。
图2A和图2B是示出包括在图1A的显示装置中的像素和数据线之间的耦接关系的示例的电路图。在图2A和图2B中，显示装置10(见图1A)是基于耦接到第k输出线Ok的第k(其中，k为正整数)信号传输电路Zk、第k信号分配电路DMk和第k像素列PRk而示出的，第k输出线Ok用于传输从图1A的数据驱动器130输出的数据信号。
在图2A中，耦接到第k+1输出线Ok+1的第k+1信号传输电路Zk+1、第k+1信号分配电路DMk+1和第k+1像素列PRk+1可以分别与第k信号传输电路Zk、第k信号分配电路DMk和第k像素列PRk基本相同。因此，将省略其重复描述。
参照图1A和图2A，第k像素列PRk可以包括第一像素PXL1和第二像素PXL2。第一像素PXL1和第二像素PXL2可以重复地布置在第k像素列PRk中。
第一像素PXL1可以耦接到第k奇数数据线Dka(在下文中称作“第一数据线”)，并且第二像素PXL2可以耦接到第k偶数数据线Dkb(在下文中称作“第二数据线”)。
第一像素PXL1可以发射第一颜色的光，并且第二像素PXL2可以发射第二颜色的光。例如，第一像素PXL1可以发射红色的光，并且第二像素PXL2可以发射蓝色的光。
第三像素PXL3和第四像素PXL4可以发射第三颜色的光，或者可以发射例如绿色的光。然而，第三像素PXL3和第四像素PXL4不限于此，第三像素PXL3和第四像素PXL4可以发射不同颜色的光。
第k信号分配电路DMk可以耦接到第一数据线Dka和第二数据线Dkb。
第k信号分配电路DMk可以包括第一开关元件SWka和第二开关元件SWkb。第一开关元件SWka和第二开关元件SWkb可以实现为晶体管，并且可以是P型晶体管(例如，PMOS晶体管)。
第一开关元件SWka可以耦接在第k输出线Ok和第一数据线Dka之间，并可以响应于第一驱动信号Cd1而导通或截止。类似地，第二开关元件SWkb可以耦接在第k输出线Ok和第二数据线Dkb之间，并可以响应于第二驱动信号Cd2而导通或截止。这里，第一驱动信号Cd1和第二驱动信号Cd2可以被包括在以上参照图1A描述的驱动信号Cd中。第一开关元件SWka和第二开关元件SWkb可以在不同的时段期间导通，并且这些时段可以彼此不重叠。
第k信号传输电路Zk可以耦接到第k输出线Ok和数据驱动器130的第k输出端子。
第k信号传输电路Zk可以包括第三开关元件SWZk(或阻抗开关元件)。第三开关元件SWZk可以实现为PMOS晶体管，但不限于此。
第三开关元件SWZk可以耦接到第k输出线Ok和数据驱动器130的第k输出端子，并可以响应于阻抗控制信号Cz而导通或截止。
在图2A中，第k+1像素列PRk+1的布置被示出为与第k像素列PRk的布置相同，但是布置不限于此。如图2B中所示，第k+1像素列PRk+1的布置可以与第k像素列PRk的布置两侧对称(bilaterally symmetrical)。例如，第三像素PXL3可以通过第二数据线Dk+1b和第一开关元件SWk+1a耦接到第k+1输出线Ok+1，并且第四像素PXL4可以通过第一数据线Dk+1a和第二开关元件SWk+1b耦接到第k+1输出线Ok+1。即，包括在单个像素行中的像素PXL仅需要被分配并耦接到一对数据线，并且不具体限制像素PXL和数据线之间的耦接的配置。
图3是示出包括在图1A的显示装置中的像素的示例的电路图。
参照图1A和图3，像素PXL可以包括第一晶体管T1至第七晶体管T7、存储电容器Cst和发光二极管LD。
第一晶体管T1至第七晶体管T7可以是P型晶体管(例如，PMOS晶体管)，但是不限于P型晶体管(例如，PMOS晶体管)。例如，第一晶体管T1至第七晶体管T7中的至少一些可以实现为N型晶体管(例如，NMOS晶体管)。
第一晶体管T1(或驱动晶体管)可以包括电耦接到第一节点N1的第一电极、电耦接到第二节点N2的第二电极和电耦接到第三节点N3的栅电极。
第二晶体管T2可以包括耦接到数据线DL的第一电极、耦接到第一节点N1的第二电极和耦接到第一扫描线SL1的栅电极。第二晶体管T2可以响应于通过第一扫描线SL1提供的扫描信号而导通，并且可以将通过数据线DL提供的数据信号传输到第一节点N1。例如，扫描信号可以是具有用于导通对应晶体管的导通电压电平(或逻辑低电平)的脉冲信号。
第三晶体管T3可以包括耦接到第二节点N2的第一电极、耦接到第三节点N3的第二电极和耦接到第一扫描线SL1的栅电极。第三晶体管T3可以响应于扫描信号而导通，并且可以将通过第一晶体管T1从第一节点N1接收的数据信号传输到第三节点N3。
存储电容器Cst可以耦接在第一电源电压线和第三节点N3之间。这里，可以将第一电源电压VDD施加到第一电源电压线。存储电容器Cst可以存储被传输到第三节点N3的数据信号。
第四晶体管T4可以包括耦接到第三节点N3的第一电极、耦接到初始化电压线的第二电极和耦接到前一扫描线SL0的栅电极。这里，前一扫描线SL0可以是布置为与第一扫描线SL1相邻的扫描线。第四晶体管T4可以响应于通过前一扫描线SL0提供的前一扫描信号而导通，并可以使用通过初始化电压线提供的初始化电压VINT使第三节点N3初始化。即，第三节点N3的节点电压(或前一帧中的存储在存储电容器Cst中的信号)可以被初始化为初始化电压VINT。
第五晶体管T5可以包括耦接到第一电源电压线(或第一电源电压VDD所施加到的第一电源电压线)的第一电极、耦接到第一节点N1的第二电极和耦接到发射线EL的栅电极。类似地，第六晶体管T6可以包括耦接到第二节点N2的第一电极、耦接到第四节点N4的第二电极和耦接到发射线EL的栅电极。
第五晶体管T5和第六晶体管T6可以响应于通过发射线EL提供的发射信号而导通，并且可以形成用于第一电源电压线和第四节点N4之间(或第一电源电压线和第二电源电压VSS所施加到的第二电源电压线之间)的驱动电流的移动路径。
发光二极管LD可以包括耦接到第四节点N4的阳极电极和耦接到第二电源电压线的阴极电极。例如，发光二极管LD可以是有机发光二极管或无机发光二极管。发光二极管LD可以发射具有与驱动电流(或驱动电流的量)对应的亮度的光。
第七晶体管T7可以包括耦接到第四节点N4的第一电极、耦接到初始化电压线的第二电极和耦接到前一扫描线SL0的栅电极。第七晶体管T7可以响应于前一扫描信号使第四节点N4(或发光二极管LD的寄生电容器)初始化。
图4是用于说明图1A的显示装置的操作的波形图。
参照图1A至图4，第i(其中，i是正整数)扫描信号GW[i]可以是提供到图2A中示出的第i扫描线Si的扫描信号，并且第i+1扫描信号GW[i+1]可以是提供到图2A中示出的第i+1扫描线Si+1的扫描信号。
第k数据信号DATAk可以是响应于图2A中示出的第k输出线Ok(例如，对应于第k像素列PRk)由图1A中示出的数据驱动器130生成或从图1A中示出的数据驱动器130输出的数据信号。类似地，第k+1数据信号DATAk+1可以是响应于图2A中示出的第k+1输出线Ok+1(例如，对应于第k+1像素列PRk+1)由图1A中示出的数据驱动器130生成或从图1A中示出的数据驱动器130输出的数据信号。
在第一基准时间点TP1，第k数据信号DATAk可以具有与第一灰度值R11对应的电压电平。
第一驱动信号Cd1可以在第一基准时间点TP1之后紧接着或者在第一基准时间点TP1之后不久从逻辑高电平(或截止电压电平)转换为逻辑低电平(或导通电压电平)。在此情况下，图2A中示出的第k信号分配电路DMk的第一开关元件SWka可以导通，并且具有与第一灰度值R11对应的电压电平的第k数据信号DATAk可以被提供到图2A中示出的第一数据线Dka。
此后，在第一子时间点TPS1，第i扫描信号GW[i]可以从逻辑高电平转换为逻辑低电平。在此情况下，图2A中示出的第一像素PXL1的第一晶体管T1和第三晶体管T3(见图3)可以导通，并且具有与第一灰度值R11对应的电压电平的数据信号可以被存储在第一像素PXL1的存储电容器Cst中。
在第二基准时间点TP2，第一驱动信号Cd1可以从逻辑低电平转换为逻辑高电平。这里，第二基准时间点TP2可以是从第一基准时间点TP1流逝一个水平时间(1H)或者跟随第一基准时间点TP1一个水平时间(1H)的时间点。在此情况下，图2A中示出的第k信号分配电路DMk的第一开关元件SWka可以截止。然而，图2A中示出的第一数据线Dka的电压电平可以保持在与第一灰度值R11对应的电压电平。此外，因为第一像素PXL1的第一晶体管T1和第三晶体管T3根据处于逻辑低电平的第i扫描信号GW[i]而保持导通，所以第k数据信号DATAk向第一像素PXL1的写入可以被执行充分的或适当的时间。
在第二基准时间点TP2，第k数据信号DATAk可以改变为与第二灰度值B21对应的电压电平。
第二驱动信号Cd2可以在第二基准时间点TP2之后紧接着或者在第二基准时间点TP2之后不久从逻辑高电平转换为逻辑低电平。在此情况下，图2A中示出的第k信号分配电路DMk的第二开关元件SWkb可以导通，并且具有与第二灰度值B21对应的电压电平的数据信号可以提供到图2A中示出的第二数据线Dkb。
此后，在第二子时间点TPS2，第i+1扫描信号GW[i+1]可以从逻辑高电平转换为逻辑低电平。在此情况下，图2A中示出的第二像素PXL2的第一晶体管T1和第三晶体管T3(见图3)可以导通，并且具有与第二灰度值B21对应的电压电平的数据信号可以存储在第二像素PXL2的存储电容器Cst中。
在第三基准时间点TP3，第二驱动信号Cd2可以从逻辑低电平转换为逻辑高电平。在此情况下，图2A中示出的第k信号分配电路DMk的第二开关元件SWkb可以截止。然而，图2A中示出的第二数据线Dkb的电压电平可以保持在与第二灰度值B21对应的电压电平，并且第二像素PXL2的第一晶体管T1和第三晶体管T3可以根据处于逻辑低电平的第i+1扫描信号GW[i+1]而保持导通。因此，第k数据信号DATAk向第二像素PXL2的写入可以被执行充分的时间。
如以上参照图4所描述的，将第k数据信号DATAk通过第k信号分配电路DMk(或信号分配器DM)以及第一数据线Dka和第二数据线Dkb提供到包括在第k像素列PRk(或像素列)中的第一像素PXL1和第二像素PXL2(或像素PXL)，因此能够在充分的时间(例如，1.5个水平时间)内将第k数据信号DATAk写入到第一像素PXL1和第二像素PXL2。即使一个水平时间(1H)由于显示装置10的高频驱动而缩短，并且即使在显示装置10的面积增大的情况下，显示装置10仍可以在相对充分的时间内准确地写入数据信号，并且可以在不使显示质量劣化的情况下显示期望的图像。
图5是示出在图1A的显示装置中测量的信号的示例的波形图。图6A至图6C是用于根据图5的波形图来说明显示装置的操作的图。在图6A至图6C中，示出了与图2A的像素和数据线对应的像素和数据线。
参照图1A和图4至图6C，阻抗控制信号Cz可以具有逻辑高电平(或截止电压电平)。如图6A中所示，第三开关元件SWZk可以响应于处于逻辑高电平的阻抗控制信号Cz而保持截止。因此，数据驱动器130和第k信号分配电路DMk之间的阻抗可以处于相对高的状态，或者，可替代地，数据驱动器130可以与第k信号分配电路DMk电断开。
第一驱动信号Cd1和第二驱动信号Cd2可以每个具有逻辑高电平。如图6A中所示，第一开关元件SWka可以响应于处于逻辑高电平的第一驱动信号Cd1而截止，并且第二开关元件SWkb可以响应于处于逻辑高电平的第二驱动信号Cd2而截止。
此后，在第一时间点P1，第一驱动信号Cd1从逻辑高电平转换为逻辑低电平(或导通电压电平)，并且如图6B中所示，第一开关元件SWka可以响应于处于逻辑低电平的第一驱动信号Cd1而导通。第二驱动信号Cd2可以保持在逻辑高电平，并且第二开关元件SWkb可以响应于处于逻辑高电平的第二驱动信号Cd2而保持截止。在此情况下，第k信号分配电路DMk的输入端子电耦接到第一数据线Dka，并且在第k信号分配电路DMk的输入端子处的电压V_OUTPUT可由于提前施加到第一数据线Dka的前一数据信号而改变。例如，如图5中所示，在第k信号分配电路DMk的输入端子处的电压V_OUTPUT可以从第一电压电平V1改变为第二电压电平V2。
同时，可能几乎无法测量流过数据驱动器130的输出端子的输出电流I_OUTPUT。其原因在于，数据驱动器130和第k信号分配电路DMk之间的阻抗处于相对高的状态，或者数据驱动器130与第k信号分配电路DMk电断开。
此后，在第二时间点P2，阻抗控制信号Cz可以从逻辑高电平转换为逻辑低电平，并且图6C中示出的第三开关元件SWZk可以导通。因此，数据驱动器130可以电耦接到第k信号分配电路DMk(或者数据驱动器130和第k信号分配电路DMk之间的阻抗可以变得相对低)，并且数据信号可以通过第k信号分配电路DMk的第一开关元件SWka提供到第一数据线Dka。例如，如图5中所示，在第k信号分配电路DMk的输入端子处的电压V_OUTPUT可以在给定的时间量内从第二电压电平V2充分地改变为第三电压电平V3。
根据在第k信号分配电路DMk的输入端子处的电压V_OUTPUT的变化(例如，为了改变在第k信号分配电路DMk的输入端子处的电压V_OUTPUT)，可以发生数据驱动器130和第k信号分配电路DMk之间的电荷的传输，因此，输出电流I_OUTPUT可以根据电荷的传输而暂时改变。例如，输出电流I_OUTPUT可以根据第一电压电平V1和第三电压电平V3之间的电压差在从第一基准电流值I_REF1至第二基准电流值I_REF2的范围内改变。输出电流I_OUTPUT的峰值可以等于第一基准电流值I_REF1。
作为参考，第三电压电平V3和第二电压电平V2之间的电压差可以相对小。如以上参照图2A所描述的，第一数据线Dka可以耦接到第一像素PXL1(例如，发射第一颜色的光的像素)，并且第一像素PXL1可以具有与第一像素PXL1在前一帧中具有的亮度相对类似的亮度，因此，数据信号和前一数据信号之间的电压差可以不大。
此后，在第三时间点P3，第一驱动信号Cd1可以从逻辑低电平转换为逻辑高电平。在第二时间点P2和第三时间点P3之间的时段期间，可以将数据信号通过第k信号分配电路DMk的第一开关元件SWka施加到第一数据线Dka。
此后，在第二基准时间点TP2，阻抗控制信号Cz可以从逻辑低电平转换为逻辑高电平。其中阻抗控制信号Cz具有逻辑高电平的时段可以定义为第三时段PERIOD3，并且可以与以上参照图1A描述的信号阻止时段相同。因此，如图6A中所示，第三开关元件SWZk可以截止，并且数据驱动器130和第k信号分配电路DMk之间的阻抗可以变得相对高，或者，可替代地，数据驱动器130可以与第k信号分配电路DMk电断开。
同时，在第二时间点P2和第二基准时间点TP2之间的在其期间阻抗控制信号Cz具有逻辑低电平的时段可以定义为第一时段PERIOD1，并且可以被包括在以上参照图1A描述的信号传输时段中。
在第四时间点P4，第二驱动信号Cd2可以从逻辑高电平转换为逻辑低电平，并且图6A中示出的第二开关元件SWkb可以响应于处于逻辑低电平的第二驱动信号Cd2而导通。第一驱动信号Cd1可以保持在逻辑高电平，并且第一开关元件SWka可以保持截止。在此情况下，第k信号分配电路DMk的输入端子可以电耦接到第二数据线Dkb，并且在第k信号分配电路DMk的输入端子处的电压V_OUTPUT可由于提前施加到第二数据线Dkb的前一数据信号而改变。例如，如图5中所示，在第k信号分配电路DMk的输入端子处的电压V_OUTPUT可以从第三电压电平V3改变为第四电压电平V4。
同时，可能几乎无法测量流过数据驱动器130的输出端子的输出电流I_OUTPUT。其原因在于，数据驱动器130和第k信号分配电路DMk之间的阻抗处于相对高的状态，或者数据驱动器130与第k信号分配电路DMk电断开。
此后，在第五时间点P5，阻抗控制信号Cz可以从逻辑高电平转换为逻辑低电平，并且图6A中示出的第三开关元件SWZk可以导通。因此，数据驱动器130可以电耦接到第k信号分配电路DMk，数据信号可以通过第k信号分配电路DMk的第二开关元件SWkb提供到第二数据线Dkb，并且如图5中所示，在第k信号分配电路DMk的输入端子处的电压V_OUTPUT可以在给定的时间量内从第四电压电平V4充分地改变为第一电压电平V1。
如上所述，第四电压电平V4和第一电压电平V1之间的电压差可以相对小。如以上参照图2A所描述的，第二数据线Dkb可以耦接到第二像素PXL2(例如，发射第二颜色的光的像素)，并且第二像素PXL2可以具有与第二像素PXL2在前一帧中具有的亮度相对类似的亮度，因此，数据信号和前一数据信号之间的电压差可以不大。
根据在第k信号分配电路DMk的输入端子处的电压V_OUTPUT的变化，输出电流I_OUTPUT可以在从第一基准电流值I_REF1至第二基准电流值I_REF2的范围内暂时改变。
此后，在第六时间点P6，第二驱动信号Cd2可以从逻辑低电平转换为逻辑高电平。在第五时间点P5和第六时间点P6之间的时段(例如，第一写入时段P_CHARGE1)期间，数据信号可以通过第k信号分配电路DMk的第二开关元件SWkb施加到第二数据线Dkb。
在第三基准时间点TP3、第七时间点P7和第八时间点P8的显示装置10的操作可以分别与在第一基准时间点TP1、第一时间点P1和第二时间点P2的显示装置10的操作基本相同。因此，将省略其重复描述。
如以上参照图5至图6C所描述的，在第一时段PERIOD1的一部分期间，将数据信号通过图2A中示出的第三开关元件SWZk和第一开关元件SWka提供到第一数据线Dka，并且在第二时段PERIOD2的一部分期间，可以将数据信号通过图2A中示出的第三开关元件SWZk和第二开关元件SWkb提供到第二数据线Dkb。此外，在第三时段PERIOD3期间，第三开关元件SWZk可以截止，因此，数据驱动器130和第k信号分配电路DMk之间的阻抗可变得相对高，或者，可替代地，数据驱动器130可以与第k信号分配电路DMk电断开。在此状态下，第k信号分配电路DMk的输入端子可以电耦接到第一数据线Dka或第二数据线Dkb，然后可以被改变为具有给定电压电平，所述给定电压电平与数据信号具有相对小的电压差。因此，可以减小用于将第一数据线Dka的电压电平或第二数据线Dkb的电压电平改变为数据信号的电压电平的数据驱动器130的功耗。
图7是示出在图1A的显示装置中测量的信号的比较示例的波形图。因为图7中示出的第一驱动信号Cd1和第二驱动信号Cd2与以上参照图5描述的第一驱动信号Cd1和第二驱动信号Cd2基本相同，所以将省略其重复描述。
阻抗控制信号Cz可以在整个时段期间具有逻辑低电平(或导通电压电平)。因此，图2A的第三开关元件SWZk可以保持导通，并且数据驱动器130和第k信号分配电路DMk可以保持彼此电耦接。
在第一时间点P1，当第一开关元件SWka响应于处于逻辑低电平的第一驱动信号Cd1而导通时，可以将数据信号通过第一开关元件SWka提供到第一数据线Dka。
在第k信号分配电路DMk的输入端子处的电压V_OUTPUT可以从第一电压电平V1改变为第三电压电平V3，第一电压电平V1是前一数据信号的电压电平，第三电压电平V3是当前数据信号的电压电平。
根据在第k信号分配电路DMk的输入端子处的电压V_OUTPUT的变化，可发生数据驱动器130和第k信号分配电路DMk之间的电荷的传输，因此，输出电流I_OUTPUT可根据电荷的传输而暂时改变。例如，输出电流I_OUTPUT可根据第一电压电平V1和第三电压电平V3之间的电压差在从第一基准电流值至第三基准电流值I_REF3的范围内改变。这里，根据第一电压电平V1和第三电压电平V3之间的电压差，第三基准电流值I_REF3可以是第一基准电流值的大约两倍。因此，本实施例的数据驱动器130的功耗可增加到以上参照图5描述的数据驱动器130的功耗的大约两倍。
类似地，在第四时间点P4，当第二开关元件SWkb响应于处于逻辑低电平的第二驱动信号Cd2而导通时，可以将数据信号通过第二开关元件SWkb提供到第二数据线Dkb。
在第k信号分配电路DMk的输入端子处的电压V_OUTPUT可以从第三电压电平V3改变到第一电压电平V1，第三电压电平V3是前一数据信号的电压电平，第一电压电平V1是当前数据信号的电压电平。
根据在第k信号分配电路DMk的输入端子处的电压V_OUTPUT的变化，可发生数据驱动器130和第k信号分配电路DMk之间的电荷的传输，因此，输出电流I_OUTPUT可根据电荷的传输而暂时改变。例如，根据第一电压电平V1和第三电压电平V3之间的电压差，输出电流I_OUTPUT可在第三基准电流值I_REF3的范围内改变。
如以上参照图7所描述的，当第k信号分配电路DMk在其中数据驱动器130的输出端子电耦接到第k信号分配电路DMk的输入端子的状态下执行转换(或切换)操作时，数据驱动器130的功耗可相对增加。
图8A是示出在图1A的显示装置中测量的信号的示例的波形图。图8B是示出在图1A的显示装置中测量的信号的示例的波形图。在图8A和图8B中，示出了与图5对应的波形图。
参照图5和图8A，在图8A的第一时间点P1至第八时间点P8的显示装置10的总体操作可以分别与在图5的第一时间点P1至第八时间点P8的显示装置10的总体操作基本相同。因此，将省略其重复描述。
基于第一基准时间点TP1至第三基准时间点TP3，图8A的第一时间点P1至第八时间点P8可早于图5的第一时间点P1至第八时间点P8出现。
第一驱动信号Cd1从逻辑高电平转换为逻辑低电平的第一时间点P1与第三时段PERIOD3的终点相比可更接近于第三时段PERIOD3的起点。例如，在第三开关元件SWZk截止并且随后数据驱动器130和第k信号分配电路DMk之间的阻抗增加之后紧接着或者在第三开关元件SWZk截止并且随后数据驱动器130和第k信号分配电路DMk之间的阻抗增加之后不久(或者，在数据驱动器130与第k信号分配电路DMk电断开之后紧接着或者在数据驱动器130与第k信号分配电路DMk电断开之后不久)，第一开关元件SWka可以导通。
类似地，第二驱动信号Cd2从逻辑高电平转换为逻辑低电平的第四时间点P4与第三时段PERIOD3的终点相比可更接近于第三时段PERIOD3的起点。例如，在第三开关元件SWZk截止并且随后数据驱动器130和第k信号分配电路DMk之间的阻抗增加之后紧接着或者在第三开关元件SWZk截止并且随后数据驱动器130和第k信号分配电路DMk之间的阻抗增加之后不久(或者，在数据驱动器130与第k信号分配电路DMk电断开之后紧接着或者在数据驱动器130与第k信号分配电路DMk电断开之后不久)，第二开关元件SWkb可以导通。
这里，在第k信号分配电路DMk的输入端子处的电压V_OUTPUT可以由于提前施加到第一数据线Dka或第二数据线Dkb的前一数据信号而在更充分的时间内改变，并且可以进一步减小数据驱动器130的功耗。然而，在其期间将数据信号施加到第二数据线Dkb(或第一数据线Dka)的第二写入时段P_CHARGE2可比以上参照图5描述的第一写入时段P_CHARGE1短。
参照图5和图8B，在图8B的第一时间点P1至第八时间点P8的显示装置10的总体操作可以分别与在图5的第一时间点P1至第八时间点P8的显示装置10的总体操作基本相同。因此，将省略其重复描述。
基于第一基准时间点TP1至第三基准时间点TP3，图8B的第一时间点P1至第八时间点P8可以晚于图5的第一时间点P1至第八时间点P8而出现。
第一驱动信号Cd1从逻辑高电平转换为逻辑低电平的第一时间点P1与第三时段PERIOD3的起点相比可以更接近于第三时段PERIOD3的终点。例如，紧接在第三开关元件SWZk导通之前或者在第三开关元件SWZk导通之前不久，第一开关元件SWka可以导通。
类似地，第二驱动信号Cd2从逻辑高电平转换为逻辑低电平的第四时间点P4与第三时段PERIOD3的起点相比可以更接近于第三时段PERIOD3的终点。例如，紧接在第三开关元件SWZk导通之前或者在第三开关元件SWZk导通之前不久，第二开关元件SWkb可以导通。
在此情况下，由于提前施加到第一数据线Dka或第二数据线Dkb的前一数据信号，可以进一步缩短在第k信号分配电路DMk的输入端子处的电压V_OUTPUT在其期间改变的时间。然而，在其期间将数据信号施加到第二数据线Dkb(或第一数据线Dka)的第三写入时段P_CHARGE3可以变得比以上参照图5描述的第一写入时段P_CHARGE1长。
在实施例中，第二驱动信号Cd2从逻辑高电平转换为逻辑低电平的第四时间点P4可以与第三时段PERIOD3的终点相同。由于来自数据驱动器130的数据信号的传输延迟、阻抗控制信号Cz的传输延迟和第三开关元件SWZk的响应速度，在第k信号分配电路DMk的输入端子处的电压V_OUTPUT首先可由于提前施加到第二数据线Dkb的前一数据信号而改变，其次可由于提供到第二数据线Dkb的数据信号而改变。即使在此情况下，与未配备第k信号传输电路Zk(或第三开关元件SWZk)的显示装置相比，仍可减小显示装置10(或数据驱动器130)的功耗。
如以上参照图8A和图8B所描述的，通过在第三时段PERIOD3期间控制第一开关元件SWka的导通时间点(例如，第一时间点P1)并通过控制第二开关元件SWkb的导通时间点(例如，第四时间点P4)，可以进一步减小数据驱动器130的功耗，或者可以充分地确保在其期间有待将数据信号传输到第一数据线Dka和第二数据线Dkb的时段。
图9是示出根据本公开的实施例的显示装置的框图。
参照图1A和图9，显示装置10_1可以包括显示面板100、扫描驱动器110、发射驱动器120、数据驱动器130、信号分配器(分用器)DM、信号传输器TM、信号分配控制器160和时序控制器170。
因为在图9中示出的扫描驱动器110、发射驱动器120、数据驱动器130、信号分配控制器160和时序控制器170分别与以上参照图1A描述的扫描驱动器110、发射驱动器120、数据驱动器130、信号分配控制器160和时序控制器170基本相同，所以将省略其重复描述。
除了数据线D1至Dw之外，显示面板100可以与以上参照图1A描述的显示面板100基本相同。
显示面板100可以包括像素PXL，并且包括在单个像素列中的像素PXL可以耦接到单条数据线。
数据驱动器130可以基于从时序控制器170提供的图像数据生成数据信号，并可以通过输出端子输出数据信号(或者将数据信号输出到输出线O1至Om，其中，m是正整数)。
数据驱动器130可以交替地生成与包括在两个像素列中的像素PXL对应的数据信号，并可以通过与所述两个像素列对应的输出端子顺序地输出数据信号。例如，数据驱动器130可以生成与包括在第一像素列和第二像素列中的像素PXL对应的数据信号，并可以将数据信号输出到第一输出端子(例如，第一输出线O1)。尽管已经将数据驱动器130描述为生成与图9中的两个像素列对应的数据信号，但是数据驱动器130不限于此。例如，数据驱动器130可以生成与三个像素列或四个像素列对应的数据信号，然后可以通过单个输出端子输出数据信号。
信号分配器DM可以通过输入端子(或输出线O1至Om)接收数据信号，并可以响应于驱动信号Cd将数据信号分配到第一数据线D1至第w数据线Dw。
信号分配器DM可以包括第一信号分配电路DM1至第m信号分配电路DMm。第一信号分配电路DM1至第m信号分配电路DMm中的每个可以耦接到一对数据线。例如，第一信号分配电路DM1可以耦接到第一数据线D1和第二数据线D2。在此情况下，第一信号分配电路DM1可以将通过第一输入端子(或第一输出线O1)接收的数据信号交替地传输到第一数据线D1和第二数据线D2。
类似地，第m信号分配电路DMm可以耦接到第w-1数据线Dw-1和第w数据线Dw，并可以将通过第m输入端子(或第m输出线Om)接收的数据信号交替地传输到第w-1数据线Dw-1和第w数据线Dw。
信号传输器TM可以耦接在数据驱动器130的输出端子和信号分配器DM的输入端子之间，并可以将来自数据驱动器130的数据信号传输到信号分配器DM，或者可以响应于阻抗控制信号Cz阻止数据信号的传输。
在实施例中，信号传输器TM可以在信号传输间隔(或信号传输时段)期间将数据信号传输到信号分配器DM，并可以在信号阻止间隔(或信号阻止时段)期间阻止数据信号的传输。例如，在信号阻止时段期间，信号传输器TM可以增大信号传输器TM和信号分配器DM之间的阻抗，或者可以将信号传输器TM与信号分配器DM电断开(或隔离)。
信号传输器TM可以包括第一信号传输电路Z1至第m信号传输电路Zm。第一信号传输电路Z1至第m信号传输电路Zm中的每个可以耦接到数据驱动器130的输出端子中的一个输出端子，并耦接到信号分配器DM的输入端子中的一个输入端子。例如，第一信号传输电路Z1可以耦接到数据驱动器130的第一输出端子，并可以通过第一输出线O1耦接到信号分配器DM的第一输入端子(或第一信号分配电路DM1)。类似地，第m信号传输电路Zm可以耦接到数据驱动器130的第m输出端子，并可以通过第m输出线Om耦接到信号分配器DM的第m输入端子(或第m信号分配电路DMm)。
图10是示出包括在图9的显示装置中的像素和数据线之间的耦接关系的示例的图。在图10中，基于耦接到第k输出线Ok的第k信号传输电路Zk(其中，k是正整数)、第k信号分配电路DMk、第2k-1像素列PR2k-1和第2k像素列PR2k示出显示装置10_1(见图9)，第k输出线Ok传输从图9的数据驱动器130输出的数据信号。
参照图9和图10，第2k-1像素列PR2k-1可以包括耦接到第2k-1数据线D2k-1(在下文中称作“第一数据线”)的第一像素PXL1和第二像素PXL2。第一像素PXL1和第二像素PXL2可以重复地布置在第2k-1像素列PR2k-1中。这里，第一像素PXL1可以发射第一颜色(例如，红色)的光，并且第二像素PXL2可以发射第二颜色(例如，蓝色)的光。
类似地，第2k像素列PR2k可以包括耦接到第2k数据线D2k(在下文中称作“第二数据线”)的第三像素PXL3和第四像素PXL4。第三像素PXL3和第四像素PXL4可以重复地布置在第2k像素列PR2k中。这里，第三像素PXL3和第四像素PXL4可以发射第三颜色(例如，绿色)的光，但是不限于此。
第k信号分配电路DMk可以耦接到第一数据线D2k-1和第二数据线D2k。
第k信号分配电路DMk可以包括第一开关元件SWka和第二开关元件SWkb。第一开关元件SWka和第二开关元件SWkb可以实现为晶体管，并且可以为P型晶体管(例如，PMOS晶体管)。
第一开关元件SWka可以耦接在第k输出线Ok和第一数据线D2k-1之间，并可以响应于第一驱动信号Cd1而导通或截止。类似地，第二开关元件SWkb可以耦接在第k输出线Ok和第二数据线D2k之间，并可以响应于第二驱动信号Cd2而导通或截止。第一开关元件SWka和第二开关元件SWkb可以在可彼此不重叠的不同时段期间导通。
第k信号传输电路Zk可以耦接到第k输出线Ok和数据驱动器130的第k输出端子。第k信号传输电路Zk可以包括第三开关元件SWZk。第三开关元件SWZk可以实现为晶体管。
第三开关元件SWZk可以耦接到第k输出线Ok和数据驱动器130的第k输出端子，并可以响应于阻抗控制信号Cz而导通或截止。
同时，第一像素PXL1至第四像素PXL4中的每个可以具有像素结构，诸如以上参照图3描述的像素结构，但是每个均不限于此。
图11是用于说明图9的显示装置的操作的波形图。
参照图9至图11，第i(其中，i是正整数)扫描信号GW[i]可以是提供到图10中示出的第i扫描线Si的扫描信号。
第k数据信号DATAk可以是根据图10的第k输出线Ok从图9的数据驱动器130输出的数据信号。
在第一基准时间点TP1，第k数据信号DATAk可以具有与第一灰度值R11对应的电压电平。
第一驱动信号Cd1、第二驱动信号Cd2和阻抗控制信号Cz中的每个可以具有逻辑高电平(或截止电压电平)。因此，图10中示出的第一开关元件SWka、第二开关元件SWkb和第三开关元件SWZk中的每个可以处于截止状态。
此后，在第一基准时间点TP1之后紧接着或者在第一基准时间点TP1之后不久(或者，紧接在第一时间点P1之前或者在第一时间点P1之前不久)，第一驱动信号Cd1可以从逻辑高电平转换为逻辑低电平(或转换为导通电压电平)。在此情况下，图10的第一开关元件SWka可以导通。第k信号分配电路DMk的输入端子可以电耦接到第一数据线D2k-1，并且在第k信号分配电路DMk的输入端子处的电压V_OUTPUT可以由于提前施加到第一数据线D2k-1的前一数据信号而改变。
同时，因为第三开关元件SWZk处于截止状态，所以数据驱动器130和第k信号分配电路DMk之间的阻抗可以相对高，或者，可替代地，数据驱动器130可以与第k信号分配电路DMk电断开。因此，输出电流几乎无法流过数据驱动器130的输出端子。
此后，在第一时间点P1，阻抗控制信号Cz从逻辑高电平转换为逻辑低电平，并且图10的第三开关元件SWZk可以导通。因此，数据驱动器130可以电耦接到第k信号分配电路DMk(或者，数据驱动器130和第k信号分配电路DMk之间的阻抗变得相对低)，数据信号可以通过第k信号分配电路DMk的第一开关元件SWka提供到第一数据线D2k-1，并且在第k信号分配电路DMk的输入端子处的电压V_OUTPUT可以在给定的时间量内充分地改变为具有与第一灰度值R11对应的电压电平。
此后，紧接在第二时间点P2之前或者在第二时间点P2之前不久，第一驱动信号Cd1可以从逻辑低电平转换为逻辑高电平。
在第二时间点P2，阻抗控制信号Cz可以从逻辑低电平转换为逻辑高电平。因此，图10的第三开关元件SWZk可以截止，并且数据驱动器130和第k信号分配电路DMk之间的阻抗可以变得相对高，或者，可替代地，数据驱动器130可以与第k信号分配电路DMk电断开。
在第二时间点P2之后紧接着或者在第二时间点P2之后不久(或者，在第三时间点P3之前)，第二驱动信号Cd2可以从逻辑高电平转换为逻辑低电平。在此情况下，图10的第二开关元件SWkb可以导通。第k信号分配电路DMk的输入端子可以电耦接到第二数据线D2k，并且在第k信号分配电路DMk的输入端子处的电压V_OUTPUT可以由于提前施加到第二数据线D2k的前一数据信号而改变。
此后，在第三时间点P3，阻抗控制信号Cz可以从逻辑高电平转换为逻辑低电平，并且图10的第三开关元件SWZk可以导通。因此，数据驱动器130可以电耦接到第k信号分配电路DMk，数据信号可以通过第k信号分配电路DMk的第二开关元件SWkb提供到第二数据线D2k，并且在第k信号分配电路DMk的输入端子处的电压V_OUTPUT可以在给定的时间量内充分地改变为具有与第二灰度值G11对应的电压电平。
在第三时间点P3之后，第i扫描信号GW[i]可以逻辑高电平转换为逻辑低电平，因此，具有与第一灰度值R11对应的电压电平的数据信号和具有与第二灰度值G11对应的电压电平的数据信号可以分别写入到图10的第一像素PXL1和第三像素PXL3。
在第二基准时间点TP2的显示装置10_1的操作可以与在第一基准时间点TP1的显示装置10_1的操作基本相同。第二基准时间点TP2可以是从第一基准时间点TP1流逝一个水平时间(1H)的时间点，并且可以使用所述一个水平时间(1H)作为时段来操作显示装置10_1。
如以上参照图9至图11所描述的，尽管未将第k数据信号DATAk施加到第一数据线D2k-1和第二数据线D2k，但是第三开关元件SWZk可以截止，因此，数据驱动器130和第k信号分配电路DMk之间的阻抗可以变得相对高，或者，可替代地，数据驱动器130可以与第k信号分配电路DMk电断开。尽管第三开关元件SWZk截止，但是第k信号分配电路DMk的输入端子可以电耦接到第一数据线D2k-1或第二数据线D2k，然后可以被改变为具有给定电压电平，所述给定电压电平与数据信号具有相对小的电压差。因此，可以减小将第一数据线D2k-1的电压电平或第二数据线D2k的电压电平改变到数据信号的电压电平的数据驱动器130的功耗。
同时，以上参照图8A和图8B描述的第一驱动信号Cd1、第二驱动信号Cd2和阻抗控制信号Cz之间的关系可以应用于图9的显示装置10_1。
图12是示出根据本公开的实施例的驱动显示装置的方法的流程图。
参照图1A、图9和图12，图12的方法可以由图1A的显示装置10或图9的显示装置10_1执行。在下文中，将在图12的方法由图1A的显示装置10执行的假设下进行描述。
在图12的方法中，在步骤S1210，可以由数据驱动器130顺序地生成用于显示面板100中的第一像素PXL1和第二像素PXL2(见图2A)的数据信号。
在图12的方法中，在步骤S1220，可以通过第k信号分配电路DMk(见图2A)将数据信号之中的第一数据信号提供到耦接到第一像素PXL1的第一数据线Dka。
例如，在以上参照图5描述的第一时段PERIOD1期间，图12的方法可以将第一数据信号提供到第一数据线Dka。
此后，在图12的方法中，在步骤S1230，可以阻止数据驱动器130向第k信号分配电路DMk的输出。
如以上参照图2A所描述的，图12的方法可以通过耦接在数据驱动器130和第k信号分配电路DMk之间的第k信号传输电路Zk来增大数据驱动器130和第k信号分配电路DMk之间的阻抗，或者可以将数据驱动器130与第k信号分配电路DMk电断开。
例如，在以上参照图5描述的第三时段PERIOD3(例如，第二基准时间点TP2和第五时间点P5之间的第三时段PERIOD3)期间，图12的方法可以阻止数据驱动器130向第k信号分配电路DMk的输出。
此后，在图12的方法中，在步骤S1240，可以通过第k信号分配电路DMk(见图2A)将数据信号之中的第二数据信号提供到耦接到第二像素PXL2的第二数据线Dkb。
例如，在以上参照图5描述的第二时段PERIOD2期间，图12的方法可以将第二数据信号提供到第二数据线Dkb。
如以上参照图12所描述的，驱动显示装置的方法可以在其中数据驱动器130和第k信号分配电路DMk之间的阻抗增大或者其中数据驱动器130与第k信号分配电路DMk电断开的状态下将第k信号分配电路DMk的输入端子电耦接到第一数据线Dka或第二数据线Dkb，因此减小了将第一数据线Dka的电压电平或第二数据线Dkb的电压电平改变到数据信号的电压电平的数据驱动器130的功耗。
文中已经公开了示例实施例，尽管采用了特定术语，但特定术语仅以一般性的和描述性的含义来使用和解释，而不是出于限制的目的。在一些情形下，如本领域普通技术人员将清楚的，自提交本申请起，除非另外明确指出，否则结合具体实施例描述的特征、特性和/或元件可以单独使用或者与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如其中将包括权利要求的功能性等同物的以下权利要求中阐述的本公开的精神和范围的情况下，可以进行形式和细节方面的各种变化。

Claims (10)

1.一种显示装置，其中，所述显示装置包括：
显示面板，所述显示面板包括具有第一像素和第二像素的像素列、耦接到所述第一像素的第一数据线和耦接到所述第二像素的第二数据线；
数据驱动器，所述数据驱动器配置为将用于所述像素列的数据信号输出到输出线；
信号分配电路，所述信号分配电路配置为通过所述输出线接收所述数据信号，并且将所述数据信号交替地传输到所述第一数据线和传输到所述第二数据线；以及
信号传输电路，所述信号传输电路耦接在所述数据驱动器和所述输出线之间，并且配置为在第一时段和第二时段期间将所述数据信号传输到所述输出线，并且在介于所述第一时段和所述第二时段之间的第三时段期间阻止所述数据信号的传输。
2.根据权利要求1所述的显示装置，其中，所述信号分配电路在所述第三时段期间将所述输出线耦接到所述第一数据线和所述第二数据线中的一条数据线，
其中，所述第一数据线和所述第二数据线中的剩余一条数据线在所述第三时段期间与所述输出线断开，并且
其中，所述信号分配电路配置为在所述第一时段期间将所述数据信号传输到所述第一数据线，并且在所述第二时段期间将所述数据信号传输到所述第二数据线。
3.根据权利要求1所述的显示装置，其中，所述信号分配电路包括耦接在所述输出线和所述第一数据线之间的第一开关元件以及耦接在所述输出线和所述第二数据线之间的第二开关元件，
其中，所述第一开关元件和所述第二开关元件中的一个开关元件在所述第三时段期间导通，
其中，所述第一开关元件和所述第二开关元件中的剩余一个开关元件在所述第三时段期间保持截止，
其中，所述第一开关元件和所述第二开关元件中的所述剩余一个开关元件在所述第一时段期间截止，
其中，所述第一时段是在所述第三时段之前的时段，并且
其中，在所述第一开关元件和所述第二开关元件中的所述剩余一个开关元件已经截止之后，所述第一开关元件和所述第二开关元件中的所述一个开关元件导通。
4.根据权利要求3所述的显示装置，其中，所述信号传输电路包括耦接在所述数据驱动器和所述输出线之间的第三开关元件，并且
其中，响应于从所述数据驱动器提供的阻抗控制信号，所述第三开关元件在所述第三时段的起点处截止，并且在所述第三时段的终点处导通。
5.根据权利要求4所述的显示装置，其中，所述第一开关元件和所述第二开关元件中的所述一个开关元件导通的时间点与所述第三时段的所述终点相比更接近于所述第三时段的所述起点，或者与所述第三时段的所述起点相比更接近于所述第三时段的所述终点。
6.根据权利要求1所述的显示装置，其中，所述第二像素与所述第一像素相邻，
其中，所述第一像素配置为发射第一颜色的光，
其中，所述第二像素配置为发射与所述第一颜色不同的第二颜色的光，并且
其中，所述第一像素和所述第二像素交替地且重复地布置在所述像素列中。
7.一种驱动显示装置的方法，其中，所述方法包括：
通过数据驱动器生成用于显示面板中的第一像素和第二像素的数据信号；
通过信号分配电路将所述数据信号提供到耦接到所述第一像素的第一数据线；
阻止所述数据驱动器向所述信号分配电路的输出；以及
通过所述信号分配电路将所述数据信号提供到耦接到所述第二像素的第二数据线。
8.根据权利要求7所述的方法，其中，所述第一像素和所述第二像素在单个像素列中，
其中，所述第二像素与所述第一像素相邻，
其中，所述第一像素发射第一颜色的光，并且
其中，所述第二像素发射与所述第一颜色不同的第二颜色的光。
9.根据权利要求8所述的方法，其中，阻止所述数据驱动器向所述信号分配电路的所述输出包括：通过耦接在所述数据驱动器和所述信号分配电路之间的信号传输电路以增大所述数据驱动器和所述信号分配电路之间的阻抗。
10.根据权利要求7所述的方法，其中，所述第一像素和所述第二像素在单个像素行中。
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