CN112581902A - 像素驱动电路、像素单元及驱动方法、阵列基板、显示装置 - Google Patents

Abstract

本申请提供一种像素驱动电路、像素单元及驱动方法、阵列基板、显示装置，涉及显示技术领域，用于改善LED阈值电压漂移导致亮度不均的现象。像素驱动电路，包括：数据写入子电路，用于在第一扫描信号端的控制下，将第一数据电压端在不同时刻输入的信号分别传输至第一节点；输入与读取子电路，用于在第一信号端的控制下，将信号传输端的信号传输至第二节点，或者将第二节点的电信号读取至信号传输端；驱动子电路，用于在第一节点的信号、第二节点的信号以及第一电压端的信号的控制下，输出驱动信号；输出控制子电路，用于在使能信号端的控制下，将第一电压端的信号传输至驱动子电路，以及将驱动子电路输出的驱动信号传输至待驱动元件。

Description

像素驱动电路、像素单元及驱动方法、阵列基板、显示装置

本申请要求于2019年09月12日提交国家知识产权局、申请号为PCT/CN2019/105759的PCT的优先权，其全部内容通过引用结合在本申请中。

技术领域

本申请涉及显示技术领域，尤其涉及像素驱动电路、像素单元及驱动方法、阵列基板、显示装置。

背景技术

随着显示技术的急速进步，作为显示装置核心的半导体元件技术也随之得到了飞跃性的进步。对于现有的显示装置而言，发光二极管(light emitting diode，LED)，例如，uLED(微发光二极管)在一个芯片上高密度地集成微小尺寸的LED阵列，以实现LED的薄膜化、微小化和矩阵化。然而，显示面板中不同位置的用于驱动LED发光的晶体管，其阈值电压会出现漂移，从而导致显示面板出现亮度不均的现象。

发明内容

本申请的实施例提供一种像素驱动电路、像素单元及驱动方法、阵列基板、显示装置，用于改善阈值电压出现漂移，从而导致显示面板出现亮度不均的现象。

为达到上述目的，本申请的实施例采用如下技术方案：

本申请实施例的第一方面提供一种像素驱动电路，包括数据写入子电路、输入与读取子电路、驱动子电路、输出控制子电路。数据写入子电路，分别耦接于第一节点、第一扫描信号端以及第一数据电压端。数据写入子电路用于在第一扫描信号端的控制下，将第一数据电压端在不同时刻输入的数据信号分别传输至第一节点。输入与读取子电路，分别耦接于第二节点、第一信号端以及信号传输端。输入与读取子电路用于在像素驱动电路处于写入阶段时，在第一信号端的控制下，将信号传输端的信号传输至第二节点。输入与读取子电路还用于在像素驱动电路处于阈值电压读取阶段，将第二节点的电信号读取至信号传输端。驱动子电路，与第一节点、第二节点以及第一电压端相耦接。驱动子电路用于在第一节点的信号、第二节点的信号以及第一电压端的信号的控制下，输出驱动信号。输出控制子电路，分别与驱动子电路、待驱动元件、使能信号端相耦接。输出控制子电路用于在使能信号端的控制下，将第一电压端的信号传输至驱动子电路，以及将驱动子电路输出的驱动信号传输至待驱动元件。本申请提供的像素驱动电路可改善阈值电压出现漂移，从而导致显示面板出现亮度不均的现象。

可选的，像素驱动电路还包括时间控制子电路。时间控制子电路，分别与第二扫描信号端、第三电压端、第二数据电压端、输出控制子电路以及待驱动元件相耦接。时间控制子电路用于在第二扫描信号端的控制下，对第二数据电压端的信号进行存储，并根据第二数据电压端的信号控制输出控制子电路与待驱动元件工作的时间。本申请实施例提供的像素驱动电路，通过电流和时间共同控制像素的灰阶，可实现高亮度、高对比度。

可选的，时间控制子电路包括第五晶体管、第六晶体管和第二存储电容。第五晶体管的栅极耦接于第二扫描信号端，第五晶体管的第一极耦接于第二数据电压端，第五晶体管的第二极耦接于第二存储电容的第一端和第六晶体管的栅极。第六晶体管的第一极耦接于输出控制子电路，第六晶体管的第二极耦接于待驱动元件。第二存储电容的第二端耦接于第三电压端。

可选的，输出控制子电路包括第三晶体管。第三晶体管的栅极耦接于使能信号端，第三晶体管的第一极耦接于驱动子电路，第三晶体管的第二极耦接于待驱动元件。

可选的，输出控制子电路还包括第四晶体管。第四晶体管的栅极耦接于使能信号端，第四晶体管的第一极耦接于第一电压端，第四晶体管的第二极耦接于驱动子电路。

可选的，数据写入子电路包括第一晶体管。第一晶体管的栅极耦接于第一扫描信号端，第一晶体管的第一极耦接于第一数据电压端，第一晶体管的第二极耦接于第一节点。

可选的，输入与读取子电路包括第二晶体管。第二晶体管的栅极耦接于第一信号端，第二晶体管的第一极耦接于信号传输端，第二晶体管的第二极耦接于第二节点。

可选的，驱动子电路包括第一存储电容和驱动晶体管。第一存储电容的第一端耦接于第一节点，第一存储电容的第二端耦接于第二节点。驱动晶体管的栅极耦接于第一节点，驱动晶体管的第一极耦接于第一电压端，驱动晶体管的第二极耦接于第二节点和输出控制子电路。

可选的，待驱动元件为发光二极管。从而可以通过控制流过发光二极管的驱动电流的大小以及有效流通时长，达到控制发光二极管发光亮度的目的。

本申请实施例的第二方面，提供一种像素单元，包括待驱动元件以及第一方面实施例提供的像素驱动电路。待驱动元件，分别与第二电压端和像素驱动电路的输出控制子电路相耦接。待驱动元件用于在像素驱动电路通过第一电压端和第二电压端之间形成信号通路输出驱动信号时，在驱动信号的驱动下进行发光。本申请实施例提供的像素单元包括第一方面实施例提供的像素驱动电路，其有益效果与上述像素驱动电路的有益效果相同，此处不再赘述。

本申请实施例的第三方面提供一种阵列基板，包括多条读取信号线、多个传输电路以及多个呈矩阵形式排列的第二方面实施例提供的像素单元。每一列像素单元的信号传输端与一条读取信号线相耦接。传输电路用于在像素单元中像素驱动电路处于写入阶段时，通过读取信号线向信号传输端输入初始化信号。传输电路还用于在像素驱动电路处于阈值电压读取阶段，通过读取信号线读取信号传输端的信号。本申请实施例提供的阵列基板包括第一方面实施例提供的像素驱动电路，其有益效果与上述像素驱动电路的有益效果相同，此处不再赘述。

可选的，传输电路包括第七晶体管，第七晶体管的栅极耦接于第二信号端，第七晶体管的第一极耦接于读取信号线，第七晶体管的第二极用于在像素驱动电路处于写入阶段时接收初始化信号。传输电路还用于在像素驱动电路处于阈值电压读取阶段，输出读取信号线的信号。或者，传输电路包括第八晶体管和第九晶体管。第八晶体管的栅极耦接于第三信号端，第八晶体管的第一极耦接于读取信号线，第八晶体管的第二极用于在像素驱动电路处于写入阶段时，接收初始化信号。第九晶体管的栅极耦接于第四信号端，第九晶体管的第一极耦接于读取信号线，第九晶体管的第二极用于在像素驱动电路处于阈值电压读取阶段，输出读取信号线的信号。

本申请实施例的第四方面提供一种显示装置，包括与信号传输端连接的集成电路以及第三方面实施例提供的阵列基板。集成电路与阵列基板上的读取信号线相耦接。阵列基板还包括多条数据线。每一条数据线与集成电路，以及阵列基板上同一列像素单元中的数据写入子电路相耦接。集成电路用于在像素驱动电路处于阈值电压读取阶段，接收读取信号线的信号，获取像素单元中的驱动子电路的阈值电压，并生成补偿后的数据信号，通过数据线传输至数据写入子电路。本申请实施例提供的显示装置包括第一方面实施例提供的像素驱动电路，其有益效果与上述像素驱动电路的有益效果相同，此处不再赘述。

可选的，显示装置包括多个亚像素，每个亚像素对应设置一个像素驱动电路。阵列基板还包括：多条数据线、多条读取信号线、多条第一扫描信号线、多条使能信号线以及多条第二扫描信号线。同一行亚像素对应的各像素驱动电路与同一条第一扫描信号线、使能信号线以及第二扫描信号线耦接。同一列亚像素对应的各像素驱动电路与同一条数据线以及读取信号线耦接。这样一来，可以有序的在显示面板中对亚像素和信号线进行的位置进行设置。

本申请实施例的第五方面提供一种像素单元的驱动方法，像素单元包括像素驱动电路和待驱动元件。像素驱动电路包括数据写入子电路、输入与读取子电路、驱动子电路、输出控制子电路、第二数据电压端。数据写入子电路，分别耦接于第一节点、第一扫描信号端以及第一数据电压端。输入与读取子电路，分别耦接于第二节点、第一信号端以及信号传输端。驱动子电路，与第一节点、第二节点以及第一电压端相耦接。输出控制子电路，分别与驱动子电路、待驱动元件、使能信号端相耦接。时间控制子电路，分别与第二扫描信号端、第三电压端、第二数据电压端、输出控制子电路以及待驱动元件相耦接。待驱动元件，耦接于像素驱动电路的输出控制子电路和第二电压端。像素单元的显示阶段包括写入阶段、时间控制阶段、发光阶段。在像素单元的显示阶段驱动方法包括：写入阶段：数据写入子电路在第一扫描信号端的控制下，将第一数据电压端输入的显示数据信号传输至第一节点。输入与读取子电路在第一信号端的控制下，将信号传输端的信号传输至第二节点，以对第二节点进行初始化。时间控制阶段：时间控制子电路在第二扫描信号端的控制下，对第二数据电压端的信号进行存储。发光阶段：输出控制子电路在使能信号端的控制下，将第一电压端的信号传输至驱动子电路。驱动子电路在第一节点的信号、第二节点的信号以及第一电压端的信号的控制下，输出驱动信号。时间控制子电路根据第二数据电压端的信号，控制输出控制子电路与待驱动元件工作的时间，以控制第一电压端和第二电压端之间形成信号通路的时间。待驱动元件接收信号通路中传输的驱动信号，并在驱动信号的驱动下进行发光。

可选的，使能信号端的信号为第一脉冲信号，第一脉冲信号包括多个连续的，且周期不同的脉冲。第二数据电压端的信号为第二脉冲信号。时间控制子电路根据第二数据电压端的信号，控制输出控制子电路与待驱动元件工作的时间，包括：时间控制子电路根据第二脉冲信号的占空比，从第一脉冲信号中选取至少一部分脉冲作为开启所述输出控制子电路的有效信号，以控制第一电压端和第二电压端之间形成的信号通路的时间。

可选的，在像素单元的显示阶段以外的非显示阶段，驱动方法还包括：数据写入子电路在第一扫描信号端的控制下，将第一数据电压端输入的数据信号传输至第一节点。非显示阶段包括初始化阶段、阈值电压写入阶段以及阈值电压读取阶段。驱动方法还包括：在初始化阶段：信号传输端接收初始化信号。输入与读取子电路在第一信号端的控制下，将初始化信号传输至第二节点，以对第二节点进行初始化。在阈值电压写入阶段：信号传输端停止接收初始化信号。第一电压端通过驱动子电路向第二节点进行充电，以将显示数据信号和驱动子电路的阈值电压写入至第二节点。在阈值电压读取阶段：信号传输端接收第二节点的电压，以获取阈值电压，并生成补偿后的显示数据信号。数据写入子电路在第一扫描信号端的控制下，将数据电压端输入的补偿后的显示数据信号传输至第一节点。本申请实施例提供的驱动方法，采用外部补偿方式，在非显示阶段对驱动晶体管进行阈值电压补偿，可提高显示装置在相同条件下的最大发光亮度及灰阶数，提高对比度。

本申请实施例的第五方面还提供另一种像素单元的驱动方法，像素单元包括像素驱动电路和待驱动元件，像素驱动电路包括数据写入子电路、输入与读取子电路、驱动子电路、输出控制子电路，数据写入子电路，分别耦接于第一节点、第一扫描信号端以及第一数据电压端，输入与读取子电路，分别耦接于第二节点、第一信号端以及信号传输端，驱动子电路，与第一节点、第二节点以及第一电压端相耦接，输出控制子电路，分别与驱动子电路、待驱动元件、使能信号端相耦接，待驱动元件，耦接于像素驱动电路的输出控制子电路和第二电压端。驱动方法包括：初始化阶段：数据写入子电路在第一扫描信号端的控制下，将第一数据电压端输入的第一初始化数据信号传输至第一节点。输入与读取子电路在第一信号端的控制下，将信号传输端输入的第二初始化数据信号传输至第二节点。阈值电压读取阶段：数据写入子电路在第一扫描信号端的控制下，将第一数据电压端输入的第一数据信号传输至第一节点。输入与读取子电路在第一信号端的控制下，将第二节点的电信号传输至信号传输端。阈值电压补偿阶段：数据写入子电路在第一扫描信号端的控制下，将第一数据电压端输入的第二显示数据信号传输至第一节点，并将第二数据信号存储至驱动子电路。其中，第二显示数据信号为对第一数据信号进行补偿后得到的信号。信号传输端接收第二电压端的信号，输入与读取子电路在第一信号端的控制下，将信号传输端输入的电位信号传输至第二节点。发光阶段：输出控制子电路在使能信号端的控制下，在第一电压端和第二电压端之间形成信号通路，并将第一电压端的信号传输至驱动子电路。驱动子电路在第一节点的信号、第二节点的信号以及第一电压端的信号的控制下，输出驱动信号。待驱动元件接收信号通路中传输的驱动信号，并在驱动信号的驱动下进行发光。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的一种显示装置的结构示意图；

图2为本申请实施例提供的一种像素单元的结构示意图；

图3为本申请实施例提供的一种像素单元的具体结构示意图；

图4为本申请实施例提供的另一种像素单元的结构示意图；

图5为本申请实施例提供的一种阵列基板的电路结构示意图；

图6为用于驱动图4所示的像素单元电路的时序图；

图7为图4所示的像素单元电路的驱动过程示意图；

图8为图4所示的像素单元电路的驱动过程示意图；

图9为本申请实施例提供的一种驱动晶体管的性能示意图；

图10为本申请另一实施例提供的一种像素驱动电路的结构示意图；

图11为本申请另一实施例提供的一种像素单元的结构示意图；

图12为本申请用于驱动图11所示的像素单元电路的时序图；

图13为本申请图11所示的像素单元电路的驱动过程示意图；

图14为本申请图11所示的像素单元电路的驱动过程示意图；

图15为本申请图11所示的像素单元电路的驱动过程示意图；

图16为本申请实施例提供的一种传输电路的结构示意图；

图17为本申请实施例提供的另一种传输电路的结构示意图；

图18为本申请另一实施例提供的传输电路的结构示意图；

图19为本申请用于驱动图16所示的像素单元电路的时序图；

图20为本申请图16所示的像素单元电路的驱动过程示意图；

图21为本申请实施例提供的集成电路与阵列基板的连接示意图。

附图标记：

100-集成电路；200-阵列基板；210-像素单元；RL-读取信号线；DL-数据信号线；01-像素驱动电路；10-数据写入子电路；20-输入与读取子电路；30-驱动子电路；40-输出控制子电路；50-待驱动元件；N1-第一节点；GateA-第一扫描信号端；Data_I-第一数据电压端；N2-第二节点；S1-第一信号端；P-信号传输端；V1-第一电压端；EM-使能信号端；V2-第二电压端；GL1-第一扫描信号线；EML-使能信号线；GL2-第二扫描信号线；60-时间控制子电路；Data_T-第二数据电压端；GateB-第二扫描信号端；V3-第三电压端；70-传输电路；S2-第二信号端；S3-第三信号端；S4-第四信号端。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

以下，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。

在本申请中，除非另有明确的规定和限定，术语“耦接”应做广义理解，例如，“耦接”可以是直接电性连接，也可以通过中间媒介间接电性连接。

本申请的一些实施例提供一种的显示装置。该显示装置包括例如电视、手机、平板电脑、个人数字助理(personal digital assistant，PDA)、车载电脑等。本申请实施例对上述显示装置的具体形式不做特殊限制。

本申请提供的显示装置如图1所示，包括集成电路100(integrated circuit，IC)和阵列基板200。上述集成电路100可以为显示驱动芯片(display driver IC，DDIC)。阵列基板200上包括多条读取信号线RL和多条数据线DL，每条数据线DL和每条读取信号线RL分别与集成电路IC相耦接。

如图1，阵列基板200还包括多个呈矩阵形式排列的像素单元210。每一个像素单元210与一条读取信号线RL和一条数据线DL相耦接。集成电路100可通过读取信号线RL接收像素单元210输出的与阈值电压有关的数据信号，或者通过数据线DL向像素单元210输入数据信号，以实现对每个像素单元的控制。

像素单元210包括如图2所示的像素驱动电路01和与该像素驱动电路01耦接的待驱动元件50。其中，该待驱动元件50为电流型驱动器件，进一步地，可以为电流型发光二极管，例如，微型发光二极管(Micro Light Emitting Diode，Micro LED)、迷你发光二极管(Mini Light Emitting Diode，Mini LED)、或者有机电致发光二极管(Organic LightEmitting Diode，OLED)。在这种情况下，文中所述的工作的时间可以被理解为发光器件的发光时长；待驱动元件50的第一极和第二极分别为发光二极管的阳极和阴极。

以下对本申请一些实施例提供的像素驱动电路的结构进行详细说明。

如图2所示，像素驱动电路01包括数据写入子电路10、输入与读取子电路20、驱动子电路30、输出控制子电路40。

具体的，数据写入子电路10，分别耦接于第一节点N1、第一扫描信号端GateA以及第一数据电压端Data_I，数据写入子电路10用于在第一扫描信号端GateA的控制下，将第一数据电压端Data_I在不同时刻输入的数据信号分别传输至第一节点N1。

输入与读取子电路20，分别耦接于第二节点N2、第一信号端S1以及信号传输端P。输入与读取子电路20用于在像素驱动电路处于写入阶段时，在第一信号端S1的控制下，将信号传输端P的信号传输至第二节点N2。或者，输入与读取子电路20还用于在像素驱动电路处于阈值电压读取阶段，在第一信号端S1的控制下，将第二节点N2的电信号传输至信号传输端P。

需要说明的是，上述写入阶段是将第一数据电压端Data_I提供的数据信号写入至第二节点N2的阶段。此外，阈值电压读取阶段，是在第二节点N2的电信号包含有驱动子电路30中驱动晶体管阈值电压Vth时，将该第二节点N2的电信号进行读取，并传输至驱动IC，例如DDIC，从而将阈值电压Vth通过外部补偿的方式补偿至第一数据电压端Data_I的阶段。

第一信号端S1和第一扫描信号端GateA接收的信号可以相同也可以不同。当第一信号端S1和第一扫描信号端GateA接收的信号的有效电平时间段和无效电平时间段相同时，第一信号端S1和第一扫描信号端GateA可以连接同一信号输入端。即，第一信号端S1和第一扫描信号端GateA接收的信号是同步的。

此外，如图2所示，驱动子电路30与第一节点N1、第二节点N2以及第一电压端V1相耦接。驱动子电路30用于在第一节点N1的信号、第二节点N2的信号以及第一电压端V1的信号的控制下，输出驱动信号。由上述可知，该驱动信号可以为电流驱动信号，以驱动图1所示的待驱动元件50中的发光器件，例如uLED进行发光。

输出控制子电路40分别与驱动子电路30、待驱动元件50、使能信号端EM相耦接。输出控制子电路40用于在使能信号端EM的控制下，将第一电压端V1的信号传输至驱动子电路30，以及将驱动子电路30输出的驱动信号传输至待驱动元件50，待驱动元件50中的发光器件在像素驱动电路的驱动下进行发光。

由上述可知，待驱动元件50由驱动子电路30生成的驱动电流来驱动，并且在产生驱动电流之前，通过输入与读取子电路20获取驱动子电路30的阈值电压，对驱动子电路30产生的阈值电压进行补偿，使得流过发光器件的上述驱动电流与该驱动子电路30中驱动晶体管的阈值电压Vth无关，从而可以改善像素驱动电路因阈值电压漂移量不同，造成的显示亮度差异。

以下对图2所示的像素驱动电路中的各个子电路的具体结构进行详细的举例说明。

在一些实施例中，如图3所示，数据写入子电路10包括第一晶体管T1。

第一晶体管T1的栅极耦接于第一扫描信号端GateA，第一晶体管T1的第一极耦接于第一数据电压端Data_I，第一晶体管T1的第二极耦接于第一节点N1。

需要说明的是，数据写入子电路10还可以包括与第一晶体管T1并联的多个开关晶体管。上述仅仅是对数据写入子电路10的举例说明，其它与该数据写入子电路10功能相同的结构在此不再一一赘述，但都应当属于本申请的保护范围。

在一些实施例中，如图3所示，输入与读取子电路20包括第二晶体管T2。

第二晶体管T2的栅极耦接于第一信号端S1，第二晶体管T2的第一极耦接于信号传输端P，第二晶体管T2的第二极耦接于第二节点N2。

需要说明的是，输入与读取子电路20还可以包括与第二晶体管T2并联的多个开关晶体管。上述仅仅是对输入与读取子电路20的举例说明，其它与该输入与读取子电路20功能相同的结构在此不再一一赘述，但都应当属于本申请的保护范围。

在一些实施例中，如图3所示，驱动子电路30包括第一存储电容C1和驱动晶体管Td。

第一存储电容C1的第一端耦接于第一节点N1，第一存储电容C1的第二端耦接于第二节点N2。

驱动晶体管Td的栅极耦接于第一节点N1，驱动晶体管Td的第一极耦接于第一电压端V1，驱动晶体管Td的第二极耦接于第二节点N2和输出控制子电路40。

其中，驱动晶体管Td是指向待驱动元件50中的发光器件提供驱动电流的晶体管，该驱动晶体管Td具有一定的带载能力。在本申请的实施例中，驱动晶体管Td的宽长比可以大于其他晶体管的宽长比。

需要说明的是，驱动子电路30还可以包括与驱动晶体管Td并联的多个晶体管。上述仅仅是对驱动子电路30的举例说明，其它与该驱动子电路30功能相同的结构在此不再一一赘述，但都应当属于本申请的保护范围。

在一些实施例中，如图3所示，输出控制子电路40包括第三晶体管T3。

第三晶体管T3的栅极耦接于使能信号端EM，第三晶体管T3的第一极耦接于驱动子电路30，第三晶体管T3的第二极耦接于待驱动元件50。在待驱动元件50中的发光器件为uLED时，该第三晶体管T3的第二极耦接于uLED的阳极。此外，待驱动元件50还与第二电压端V2耦接，即uLED的阴极与该第二电压端V2耦接。

在此情况下，为了使得驱动子电路30产生的驱动电流能够传输至uLED，并驱动uLED发光，上述第一电压端V1的电压和第二电压端V2的电压之间需要具有电压差，以使得驱动电流能够通过第一电压端V1和第二电压端V2之间形成的电流通路，传输至uLED，并驱动uLED发光。基于此，申请实施例均是以第一电压端V1输入高电平VDD，第二电压端V2输入低电平VSS为例进行的说明，第二电压端V2也可以接地处理，这里的高、低仅表示输入的电压之间的相对大小关系。

在另一些实施例中，如图4所示，输出控制子电路40包括第三晶体管T3和第四晶体管T4。其中，第三晶体管T3在像素驱动电路中的耦接方式同上所述，此处不再赘述。

第四晶体管T4的栅极耦接于使能信号端EM，第四晶体管T4的第一极耦接于第一电压端V1，第四晶体管T4的第二极耦接于驱动子电路30。在此情况下，驱动子电路30通过第四晶体管T4与第一电压端V1耦接。

在驱动子电路30的结构如图4所示，包括驱动晶体管Td时，该第四晶体管T4的第二极耦接于驱动晶体管Td的第一极。

需要说明的是，输出控制子电路40还可以包括与第三晶体管T3并联的多个开关晶体管，和/或与第四晶体管T4并联的多个开关晶体管。上述仅仅是对输出控制子电路40的举例说明，其它与该输出控制子电路40功能相同的结构在此不再一一赘述，但都应当属于本申请的保护范围。

本申请实施例提供的像素驱动电路包括5个晶体管1个存储电容C1，结构简单，成本低，开口率大，可应用于高PPI(Pixels Per Inch，像素密度)产品中。

基于上述对各子电路具体电路的描述，以下对本申请实施例提供的像素单元的具体驱动过程，采用不同的示例分别进行详细的举例说明。

需要说明的是，本申请实施例对各个子电路中的晶体管的类型不做限定，即上述第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4以及驱动晶体管Td可以是为N型晶体管。此时，上述晶体管的第一极可以是漏极、第二极可以是源极。或者上述各个晶体管均为P型晶体管，此时上述晶体管的第一极可以是源极、第二极可以是漏极。本申请以下实施例均是以上述晶体管均为N型晶体管为例进行的说明。

上述是对一个亚像素的像素单元中的像素驱动电路的具体结构进行的举例说明。由上述可知，如图1所示，阵列基板上设置有阵列排布的多个亚像素。在此情况下，如图5所示，以阵列基板上的2×2个阵列排布的亚像素为例，可以看出，在阵列基板包括多条读取信号线RL的情况下，沿Y方向，一条读取信号线RL与同一列的像素驱动电路中的输入与读取子电路20耦接。当该读取子电路20包括第二晶体管T2时，该读取信号线RL与该晶体管的第一极耦接。

上述阵列基板包括多条数据线DL的情况下，沿Y方向，一条数据线DL与同一列的像素驱动电路中的数据写入子电路10耦接。当该子电路包括第一晶体管T1时，该数据线DL与该晶体管的第一极耦接。

此外，如图5所示，上述阵列基板还包括多条扫描信号线，例如第一扫描信号线GL1、使能信号线EML、第二扫描信号线GL2。其中，沿X方向，一条第一扫描信号线GL1与同一行的像素驱动电路中的数据写入子电路10耦接。当该写入子电路10包括第一晶体管T1时，该第一扫描信号线GL1与第一晶体管T1的栅极耦接。一条使能信号线EML与同一行的像素驱动电路中的驱动子电路30耦接。当驱动子电路30包括第三晶体管T3时，该使能信号线EML与该第三晶体管T3的栅极耦接。一条第二扫描信号线GL2与同一行的像素驱动电路中的输入与读取子电路20耦接。当该读取子电路包括第二晶体管T2时，该第二扫描信号线GL2与该T2的栅极耦接。

此外，根据晶体管导电方式的不同，可以将上述像素驱动电路中的晶体管分为增强型晶体管和耗尽型晶体管。本申请实施例对此不作限制。

在本申请的一些实施例中，可以对驱动子电路30中驱动晶体管Td的阈值电压Vth补偿，从而提高发光器件的发光均一性。

如图6所示，该像素驱动电路的驱动过程可以分为初始化阶段P1、阈值电压读取阶段P2、阈值电压补偿阶段P3、发光阶段P4。具体的：

在初始化阶段P1：第一扫描信号端GateA和第一信号端S1输入高电平开启信号，使能信号端EM输入低电平截止信号。

图4中数据写入子电路10在第一扫描信号端GateA的控制下，将第一数据电压端Data_I输入的第一初始化数据信号传输至第一节点N1，以通过第一初始化数据信号对第一节点N1进行初始化，避免上一帧残留于第一节点N1的电信号对本帧画面造成影响。

如图7(为图4所示的像素驱动电路在初始化阶段P1的等效电路图)所示，数据写入子电路10包括第一晶体管T1。第一扫描信号端GateA输入高电平开启信号，控制第一晶体管T1开启，第一数据电压端Data_I输入的第一初始化信号(图6中以第一初始化信号等于第一数据信号Vdata1为例)经第一晶体管T1传输至第一节点N1，对第一节点N1的电位进行初始化。输入与读取子电路20在第一信号端S1的控制下，将信号传输端P输入的第二初始化数据信号传输至第二节点N2，以通过第二初始化数据信号对第二节点N2进行初始化。

如图7所示，输入与读取子电路20包括第二晶体管T2。第一信号端S1输入高电平开启信号，控制第二晶体管T2开启，信号传输端P输入的第二初始化信号Vref经第二晶体管T2传输至第二节点N2。

此外，输出控制子电路40在本阶段未处于工作状态。在此情况下，如图7所示，输出控制子电路40包括第三晶体管T3和第四晶体管T4。在如图6所示的初始化阶段P1，使能信号端EM输入低电平截止信号，第三晶体管T3和第四晶体管T4截止。其中，处于截止状态的晶体管以打“×”表示。

在初始化阶段P1结束时，第一节点N1的电位为Vdata1，第二节点N2的电位为Vref。

阈值电压读取阶段P2：

如图7所示，与初始化阶段P1相同，第一扫描信号端GateA输入高电平开启信号，第一晶体管T1仍处于开启状态，第一数据电压端Data_I输入的第一数据信号Vdata1经第一晶体管T1传输至第一节点N1。其中，第一数据信号Vdata1与该像素单元210显示图像的灰阶有关。

此外，在驱动子电路30包括第一存储电容C1和驱动晶体管Td的情况下，该驱动晶体管Td导通。当第二节点N2无外界电源输入信号时，第二节点N2电位会根据驱动晶体管Td的栅极电压(第一节点N1的电位)来变化，当第一节点N1的电位与第二节点N2的电位的压差减小至Vth时驱动晶体管Td截至。其中，Vth为驱动晶体管Td的阈值电压。

接下来，输入与读取子电路20在第一信号端S1的控制下，将第二节点N2的电信号传输至信号传输端P。与初始化阶段P1相同，第一信号端S1输入高电平开启信号，第二晶体管T2仍处于开启状态，将第二节点N2的电信号传输至信号传输端P。

在阈值电压读取阶段P2结束时，第一节点N1的电位为Vdata1，第二节点N2的电位为Vdata1-Vth。在此情况下，集成电路100可以通过读取信号线RL与上述信号传输端P耦接，从而能够接受第二节点N2的电信号，并将第二节点N2的电信号和第一节点N1的电信号进行比较，即可得到驱动晶体管Td的阈值电压Vth，从而可以在阈值电压补偿阶段P3将阈值电压Vth增加到第二数据信号Vdata2中，以通过第一数据电压端Data_I输出。

阈值电压补偿阶段P3：

数据写入子电路10在第一扫描信号端GateA的控制下，将第一数据电压端Data_I输入的第二数据信号传输至第一节点N1，并将第二数据信号存储至驱动子电路30。其中，第二数据信号为对第一数据信号进行补偿后得到的信号。

如图7所示，当数据写入子电路10包括第一晶体管T1时，第一扫描信号端GateA输入高电平开启信号，控制第一晶体管T1开启，第一数据电压端Data_I输入的第二数据信号Vdata2经第一晶体管T1传输至第一节点N1。在驱动子电路30包括第一存储电容C1的情况下，将第二数据信号Vdata2存储至第一存储电容C1。其中，第二数据信号为对第一数据信号进行补偿后得到的信号，例如，可以为Vdata2＝Vdata1+Vth。

信号传输端P接收第二电压端V2的信号，输入与读取子电路在第一信号端S1的控制下，将信号传输端P输入的电位信号传输至第二节点N2。

如图7所示，当输入与读取子电路20包括第二晶体管T2时，第一信号端S1输入高电平开启信号，控制第二晶体管T2开启，信号传输端P接收的第二电压端V2的电位信号，通过第二晶体管T2传输至第二节点N2。

在一些实施例中，信号传输端P的电位等于第二电压端V2的低电平VSS，以防在发光阶段P4第二节点N2的电位跳变为VSS，引起的第一节点N1的电位出现跳变，导致Vgs变化，影响发光电流。

发光阶段P4：

输出控制子电路40在使能信号端EM的控制下，在第一电压端V1和第二电压端V2之间形成信号通路，并将第一电压端V1的信号传输至驱动子电路30。驱动子电路30在第一节点N1的信号、第二节点N2的信号以及第一电压端V1的信号的控制下，输出驱动信号。

如图8(为图4所示的像素驱动电路在发光阶段P4的等效电路图)所示，输出控制子电路40包括第三晶体管T3和第四晶体管T4，使能信号端EM输入高电平开启信号，控制第三晶体管T3和第四晶体管T4开启。驱动子电路30包括第一存储电容C1和驱动晶体管Td，在第一存储电容C1的作用下，驱动晶体管Td保持开启。在第一电压端V1和第二电压端V2之间形成信号通路。驱动晶体管Td在第一节点N1、第二节点N2及第一电压端V1的信号的控制下，输出驱动电流信号。

待驱动元件50接收信号通路中传输的驱动信号，并在驱动信号的驱动下进行发光。

发光阶段P4，第一节点N1的电压为Vdata2，第二节点N2的电压为VSS。驱动晶体管Td的Vgs＝Vg-Vs＝Vdata2-VSS＝Vdata1+Vth-VSS。

驱动晶体管Td开启后，当驱动晶体管Td的栅-源电压Vgs减去驱动晶体管Td的阈值电压Vth得到的值小于等于驱动晶体管Td的漏-源电压Vds时，即Vgs-Vth≤Vds时，驱动晶体管Td能够处于饱和开启状态，此时流过驱动晶体管Td的驱动电流I_led为：

其中，W/L为驱动晶体管Td的宽长比，C_OX为沟道绝缘层的介电常数，μ为沟道载流子迁移率。

上述参数只与驱动晶体管Td的结构、第一数据电压端Data_I输出的第一数据信号Vdata1和第二电压端V2输出的VSS有关，与驱动晶体管Td的阈值电压Vth无关，从而消除了驱动晶体管Td的阈值电压Vth对自发光器件发光亮度的影响，提高了自发光器件亮度的均一性。

如图9为驱动晶体管Td的输出特性曲线，X轴为Vds电压，Y轴为I_led，从图9中可以看出，Vds电压存在一个区域(例如A-A′范围内)，在该区域内不同的Vgs电压产生的电流均处于平稳区。基于此，选取本申请提供的电流驱动LED的驱动方式，且通过合理设计，使得驱动晶体管Td工作在A-A′区域，生成稳定的驱动电流，以确保发光亮度的稳定。

在本申请的一些实施例中，如图10所示，像素驱动电路01还包括时间控制子电路60。该时间控制子电路60可以控制第一电压端V1和第二电压端V2之间形成信号通路的通断时长，从而结合输出控制子电路40中第三晶体管T3的通断情况下，对待驱动元件50中发光器件的亮度进行调节。

时间控制子电路60分别与第二扫描信号端GateB、第三电压端V3、第二数据电压端Data_T、输出控制子电路40以及待驱动元件50相耦接。时间控制子电路60用于在第二扫描信号端GateB的控制下，对第二数据电压端Data_T的信号进行存储，并根据第二数据电压端Data_T的信号控制输出控制子电路40与待驱动元件50工作的时间。

上述是对一个像素驱动电路01中，时间控制子电路60的结构进行说明。当阵列基板上包括多个阵列排布的亚像素时，可以通过一条信号线将同一列(沿图5中的Y方向)的亚像素的像素驱动电路01中第二数据电压端Data_T耦接。由于该第二数据电压端Data_T与时间控制子电路60中的第五晶体管T5的第一极耦接，所以上述信号线与该第五晶体管的第一极耦接。此外，还可以通过一条扫描信号线将同一列(沿图5中的X方向)的亚像素的像素驱动电路01中第二扫描信号端GateB耦接。由于该第二扫描信号端GateB与时间控制子电路60中的第五晶体管T5的栅极耦接，所以该扫描信号线可以与第五晶体管T5的栅极耦接。

这样一来，在显示面板显示时，可以逐行对每一条与同一行像素驱动电路01中第五晶体管T5的栅极耦接的扫描信号线进行扫描，以逐行导通第五晶体管T5。在一行第五晶体管T5导通后，可以通过与该第五晶体管T5的第一极耦接的信号线提供的信号(即上述第二数据电压端Data_T的信号)的控制下，控制待驱动元件50发光的发光时间。

由上述可知，在驱动子电路30中的驱动晶体管Td导通时，输出控制子电路40可以在使能信号端EM的控制下，将第一电压端V1与待驱动元件50中的发光器件耦接，该发光器件与第二电压端V2耦接。在此情况下，当将时间控制子电路60设置于输出控制子电路40和待驱动元件50之间时，时间控制子电路60处于工作状态时，第一电压端V1和第二电压端V2之间形成信号通路，当时间控制子电路60处于非工作状态时，第一电压端V1和第二电压端V2之间无法形成信号通路。从而可以通过时间控制子电路60控制第一电压端V1和第二电压端V2之间形成信号通路的通断时长。

此外，由上述可知，第一电压端V1和第二电压端V2之间形成信号通路的通断时长，还与使能信号端EM所控制的输出控制子电路40中第三晶体管T3的导通与截止有关。因此，时间控制子电路60的通断状态，可以与输出控制子电路40中第三晶体管T3的通断状态进行叠加，叠加方式的多样化可以使得发光器件有效发光亮度多样化、从而可以在一定范围内采用电流大小相对恒定的驱动电流驱动发光器件发光，以避免发光器件的光电特性会随着电流密度的变化而漂移的同时，可实现高亮度和高对比度。

在一些实施例中，如图11所示，时间控制子电路60包括第五晶体管T5、第六晶体管T6和第二存储电容C2。

第五晶体管T5的栅极耦接于第二扫描信号端GateB，第五晶体管T5的第一极耦接于第二数据电压端Data_T，第五晶体管T5的第二极耦接于第二存储电容C2的第一端和第六晶体管T6的栅极。

第六晶体管T6的第一极耦接于输出控制子电路40，第六晶体管T6的第二极耦接于待驱动元件50。

第二存储电容C2的第二端耦接于第三电压端V3。例如，第三电压端V3可以为Vcom。

需要说明的是，时间控制子电路60还可以包括与第五晶体管T5并联的多个开关晶体管，和/或与第六晶体管T6并联的多个开关晶体管。上述仅仅是对时间控制子电路60的举例说明，其它与该时间控制子电路60功能相同的结构在此不再一一赘述，但都应当属于本申请的保护范围。

以下对上述像素驱动电路的具体驱动过程进行详细的说明。

图12是本申请实施例提供的上述像素驱动电路在显示阶段的时序控制图。以下结合图12，对图11所示的像素驱动电路显示阶段的驱动过程进行详细说明。该像素驱动电路的在显示阶段的驱动过程包括：写入阶段T0、时间控制阶段t_n、发光阶段E_n。具体的：

写入阶段T0：

数据写入子电路10在第一扫描信号端GateA的控制下，将第一数据电压端Data_I输入的数据信号传输至第一节点N1。

如图13(为图11所示的像素驱动电路在写入阶段T0的等效电路图)所示，数据写入子电路10包括第一晶体管T1，第一扫描信号端GateA输入高平开启信号，控制第一晶体管T1开启，第一数据电压端Data_I输入的数据信号经T1传输至第一节点N1。

输入与读取子电路20在第一信号端S1的控制下，将信号传输端P的信号传输至第二节点N2，以对第二节点N2进行初始化。

如图13所示，输入与读取子电路20包括第二晶体管T2。第一信号端S1输入高平开启信号，控制第二晶体管T2开启，信号传输端P输入的初始化信号传输至第二节点N2，对第二节点N2进行初始化。

时间控制阶段t_n：

时间控制子电路60在第二扫描信号端GateB的控制下，对第二数据电压端Data_T的信号进行存储。

如图14(为图11所示的像素驱动电路在时间控制阶段t_n的等效电路图)所示，时间控制子电路60包括第五晶体管T5、第六晶体管T6和第二存储电容C2，第二扫描信号端GateB输入高电平开启信号，控制第五晶体管T5开启，第二数据电压端Data_T输入的信号经第五晶体管T5传输至第二存储电容C2，并进行存储。

示例的，如图12所示，时间控制阶段包括t_1、t_2、t_3子阶段。

发光阶段E_n：输出控制子电路40在使能信号端EM的控制下，将第一电压端V1的信号传输至驱动子电路30，驱动子电路30在第一节点N1的信号、第二节点N2的信号以及第一电压端V1的信号的控制下，输出驱动信号。

如图15(为图11所示的像素驱动电路在发光阶段E_n的等效电路图)所示，输出控制子电路40包括第三晶体管T3，当使能信号端EN输入高电平，第三晶体管T3开启，第一电压端V1和第二电压端V2之间形成电流通路。

时间控制子电路60根据第二数据电压端Data_T的信号，控制输出控制子电路40与待驱动元件50工作的时间，以控制第一电压端V1和第二电压端V2之间形成信号通路的时间。

时间控制子电路60包括第五晶体管T5、第六晶体管T6、第二存储电容C2。根据时间控制阶段Data_T存储在第二存储电容的数据信号，可控制第六晶体管T6是否开启以及开启的时长，从而控制输出控制子电路40与待驱动元件50工作的时间，以控制第一电压端V1和第二电压端V2之间形成信号通路的时间。

当V1和V2之间形成通路时，待驱动元件50接收信号通路中传输的驱动信号，并在驱动信号的驱动下进行发光。

在发光阶段E_n阶段，待驱动元件50是否发光由t_n阶段输入的第二数据电压端Data_T的信号决定，发光时长由使能信号端EM在该阶段输入的有效脉宽决定。示例的，当t_1、t_2、t_3子阶段，第二数据电压端Data_T分别输入高电平、低电平、高电平，则E_1子阶段发光、E_2子阶段不发光、E_3子阶段发光，每个发光子阶段的发光时长由该阶段使能信号端EM输入的有效脉宽决定。需要说明的是，上述是以时间控制阶段t_n和发光阶段E_n分别为3个子阶段为例进行说明的，实际中子阶段的个数不仅限于此。在电流密度一定的情况下，发光时间对应不同的灰阶。一帧画面由各发光子阶段E_n叠加而成。

基于此，使能信号端EM的信号可以为第一脉冲信号，第一脉冲信号包括多个连续的，且周期不同的脉冲。第二数据电压端Data_T的信号可以为第二脉冲信号。则时间控制子电路60可根据第二脉冲信号的占空比，从第一脉冲信号中选取至少一部分脉冲作为开启输出控制子电路的有效信号，以控制第一电压端V1和第二电压端V2之间形成的信号通路的时间，即实现像素单元的时间控制。本申请实施例提供的像素驱动电路，通过电流和时间共同控制像素的灰阶，可使Micro LED处在高电流密度下发光，通过时间控制灰阶，可实现高亮度、高对比度。

可以理解的是，第一数据信号端Data_I提供的第一数据信号可以为使待驱动元件50能够具有较高的发光效率的固定高电平信号，在此情况下，像素驱动电路主要通过时间控制子电路60来控制灰阶。或者，第一数据信号的电位可以在一定的电压区间范围内变化，在该电压区间范围内的第一数据信号能够保证待驱动元件50具有较高的发光效率，在此情况下，像素驱动电路通过第一数据信号端Data_I和时间控制子电路60中的第二数据电压端Data_T的共同控制灰阶。

在本申请的一些实施例中，可以基于如图16所示的结构，提供一种阈值电压的补偿方式，例如，采用外部补偿方式，在像素单元非显示阶段对像素驱动电路的阈值电压进行补偿。

外部补偿结构上需要传输电路70，传输电路70一种实施方式是如图16所示，在DDIC中包括两个开关元件S_ref、S_sens，分别耦接于读取信号线RL，并通过读取信号线RL耦接于信号传输端P。传输电路70用于在像素单元中像素驱动电路处于写入阶段，通过读取信号线RL向信号传输端输入初始化信号。传输电路70还用于在像素驱动电路处于阈值电压读取阶段，通过读取信号线RL读取信号传输端的信号。

上述传输电路70，还可以为：如图17，阵列基板上的第七晶体管T7，第七晶体管T7的栅极耦接于第二信号端S2，第七晶体管T7的第一极耦接于读取信号线RL，第七晶体管T7的第二极用于在像素驱动电路处于写入阶段时接收初始化信号。第七晶体管T7的第二极还用于在像素驱动电路处于阈值电压读取阶段，输出读取信号线的信号。

为了降低对集成电路的要求，在一些实施例中，如图18所示，传输电路70包括第八晶体管T8和第九晶体管T9。

第八晶体管T8的栅极耦接于第三信号端S3，第八晶体管T8的第一极耦接于读取信号线RL，第八晶体管T8的第二极用于在像素驱动电路处于写入阶段时，接收初始化信号。

第九晶体管T9的栅极耦接于第四信号端S4，第九晶体管T9的第一极耦接于读取信号线RL，第九晶体管T9的第二极用于在像素驱动电路处于阈值电压读取阶段，输出读取信号线RL的信号。

图19是本申请实施例提供的上述像素驱动电路在对阈值电压进行外部补偿时的时序控制图。以下结合图19，对图16所示的像素驱动电路的阈值电压进行外部补偿的过程进行详细说明。

在显示阶段以外的非显示阶段，上述像素驱动电路的阈值电压补偿过程包括：初始化阶段t1、阈值电压写入阶段t2以及阈值电压读取阶段t3。具体的：

首先，数据写入子电路10在第一扫描信号端GateA的控制下，将第一数据电压端Data_I输入的数据信号传输至第一节点N1。

在初始化阶段t1：

信号传输端P接收初始化信号，输入与读取子电路20在第一信号端S1的控制下，将初始化信号传输至第二节点N2，以对第二节点N2进行初始化。

如图20(图16所示的像素驱动电路在初始化阶段t1的等效电路图)所示，S_ref为高电平导通。数据写入子电路10包括第一晶体管T1，第一扫描信号端GateA输入高电平开启信号，第一晶体管T1开启，第一数据电压端Data_I的电压经过第一晶体管传输至第一节点N1。输入与读取子电路20包括第二晶体管T2，第一信号端S1输入高电平开启信号，第二晶体管T2开启，初始化电压Vref经过第二晶体管传输至第二节点N2，进行初始化。

在阈值电压写入阶段t2：

信号传输端P停止接收初始化信号。第一电压端V1通过驱动子电路30向第二节点N2进行充电，以将显示数据信号和驱动子电路的阈值电压写入至第二节点N2。

如图20所示，S_ref低电平关闭状态，信号传输端P停止接收初始化信号。数据写入子电路10包括第一晶体管T1，第一扫描信号端GateA输入高电平开启信号，第一晶体管T1开启，第一数据电压端Data_I的电压经过第一晶体管传输至第一节点N1。第一电压端V1通过驱动子电路30的驱动晶体管Td向第二节点N2进行充电，当第一节点N1与第二节点N2的电位差减小至驱动晶体管Td的阈值电压时，驱动晶体管Td截止。此时，第二节点N2的电压为V_N2＝Vdata_I-Vth。

在阈值电压读取阶段t3：

信号传输端P接收第二节点N2的电压，以获取阈值电压，并生成补偿后的显示数据信号。

数据写入子电路10在第一扫描信号端GateA的控制下，将数据电压端输入的补偿后的显示数据信号传输至第一节点N1。

如图20所示，输入与读取子电路20包括第二晶体管T2，第一信号端S1输入高电平开启信号，第二晶体管T2开启。当S_sens开启，外部电路可获取第二节点N2的电压。此处，阈值电压的获取和补偿可通过外部电路，示例的，如图21，数据线DL、读取信号线RL分别耦接至DDIC，DDIC接收读取信号线RL的信号，获取驱动子电路30的阈值电压，生成补偿后的数据信号，通过数据线DL传输至数据写入子电路。

本申请实施例提供的驱动方法，采用外部补偿方式，在非显示阶段对驱动晶体管进行阈值电压补偿，不会对像素电路的显示时间造成影响，从而增加发光调制时间，提高显示装置在相同条件下的最大发光亮度及灰阶数，提高对比度。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (18)

1.一种像素驱动电路，其特征在于，包括数据写入子电路、输入与读取子电路、驱动子电路、输出控制子电路；

所述数据写入子电路，分别耦接于第一节点、第一扫描信号端以及第一数据电压端，所述数据写入子电路用于在所述第一扫描信号端的控制下，将所述第一数据电压端在不同时刻输入的数据信号分别传输至所述第一节点；

所述输入与读取子电路，分别耦接于第二节点、第一信号端以及信号传输端，所述输入与读取子电路用于在所述像素驱动电路处于写入阶段时，在所述第一信号端的控制下，将所述信号传输端的信号传输至所述第二节点；所述输入与读取子电路还用于在所述像素驱动电路处于阈值电压读取阶段，将所述第二节点的电信号读取至所述信号传输端；

所述驱动子电路，与所述第一节点、所述第二节点以及第一电压端相耦接；所述驱动子电路用于在所述第一节点的信号、所述第二节点的信号以及所述第一电压端的信号的控制下，输出驱动信号；

所述输出控制子电路，分别与所述驱动子电路、待驱动元件、使能信号端相耦接；所述输出控制子电路用于在所述使能信号端的控制下，将所述第一电压端的信号传输至所述驱动子电路，以及将所述驱动子电路输出的所述驱动信号传输至所述待驱动元件。

2.根据权利要求1所述的像素驱动电路，其特征在于，所述像素驱动电路还包括时间控制子电路；

所述时间控制子电路，分别与第二扫描信号端、第三电压端、第二数据电压端、所述输出控制子电路以及所述待驱动元件相耦接；

所述时间控制子电路用于在所述第二扫描信号端的控制下，对所述第二数据电压端的信号进行存储，并根据所述第二数据电压端的信号控制所述输出控制子电路与所述待驱动元件工作的时间。

3.根据权利要求2所述的像素驱动电路，其特征在于，所述时间控制子电路包括第五晶体管、第六晶体管和第二存储电容；

所述第五晶体管的栅极耦接于所述第二扫描信号端，所述第五晶体管的第一极耦接于第二数据电压端，所述第五晶体管的第二极耦接于所述第二存储电容的第一端和所述第六晶体管的栅极；

所述第六晶体管的第一极耦接于所述输出控制子电路，所述第六晶体管的第二极耦接于所述待驱动元件；

所述第二存储电容的第二端耦接于所述第三电压端。

4.根据权利要求1-3任一项所述的像素驱动电路，其特征在于，所述输出控制子电路包括第三晶体管；

所述第三晶体管的栅极耦接于所述使能信号端，所述第三晶体管的第一极耦接于所述驱动子电路，所述第三晶体管的第二极耦接于所述待驱动元件。

5.根据权利要求4所述的像素驱动电路，其特征在于，所述输出控制子电路还包括第四晶体管；

所述第四晶体管的栅极耦接于所述使能信号端，所述第四晶体管的第一极耦接于所述第一电压端，所述第四晶体管的第二极耦接于所述驱动子电路。

6.根据权利要求1所述的像素驱动电路，其特征在于，所述数据写入子电路包括第一晶体管；

所述第一晶体管的栅极耦接于所述第一扫描信号端，所述第一晶体管的第一极耦接于所述第一数据电压端，所述第一晶体管的第二极耦接于所述第一节点。

7.根据权利要求1所述的像素驱动电路，其特征在于，所述输入与读取子电路包括第二晶体管；

所述第二晶体管的栅极耦接于所述第一信号端，所述第二晶体管的第一极耦接于所述信号传输端，所述第二晶体管的第二极耦接于所述第二节点。

8.根据权利要求1所述的像素驱动电路，其特征在于，所述驱动子电路包括第一存储电容和驱动晶体管；

所述第一存储电容的第一端耦接于所述第一节点，所述第一存储电容的第二端耦接于所述第二节点；

所述驱动晶体管的栅极耦接于所述第一节点，所述驱动晶体管的第一极耦接于所述第一电压端，所述驱动晶体管的第二极耦接于所述第二节点和所述输出控制子电路。

9.根据权利要求1所述的像素驱动电路，其特征在于，所述待驱动元件为发光二极管。

10.一种像素单元，其特征在于，包括待驱动元件以及如权利要求1-9任一项所述的像素驱动电路；

所述待驱动元件，分别与第二电压端和所述像素驱动电路的输出控制子电路相耦接；所述待驱动元件用于在所述像素驱动电路通过第一电压端和所述第二电压端之间形成信号通路输出驱动信号时，在所述驱动信号的驱动下进行发光。

11.一种阵列基板，其特征在于，包括多条读取信号线、多个传输电路以及多个呈矩阵形式排列的如权利要求10所述的像素单元；

每一列所述像素单元的信号传输端与一条所述读取信号线相耦接；所述传输电路用于在所述像素单元中像素驱动电路处于写入阶段时，通过所述读取信号线向所述信号传输端输入初始化信号；所述传输电路还用于在所述像素驱动电路处于阈值电压读取阶段，通过所述读取信号线读取所述信号传输端的信号。

12.根据权利要求11所述的阵列基板，其特征在于，

所述传输电路包括第七晶体管，所述第七晶体管的栅极耦接于第二信号端，所述第七晶体管的第一极耦接于所述读取信号线，所述第七晶体管的第二极用于在所述像素驱动电路处于写入阶段时接收初始化信号；所述传输电路还用于在所述像素驱动电路处于阈值电压读取阶段，输出所述读取信号线的信号；

或者，

所述传输电路包括第八晶体管和第九晶体管；

所述第八晶体管的栅极耦接于第三信号端，所述第八晶体管的第一极耦接于所述读取信号线，所述第八晶体管的第二极用于在所述像素驱动电路处于写入阶段时，接收所述初始化信号；

所述第九晶体管的栅极耦接于第四信号端，所述第九晶体管的第一极耦接于所述读取信号线，所述第九晶体管的第二极用于在所述像素驱动电路处于阈值电压读取阶段，输出所述读取信号线的信号。

13.一种显示装置，其特征在于，包括与信号传输端相耦接的集成电路以及如权利要求11或12所述的阵列基板；所述集成电路与所述阵列基板上的读取信号线相耦接；

所述阵列基板还包括多条数据线；每一条数据线与所述集成电路，以及所述阵列基板上同一列像素单元中的数据写入子电路相耦接；所述集成电路用于在所述像素驱动电路处于阈值电压读取阶段，接收所述读取信号线的信号，获取所述像素单元中的驱动子电路的阈值电压，并生成补偿后的数据信号，通过所述数据线传输至所述数据写入子电路。

14.根据权利要求13所述的显示装置，其特征在于，所述显示装置包括多个亚像素，每个所述亚像素对应设置一个所述像素驱动电路；

所述阵列基板还包括：多条所述数据线、多条所述读取信号线、多条第一扫描信号线、多条使能信号线以及多条第二扫描信号线；

同一行所述亚像素对应的各所述像素驱动电路与同一条所述第一扫描信号线、所述使能信号线以及所述第二扫描信号线耦接；

同一列所述亚像素对应的各所述像素驱动电路与同一条所述数据线以及所述读取信号线耦接。

15.一种像素单元的驱动方法，其特征在于，所述像素单元包括像素驱动电路和待驱动元件，所述像素驱动电路包括数据写入子电路、输入与读取子电路、驱动子电路、输出控制子电路、时间控制子电路，所述数据写入子电路，分别耦接于第一节点、第一扫描信号端以及第一数据电压端，所述输入与读取子电路，分别耦接于第二节点、第一信号端以及信号传输端，所述驱动子电路，与所述第一节点、所述第二节点以及第一电压端相耦接，所述输出控制子电路，分别与所述驱动子电路、待驱动元件、使能信号端相耦接，所述时间控制子电路，分别与第二扫描信号端、第二电压端、第二数据电压端、所述输出控制子电路以及所述待驱动元件相耦接，所述待驱动元件，耦接于所述像素驱动电路的输出控制子电路和第二电压端；所述像素单元的显示阶段包括写入阶段、时间控制阶段、发光阶段；在所述像素单元的显示阶段所述驱动方法包括：

所述写入阶段：

所述数据写入子电路在所述第一扫描信号端的控制下，将所述第一数据电压端输入的数据信号传输至所述第一节点；

所述输入与读取子电路在所述第一信号端的控制下，将所述信号传输端的信号传输至所述第二节点，以对所述第二节点进行初始化；

所述时间控制阶段：

所述时间控制子电路在所述第二扫描信号端的控制下，对所述第二数据电压端的信号进行存储；

所述发光阶段：

所述输出控制子电路在所述使能信号端的控制下，将所述第一电压端的信号传输至所述驱动子电路；所述驱动子电路在所述第一节点的信号、所述第二节点的信号以及所述第一电压端的信号的控制下，输出驱动信号；

所述时间控制子电路根据所述第二数据电压端的信号，控制所述输出控制子电路与所述待驱动元件工作的时间，以控制所述第一电压端和所述第二电压端之间形成信号通路的时间；

所述待驱动元件接收所述信号通路中传输的所述驱动信号，并在所述驱动信号的驱动下进行发光。

16.根据权利要求15所述的像素单元的驱动方法，其特征在于，

所述使能信号端的信号为第一脉冲信号，所述第一脉冲信号包括多个连续的，且周期不同的脉冲；所述第二数据电压端的信号为第二脉冲信号；

所述时间控制子电路根据所述第二数据电压端的信号，控制所述输出控制子电路与所述待驱动元件工作的时间包括：

所述时间控制子电路根据所述第二脉冲信号的占空比，从所述第一脉冲信号中选取至少一部分脉冲作为开启所述输出控制子电路的有效信号，以控制所述第一电压端和所述第二电压端之间形成的信号通路的时间。

17.根据权利要求15或16所述的像素单元的驱动方法，其特征在于，在所述像素单元的显示阶段以外的非显示阶段，所述驱动方法还包括：所述数据写入子电路在所述第一扫描信号端的控制下，将所述第一数据电压端输入的数据信号传输至所述第一节点；

所述非显示阶段包括初始化阶段、阈值电压写入阶段以及阈值电压读取阶段；所述驱动方法还包括：

在所述初始化阶段：

所述信号传输端接收初始化信号；

所述输入与读取子电路在所述第一信号端的控制下，将所述初始化信号传输至所述第二节点，以对所述第二节点进行初始化；

在所述阈值电压写入阶段：

所述信号传输端停止接收初始化信号；

所述第一电压端通过所述驱动子电路向所述第二节点进行充电，以将显示数据信号和所述驱动子电路的阈值电压写入至所述第二节点；

在所述阈值电压读取阶段：

所述信号传输端接收所述第二节点的电压，以获取所述阈值电压，并生成补偿后的显示数据信号；

所述数据写入子电路在所述第一扫描信号端的控制下，将所述数据电压端输入的补偿后的显示数据信号传输至所述第一节点。

18.一种像素单元的驱动方法，其特征在于，所述像素单元包括像素驱动电路和待驱动元件，所述像素驱动电路包括数据写入子电路、输入与读取子电路、驱动子电路、输出控制子电路，所述数据写入子电路，分别耦接于第一节点、第一扫描信号端以及第一数据电压端，所述输入与读取子电路，分别耦接于第二节点、第一信号端以及信号传输端，所述驱动子电路，与所述第一节点、所述第二节点以及第一电压端相耦接，所述输出控制子电路，分别与所述驱动子电路、待驱动元件、使能信号端相耦接，所述待驱动元件，耦接于所述像素驱动电路的输出控制子电路和第二电压端；所述驱动方法包括：

初始化阶段：

所述数据写入子电路在所述第一扫描信号端的控制下，将所述第一数据电压端输入的第一初始化数据信号传输至所述第一节点；

所述输入与读取子电路在所述第一信号端的控制下，将所述信号传输端输入的第二初始化数据信号传输至所述第二节点；

阈值电压读取阶段：

所述数据写入子电路在所述第一扫描信号端的控制下，将所述第一数据电压端输入的第一数据信号传输至所述第一节点；

所述输入与读取子电路在所述第一信号端的控制下，将所述第二节点的电信号传输至所述信号传输端；

阈值电压补偿阶段：

所述数据写入子电路在第一扫描信号端的控制下，将所述第一数据电压端输入的第二数据信号传输至所述第一节点，并将所述第二数据信号存储至驱动子电路；其中，所述第二数据信号为对所述第一数据信号进行补偿后得到的信号；

所述信号传输端接收第二电压端的信号，所述输入与读取子电路在所述第一信号端的控制下，将所述信号传输端输入的电位信号传输至所述第二节点；

发光阶段：

所述输出控制子电路在所述使能信号端的控制下，在所述第一电压端和所述第二电压端之间形成信号通路，并将所述第一电压端的信号传输至所述驱动子电路；所述驱动子电路在所述第一节点的信号、所述第二节点的信号以及所述第一电压端的信号的控制下，输出驱动信号；

所述待驱动元件接收所述信号通路中传输的所述驱动信号，并在所述驱动信号的驱动下进行发光。

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