CN111164762A - 肖特基二极管与mosfet的集成 - Google Patents

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Abstract

公开了肖特基二极管与MOSFET的集成，更详细地，在掩埋栅格材料结构的顶部上有续流肖特基二极管和功率MOSFET。特定设计的优点允许将整个表面区域用于MOSFET和肖特基二极管结构，共享的漂移层不受肖特基二极管或MOSFET设计规则的限制，因此，与现有技术相比，可以减小厚度并增加漂移层的掺杂浓度，更接近穿通设计。这将导致器件更高的电导率和更低的导通电阻，而不会影响电压阻断性能。集成器件能够以更高的频率工作。避免了双极性退化的风险。

Description

肖特基二极管与MOSFET的集成
技术领域
本发明涉及一种器件，该器件包括在掩埋栅格材料结构上集成的功率MOSFET和续流肖特基二极管，以实现最佳的电压阻断性能。
背景技术
一些碳化硅(SiC)功率MOSFET能够商购获得，并且有许多专利出版物公开了SiC功率MOSFET架构。这些架构包括p-n体二极管，其能够用作反向并联续流二极管。然而，开关频率受限于该体二极管的速度，因为这是一个慢少数载流子器件。p-n体二极管还具有高阈值电压的缺点，导致高导电和开关损耗。与～1V的SiC肖特基整流器相比，SiC p-n体二极管具有～3V的高势垒，前者与Si整流器相当。
为了加速SiC MOSFET的切换，诸如肖特基二极管或JBS二极管的快速整流器应当用作反向并联二极管。
使用外部快速整流器是实现有效的反向并联续流二极管的最简单方法。然而，快速整流器的额定电流需要高于MOSFET p-n体二极管的额定电流，以确保主电流路径通过快速整流器，用于负漏极电流。该解决方案具有三个主要缺点。第一个缺点是大区域的外部快速整流器。该外部二极管会引入较大的寄生输出电容并限制开关频率。第二个缺点是需要引线键合，这会降低连接的可靠性并增加寄生电感。第三个缺点是系统成本高。
US 6,979,863公开了一种具有集成的JBS二极管的VDMOSFET。这种设计的主要好处在于两个器件都集成在同一芯片上。然而，由于这些器件只能并联集成，并且不能共享相同的单位单元和漂移层区域，所以限制了集成。如US 6,979,863中所公开的，例如在附图中，JBS二极管的最小尺寸接近10μm。因此，MOSFET和JBS二极管在导通时不会共享漂移区，并且输出寄生电容方面的增益很低。此外，MOSFET和JBS二极管工艺的共享工艺步骤受到限制。因此，该解决方案不会导致相当大的成本降低。
US 5,693,569公开了这样一种设计，该设计包括通过刻蚀沉积有肖特基金属的额外沟槽来将SiC沟槽MOSFET和肖特基二极管集成在一起。该特征在US 5,693,569的图1至图3中以20表示。与美国专利6,979,863中的VDMOSFET方案相比，该设计具有更高的集成密度。然而，应当使栅极沟槽屏蔽于高电场，以避免器件早期损坏。类似的双沟槽设计现今已在商业上用于沟槽MOSFET，但是二极管沟槽包括p-n结而不是肖特基接触件，以使栅极沟槽屏蔽于高电场。该p-n结还用作体二极管。
在现有技术中，存在具有结合在MOSFET中的肖特基区域的已知的器件，例如参见W.Sung等人，“Developing One-Chip Integration of 1.2kV SiC MOSFET and JBS Diode(JBSFET)”，IEEE Transactions on Industrial Electronics，第64卷，第10期，2017年10月，以及W.Sung等人，Monolithically Integrated 4H-SiC MOSFET and JBS Diode(JBSFET)Using a Single Ohmic/Schottky Process Scheme，IEEE Electron DeviceLetter，第37卷，第12期，2016年12月。然而，在一个实施例中，JBS二极管和MOSFET被放置在器件芯片区域的不同部分上，因此不共享相同的漂移层区域。在另一个实施例中，JBS二极管和MOSFET不与掩埋栅格结合。
总之，本领域需要提供一种改进的器件。
发明内容
本发明的一个目的是消除现有技术中的至少一些缺点，并且提供一种改进的续流肖特基二极管，该续流肖特基二极管其在掩埋栅格材料结构的顶部上与MOSFET集成。
本发明的实施例提供了用于将肖特基二极管和DMOSFET或沟槽MOSFET单片集成在掩埋栅格材料结构上的方法和技术方案。
经过广泛研究，已经发现可以通过如下来获得优点：通过利用掩埋栅格(BG)作为结势垒，以通过单独的层来屏蔽阻断时的电场，而将功率MOSFET和肖特基二极管集成。
在第一方面中，提供了一种器件，其包括以下部分：
n型衬底(1)，
n型漂移外延层，其在所述n型衬底(1)上，
n型外延再生层，其在所述n型漂移外延层(3)上，
p型栅格层(4)，其包括在所述n型漂移外延层(3)中的栅格，并且与所述n型外延再生层(6)接触，
p型馈电层(5)，其在n型漂移外延层(3)中，并且与所述n型外延再生层(6)接触，所述栅格层(4)与所述p型馈电层(5)连接，
欧姆接触件(7)，其至少部分地被应用在所述p型馈电层(5)上，
p阱区(8a，8b)，
n+源极区(9a，9b)，
栅极氧化物(10)，
源极欧姆接触件(11)，
所述欧姆接触件(7)经由金属化层(14)连接至所述源极欧姆接触件(11)，
所述p阱区(8a，8b)被布置为使得其与所述n型外延再生层(6)、所述n+源极区(9a，9b)、所述栅极氧化物(10)和所述源极欧姆接触件(11)接触，
所述n+源区(9a，9b)被布置为使得其与所述p阱区(8a，8b)、所述栅极氧化层(10)和所述源极欧姆接触件(11)接触，
栅极接触件(12)，
隔离层(13)，其用于使栅极接触件(12)与金属化层(14)区域隔离，
所述栅极氧化物(10)与所述p阱区(8a，8b)、所述n+源极区(9a，9b)、所述栅极接触件(12)和所述隔离层(13)接触，
所述栅极氧化物(10)选择性地与所述n型外延再生层(6)和源极欧姆接触件(11)接触，
肖特基接触件(15)
所述金属化层(14)至少部分地被应用在所述器件上并且与所述肖特基接触件(15)接触，而所述肖特基接触件(15)与所述n型外延再生层(6)接触，
漏极欧姆接触件和金属化件(17)。
在所附权利要求中限定了其他方面和实施例，在此通过引用将其具体地并入本文中。
该设计的一个优点在于，整个表面区域可用于MOSFET和肖特基二极管结构，而无需牺牲用于特殊结构的区域，以降低与其他材料的表面或界面处的电场。MOSFET和肖特基二极管可以彼此非常接近地放置在同一单位单元中，因此共享同一漂移层。续流肖特基二极管可以与所述MOSFET集成在几乎与单独MOSFET芯片相同的区域上。与利用两个单独的芯片相比，在某些实施例中，总区域因此可以减少几乎50％。
另一个优点在于，最高的电场出现在接近BG区域的结的漂移层(3)中，因此漂移层(3)不受肖特基二极管或MOSFET设计规则的限制。因此，根据这种用于PiN整流器的穿通设计，可以减小厚度并增加漂移层(3)的掺杂浓度。这将导致器件的更高的电导率和更低的导通电阻，而不会影响电压阻断性能。除了掩埋栅格，不需要其他措施来处理接近肖特基接触件(15)或栅极氧化物(10)的高电场，从而可以自由设计和放置器件的各个部分。
另一个优点在于，与当前的可用设计(例如美国专利6,979,863中公开的设计，其中P通道(P阱)是屏蔽区域的一部分)不同，共享的漂移层和单独的BG屏蔽块使MOSFET和肖特基二极管器件在器件尺寸、MOSFET与肖特基二极管区域之比、P沟道(P阱)和JFET沟道的掺杂浓度和厚度、以及MOSFET和肖特基二极管单元的布置方面具有更大的自由度，而无论其栅格如何对齐。
另一个优点是，由于电容要低得多而集成器件能够以比具有两个器件的标准配置更高的频率操作，并且避免了分开的芯片之间的连接中的寄生电感。
当电流在MOSFET与肖特基二极管之间切换时，与两芯片解决方案相比，集成芯片的加热更加均匀。
另一个优点在于，由于将肖特基二极管的正向压降更低，与利用MOSFET体二极管作为续流二极管相比，损耗更低。另外，避免了双极性退化。
与其他集成解决方案相比，单位单元中的肖特基二极管的大小不受泄漏电流的限制，因此可以根据应用规范进行设计。通过p型馈电层(5)的设计，可以进一步限定p型栅格层(4)中的pn二极管在高电流下的激活点。p型栅格层(4)也可以称为掩埋栅格或BG。p型馈电层(5)也可以仅称为“馈电件”。
BG确保在阻断模式下MOSFET和肖特基二极管的雪崩耐量。
另一个优点在于，没有或很少有额外的光刻步骤来集成MOSFET和肖特基二极管。因此，与两芯片解决方案相比，成本更低。
附图说明
参考以下附图来描述本发明，其中：
图1a示出了根据本发明的DMOSFET和肖特基整流器集成在掩埋栅格(BG)结构的顶部上的横截面示意图。MOSFET与肖特基之间不需要P+掺杂，并且P阱(8a，8b)掺杂可以更低。肖特基接触件(15)的大小不受泄漏电流的限制。本文示出了n型衬底(1)、n+型外延缓冲层(2)、n型漂移外延层(3)、p型栅格层(4)、p型馈电层(5)、n型外延再生层(6)、欧姆接触件(7)、p阱区(8a，8b)、n+源极区(9a，9b)、栅极氧化物(10)、源极欧姆接触件(11)、栅极接触件(12)、隔离层(13)、金属化层(14)、肖特基接触件(15)、JFET区域(16)和金属化件(17)。
图1b示出了如图1a中的实施例，但是肖特基接触件(15)被向下刻蚀到P阱外延层(8b)以下。
图2示出了沟槽MOSFET和肖特基整流器集成在BG的顶部上的横截面示意图。不需要表面区域来屏蔽在沟槽转角或肖特基接触件(15)处的电场。肖特基接触件(15)的大小不受泄漏电流的限制。
图3左图是根据本发明的在图1和图2上显示的结构的等效电子电路。右图是具有体二极管的标准MOSFET。
图4示出了本发明的实施例。示出了n型衬底(1)、n+型外延缓冲层(2)、n型漂移外延层(3)、p型栅格层(4)、p型馈电层(5)、n型外延再生层(6)、欧姆接触件(7)、p阱区(8a，8b)、n+源极区(9a，9b)、栅极氧化物(10)、源极欧姆接触件(11)、栅极接触件(12)、隔离层(13)、金属化层(14)、肖特基接触件(15)、金属化件(17)和外延生长的p型区(18)。在该特定实施例中，仅在接近外延生长的p型区(18)的拐角处应用p型馈电层(5)，以便减轻拐角的影响。从图4可以看出，在p型馈电层(5)的上部与外延生长的p型区(18)的下部之间存在一定距离。该距离在0-5μm的范围内。
图5示出了根据本发明的另一实施例，除了p型馈电层(5)和外延生长的p型区(18)的配置之外，该实施例具有与图4中相同的部分以及与图4中几乎相同的器件。
图6示出了根据本发明的器件的部分，为清楚起见未示出一些部分。示出了金属化层(17)、n型衬底(1)、n+型外延缓冲层(2)、n型漂移外延层(3)和外延生长的p型区(18)、以及平行于n型衬底(1)的平面和外延生长的p型区(18)在包括该平面投影的边界线(l)的平面上的投影。该平面上边界线(l)的周围用实线表示，使得从边界线(l)到周围任何点的距离最大为0.5μm。周围区域的任何拐角都被圆化，使得围绕该线的周围由半径为0.5μm的圆确定，该圆沿边界线(l)移动。
具体实施方式
在公开和详细描述本发明之前，应理解的是，由于这样的化合物、配置、方法步骤、衬底和材料可能会有所不同，所以本发明不限于本文公开的特定化合物、配置、方法步骤、衬底和材料。还应理解的是，本文所采用的术语仅用于描述特定实施方案的目的，并非旨在限制，因为本发明的范围仅由所附权利要求及其等同形式来限制。
必须注意的是，如在本说明书和所附权利要求中所使用的，单数形式“一”、“一个”和“该”包括复数对象，除非上下文另有明确规定。
如在整个说明书和权利要求中使用的“掩埋栅格”表示一种导电类型的材料在相反导电类型的材料中的栅格结构。
如在整个说明书和权利要求中使用的“导电类型”表示半导体材料中的导电类型。N型表示电子传导，意味着过剩的电子在半导体中移动以产生电流，而p型表示空穴传导，意味着过剩的空穴在半导体中移动以产生电流。通过施主掺杂获得了n型半导体材料，并且通过受主掺杂剂获得了p型半导体。在SiC中，氮通常用作施主掺杂剂，而铝用作受主掺杂剂。如果材料是诸如SiC的掺杂半导体，则该材料具有导电类型p或导电类型n。本领域技术人员意识到，在半导体器件中，当所有的p掺杂的材料都交换为n掺杂的材料(即n和p可以改变位置)时，所有的n掺杂的材料都可以交换为p掺杂的材料，并且也能够获得类似的器件。
如在整个说明书和权利要求中使用的“掺杂”表示诸如SiC的本征半导体已经添加了杂质，以调节其电性能并且成为非本征半导体。
如在整个说明书和权利要求中使用的“外延”表示该材料利用外延生长(在这种情况下是SiC的外延生长)制造。
如在整个说明书和权利要求中使用的“衬底”表示在其上构建功率器件的一块材料。
如果没有其它定义，本文中使用的任何术语和科技术语旨在具有本发明所属领域的技术人员通常理解的含义。
在第一方面，提供了一种器件，其包括以下部分：
n型衬底(1)，
n型漂移外延层(3)，其在n型衬底(1)上，
n型外延再生层(6)，其在n型漂移外延层(3)上，
p型栅格层(4)，其包括在n型漂移外延层(3)中的栅格，并且与n型外延再生层(6)接触，
p型馈电层(5)，其在n型漂移外延层(3)中，并且与n型外延再生层(6)接触，栅格层(4)和p型馈电层(5)连接，
欧姆接触件(7)，其至少部分地被应用在p型馈电层(5)上，
p阱区(8a，8b)，
n+源极区(9a，9b)，
栅极氧化物(10)，
源极欧姆接触件(11)，
欧姆接触件(7)经由金属化层(14)连接至源极欧姆接触件(11)，
p阱区(8a，8b)被布置为使得其与n型外延再生层(6)、n+源极区(9a，9b)、栅极氧化物(10)和源极欧姆接触件(11)接触，
n+源极区(9a，9b)被布置为使得其与p阱区(8a，8b)、栅极氧化物(10)和源极欧姆接触件(11)接触，
栅极接触件(12)，
隔离层(13)，其用于使栅极接触件(12)与金属化层(14)区域隔离，
栅极氧化物(10)与p阱区(8a，8b)、n+源极区(9a，9b)、栅极接触件(12)和隔离层(13)接触，
栅极氧化物(10)可选地与n型外延再生层(6)和源极欧姆接触件(11)接触，
肖特基接触件(15)
金属化层(14)至少部分地被应用在器件上并且与肖特基接触件(15)接触，并且肖特基接触件(15)与n型外延再生层(6)接触，
漏极欧姆接触件和金属化件(17)。
本领域技术人员意识到，即使权利要求和说明书中限定了n型衬底(1)、n型漂移外延层(3)和p型栅格层(4)等，所有的n型和p型材料都可以互换，使得所有n掺杂(n型)材料都是p掺杂(p型)材料，并且使得所有p掺杂(p型)材料都是n掺杂(n型)材料。现今最常见的商用衬底是n型，因此在权利要求和说明书中已经选择了n型衬底，但是如果将所有n型和p型材料互换，则本发明可以得到同样好的结果。
在一个实施例中，该器件包括在n型衬底(1)与n型漂移外延层(3)之间的n+型外延缓冲层(2)。
在一个实施例中，该器件包括与n型外延再生层(6)、p阱区(8a)和栅极氧化物(10)接触的JFET区(16)。在一个实施例中，JFET区域是n型掺杂的JFET区域。
在一个实施例中，p阱区包括注入层(8a)。
在一个实施例中，p阱区包括外延层(8b)。
在一个实施例中，n+源极区包括注入层(9a)。
在一个实施例中，n+源极区包括外延层(9b)。
在一个实施例中，栅极接触件(12)包括多晶硅。
在一个实施例中，肖特基接触件(15)包括金属。
在一个实施例中，肖特基接触件(15)包括多晶硅。
在一个实施例中，欧姆接触件(7)包括金属。在这样的实施例中，欧姆接触件(7)被称为金属欧姆接触件。
在一个实施例中，p型栅格层(4)包括多个栅格，其中至少一部分栅格具有位于栅格之下居中的凸缘，所述凸缘定位成朝向n型衬底(1)，所述凸缘的横向尺寸小于栅格。此特征提高了栅格的电场屏蔽效率，从而降低了器件表面的电场。这将增大阻断电压并降低泄漏电流，而不会增加正向电阻。另外，借助于该设计，可以使用更宽的栅格间距，从而降低导通电阻。该结构更能耐受工艺变化，例如离子注入中的未对准、剂量和能量变化、刻蚀深度等。
在一个实施例中，p型栅格层(4)包括多个栅格，并且其中每个栅格包括上部和下部，所述下部朝向n型衬底(1)，并且其中，上部是利用外延生长制造的，并且其中，下部是利用离子注入制造的。在该实施例中，可以制造具有圆化拐角的栅格以及具有高掺杂程度的上部。可以制造出具有高效的电压阻断、高电流传导、低总电阻、高浪涌电流性能和快速切换的组件。
图1a、图1b和图2中描绘的实施例是具有MOSFET和肖特基二极管的重复单元的表示，所述MOSFET和肖特基二极管旨在在器件中被重复。共享的漂移层和掩埋栅格的存在允许关于重复单元如何被重复的不同设计。在器件的一个实施例中，将结构(8-13)(M)和肖特基接触件(15)(S)重复，使得在肖特基接触件(15)位于每个结构(8-13)之间的情况下，结构(8-13)和肖特基接触件(15)交替(-M-S-M-S-M-S-M-)。
在一个实施例中，在每个第二结构(8-13)(M)之间存在肖特基接触件(15)(S)，使得该结构是-M-M-S-M-M-S-M-M-S-M-M-。也包括其他组合。所有实施例都包括至少一个欧姆接触件(7)以及其他必要的特征。
在一个实施例中，金属化层(14)被应用在器件的表面上，使得其与除栅极(12)之外的所有暴露的部分接触。
在一个实施例中，n型外延再生层(6)包括具有不同掺杂程度和厚度的至少两个n型外延再生层，作为漂移层或电流散布层。电流散布层改善了电流的分布，因此能够改善器件的性能。在一个实施例中，与最远离p型栅格层(4)的n型外延再生层(6)相比，最接近p型栅格层(4)的n型外延再生层(6)具有较高的掺杂浓度。在另一个实施例中，与最远离p型栅格层(4)的n型外延再生层(6)相比，最接近p型栅格层(4)的n型外延再生层(6)具有较低的掺杂浓度。在一个实施例中，n型外延再生层(6)在掺杂浓度上具有梯度。在一个实施例中，最接近p型栅格层(4)，该梯度具有最高掺杂浓度。在另一个实施例中，最接近p型栅格层(4)，该梯度具有最低掺杂浓度。在一个实施例中，远离p型栅格层(4)，存在从低到高再到低的梯度。在一个这样的实施例中，与n型外延再生层(6)的中间部分相比，n型外延再生层(6)最接近p型栅格层(4)和最远离p型栅格层(4)的掺杂浓度较低。
在一个实施例中，p型栅格层(4)在至少第一方向上具有重复结构，该重复结构在至少第一方向上以规则的距离重复，并且其中，结构(8-13)和肖特基接触件(15)在至少第二方向上具有重复结构，该重复结构在至少第二方向上以规则的距离重复。第一方向是被选择以使得存在重复结构的任何方向，该重复结构沿着选择的方向移动时规则地重复自身。为了确定在一个方向上是否存在重复结构，绘制了该方向上的线，并且研究了与该线相交的任何结构，以查看该结构是否重复。从一个重复特征到下一个相应重复特征的距离称为节距。第二方向也是如此。第一方向和第二方向可以相同或不同。
在一个实施例中，沿着任何可能的限定方向，p型栅格层(4)的重复结构之间的距离与结构(8-13)和肖特基接触件(15)的重复结构之间的距离不同，这些距离是沿着相同方向测量的。因此，在p型栅格层(4)的重复结构与(8-13)和(15)的重复结构之间没有对准。这对于组件的制造是有利的，因为可以将p型栅格层(4)设计为在顶部具有许多不同的重复结构。
在一个实施例中，重复结构是沿着不同的方向，使得第一方向与第二方向不同。在替代的实施例中，重复结构是沿着相同方向，即第一方向和第二方向相同。在一个实施例中，重复结构是形成栅格和六边形的线的组合。在另一个实施例中，重复结构是形成栅格和正方形的线的组合。也包括其他组合。
在一个实施例中，存在与欧姆接触件(7)接触的至少有一个外延生长的p型区(18)，其中，对于每个外延生长的p型区(18)，p型馈电层(5)包括至少一个区域，其中外延生长的p型区(18)在与n型衬底(1)平行的平面上的投影具有边界线(l)，该边界线限制了外延生长的p型区(18)的投影，其中至少应用p型馈电层(5)，使得p型馈电层(5)在与n型衬底(1)平行的平面上的投影位于边界线(l)的周围，使得从边界线(l)到周围任何点的距离最大为0.5μm，并且其中，还应用了p型馈电层(5)，使得从外延生长的p型区(18)的下部至p型馈电层(5)的上部的距离在0-5μm的范围内，向上的方向由垂直离开n型衬底(1)的方向给出。在图4中描绘了包括至少一个外延生长的p型区(18)的实施例。该实施例的优点包括：由于利用该技术能够得到高掺杂外延生长的p型区(18)，使得较低的正向电压降和改善的注入效率，而具有较高的浪涌电流性能。另外，通过改变p型馈电层(5)和外延生长的p型区(18)的尺寸和掺杂分布，对于不同的电压类别，存在设计灵活性。图6示出了包括外延生长的p型区(18)及其在与n型衬底(1)平行的平面上的投影的衬底的视图。可以确定边界线(l)的周围，以使半径为0.5μm的圆沿边界线(l)移动，并且该圆扫过的区域在所述周围的范围内，使得从边界线(l)到所述周围中的任何点的距离最大为0.5μm。这适用于边界线(l)的任何形状。如果外延生长的p型区(18)具有非常长的沟槽的形式，则可能存在两条边界线。如果从上方观察，即从看n型衬底(1)的最大区域的位置观察，则p型馈电层(5)被应用为接近外延生长的p型区(18)的边界，更具体地，是在离边界线±0.5μm以内。这限定了与边界线相距±0.5μm的周围区域，并且至少在该周围区域中应用p型馈电层(5)，也可以在该周围区域的外部应用p型馈电层(5)。从侧面看，即看器件的截面，p型馈电层(5)也应当被应用为非常接近外延生长的p型区(18)。然后，使p型馈电层(5)与外延生长的p型区(18)接触，或者在外延生长的p型区(18)之下最大5μm处。由于外延生长的p型区(18)的投影用于确定边界线(l)，因此外延生长的p型区(18)的最大部分确定了p型馈电层(5)的位置。由于p型馈电层(5)在图4所示方向上的截面非常接近矩形，因此该条件将意味着p型馈电层(5)至少被应用为接近拐角，它们将减轻尖角对电场的影响。
本发明是用于集成具有高集成密度的功率MOSFET和肖特基二极管的一种解决方案。这是通过利用掩埋栅格(BG)作为结势垒，以通过单独的层屏蔽阻断时的电场来实现的。这样，整个表面区域能够用于MOSFET和肖特基结构，而无需牺牲用于特殊结构的区域以降低电场。MOSFET和肖特基二极管可以放置在同一单位单元中彼此非常接近，因此可以共享同一漂移层。肖特基接触件的尺寸不受MOSFET屏蔽的限制，并且可以任意地选择MOSFET区域与肖特基二极管区域之间的比率。
栅格层屏蔽了顶层，使其免受高电场的影响。因此，对于DMOSFET，p阱掺杂浓度可以低于标准DMOSFET结构中的浓度。较低的p阱掺杂浓度会导致较高的沟道迁移率，从而导致较低的电阻以及增加的电流密度。因此，通过BG设计，与现有DMOSFET技术相比，在相同的额定电流下，DMOSFET和肖特基二极管的集成不会大幅度地增加裸片的尺寸。
肖特基二极管的阳极和MOSFET的源极接触件经由厚的金属化层(14)连接。由BG馈电件(5)以及与馈电(7)的接触区域定义了高水平的浪涌电流性能。等效器件示意图如图3所示。
对于BG的馈电设计使得可以选择馈电PN二极管(3，5，7)和BG(4)应该在哪个电压下导通，因为肖特基接触件(15)与BG(4，5)之间存在压降。PN结中的高电流水平会导致所谓的双极性退化。PN结二极管(3，5，7)在正常操作期间不起作用，但用作保护浪涌过电流。另外，BG(4)与MOSFET的p阱(8a，8b)物理上分开，可确保器件在阻断模式下的雪崩耐量，从而提供额外的保护功能。
MOSFET和肖特基二极管的集成不会增加额外的光刻步骤。如例如在Stephani,D.和Friedrichs,P.(2006)，Silicon carbide junction field effect transistors，International journal of high speed electronics and systems，16(03)，825-854中所公开的(其公开内容全文并入)，可以将多晶硅栅极接触件用作肖特基接触件。另一种方法是在同一工艺步骤中沉积薄的肖特基接触层(例如，Ti、Ni……)和厚的金属层(例如，Al、Ag……)。
必要时，可以利用隔离层(13)来代替栅极氧化物层(10)用于将肖特基接触件(15)区域图案化。

Claims (21)

1.一种器件，其包括以下部分：
n型衬底(1)，
n型漂移外延层(3)，其在所述n型衬底(1)上，
n型外延再生层(6)，其在所述n型漂移外延层(3)上，
p型栅格层(4)，其包括在所述n型漂移外延层(3)中的栅格，并且与所述n型外延再生层(6)接触，
p型馈电层(5)，其在所述n型漂移外延层(3)中，并且与所述n型外延再生层(6)接触，
所述栅格层(4)与所述p型馈电层(5)连接，
欧姆接触件(7)，其至少部分地被应用在所述p型馈电层(5)上，
p阱区(8a，8b)，
n+源极区(9a，9b)，
栅极氧化物(10)，
源极欧姆接触件(11)，
所述欧姆接触件(7)经由金属化层(14)连接至所述源极欧姆接触件(11)，
所述p阱区(8a，8b)被布置为使得其与所述n型外延再生层(6)、所述n+源极区(9a，9b)、所述栅极氧化物(10)和所述源极欧姆接触件(11)接触，
所述n+源极区(9a，9b)被布置为使得其与所述p阱区(8a，8b)、所述栅极氧化物(10)和所述源极欧姆接触件(11)接触，
栅极接触件(12)，
隔离层(13)，其用于使栅极接触件(12)与金属化层(14)区域隔离，
所述栅极氧化物(10)与所述p阱区(8a，8b)、所述n+源极区(9a，9b)、所述栅极接触件(12)和所述隔离层(13)接触，
所述栅极氧化物(10)选择性地与所述n型外延再生层(6)和所述源极欧姆接触件(11)接触，
肖特基接触件(15)，
所述金属化层(14)至少部分地被应用在所述器件上并且与所述肖特基接触件(15)接触，而所述肖特基接触件(15)与所述n型外延再生层(6)接触，
漏极欧姆接触件和金属化件(17)。
2.根据权利要求1所述的器件，其中，所述器件包括在所述n型衬底(1)与所述n型漂移外延层(3)之间的n+型外延缓冲层(2)。
3.根据权利要求1-2中的任一项所述的器件，其中，所述器件包括JFET区域(16)，所述JFET区域(16)与所述n型外延再生层(6)、所述p阱区(8a，8b)和栅极氧化物(10)接触。
4.根据权利要求1-3中的任一项所述的器件，其中，所述p阱区包括注入层(8a)。
5.根据权利要求1-3中的任一项所述的器件，其中，所述p阱区包括外延层(8b)。
6.根据权利要求1-5中任一项所述的器件，其中，所述n+源极区包括注入层(9a)。
7.根据权利要求1、2、3和5中的任一项所述的器件，其中，所述n+源极区包括外延层(9b)。
8.根据权利要求1至7中的任一项所述的器件，其中，所述栅极接触件(12)包括多晶硅。
9.根据权利要求1至8中的任一项所述的器件，其中，所述肖特基接触件(15)包括金属。
10.根据权利要求1至8中的任一项所述的器件，其中，所述肖特基接触件(15)包括多晶硅。
11.根据权利要求1至10中的任一项所述的器件，其中，所述p型栅格层(4)包括多个栅格，其中，至少一部分栅格具有位于栅格之下居中的凸缘，所述凸缘定位为朝向所述n型衬底(1)，所述凸缘的横向尺寸小于所述栅格。
12.根据权利要求1-11中的任一项所述的器件，其中，所述p型栅格层(4)包括多个栅格，并且其中，每个栅格包括上部和下部，所述下部朝向所述n型衬底(1)，并且其中，所述上部是利用外延生长制造的，并且其中，所述下部是利用离子注入制造的。
13.根据权利要求1至12中的任一项所述的器件，其中，所述n型外延再生层(6)包括具有不同的掺杂程度和厚度的至少两个n型外延再生层，作为漂移层或电流散布层。
14.根据权利要求13所述的器件，其中，与最远离所述p型栅格层(4)的所述n型外延再生层(6)相比，最接近所述p型栅格层(4)的所述n型外延再生层(6)具有更高的掺杂浓度。
15.根据权利要求13所述的器件，其中，与最远离所述p型栅格层(4)的所述n型外延再生层(6)相比，最接近所述p型栅格层(4)的所述n型外延再生层(6)具有更低的掺杂浓度。
16.根据权利要求13至15中的任一项所述的器件，其中，所述n型外延再生层(6)在掺杂浓度上具有梯度。
17.根据权利要求16所述的器件，其中，与所述n型外延再生层(6)的中间部分相比，所述n型外延再生层(6)最接近所述p型栅格层(4)和最远离所述p型栅格层(4)的掺杂浓度较低。
18.根据权利要求1至17中的任一项所述的器件，其中，所述p型栅格层(4)在至少第一方向上具有重复结构，所述重复结构在至少所述第一方向上以规则的距离重复，并且其中，结构(8-13)和肖特基接触件(15)在至少第二方向上具有重复结构，所述重复结构在至少所述第二方向上以规则的距离重复。
19.根据权利要求18所述的器件，其中，沿任何可能的限定方向，所述p型栅格层(4)的重复结构之间的距离与所述结构(8，9，10，11，12，13)和所述肖特基接触件(15)的重复结构之间的距离不同，所述距离是沿着相同的方向测量的。
20.根据权利要求1至19中的任一项所述的器件，其中，所述结构(8，9，10，11，12，13)与所述肖特基接触件(15)交替地重复，其中，在每一个结构(8，9，10，11，12，13)之间有一个肖特基接触件(15)。
21.根据权利要求1至20中的任一项所述的器件，其中，存在与所述欧姆接触件(7)接触的至少一个外延生长的p型区(18)，其中，所述p型馈电层(5)包括每个外延生长的p型区(18)的至少一个区域，其中，所述外延生长的p型区(18)在与所述n型衬底(1)平行的平面上的投影具有限制了所述外延生长的p型区(18)的投影的边界线(l)，其中，至少应用p型馈电层(5)，使得所述p型馈电层(5)在与所述n型衬底(1)平行的平面上的投影位于所述边界线(l)的周围，使得从所述边界线(l)到所述周围的任何点的距离最大为0.5μm，并且其中，还应用所述p型馈电层(5)，使得从所述外延生长的p型区(18)的下部到所述p型馈电层(5)的上部的距离在0-5μm的范围内，向上的方向是由垂直离开所述n型衬底(1)的方向给出。
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