CN117878142A - 一种集成肖特基二极管的平面栅型mosfet及其制备方法 - Google Patents
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Abstract
本发明公开了一种集成肖特基二极管的平面栅型MOSFET及其制备方法，属于功率电子器件领域。该集成肖特基二极管的平面栅型MOSFET采用与传统MOSFET类似的方式制造，只需对栅极形成工艺稍作修改：在形成p型基区和n+源极区之后，通过干法蚀刻以分离伪栅极和栅极；与栅极相临近的重掺杂p+区与源极为欧姆接触；伪栅极与源极短接；伪栅极旁的p型基区上方形成肖特基接触区，与源极为肖特基接触，以此屏蔽漏极高电场减少泄漏电流。内置肖特基二极管能有效减小寄生PN结体二极管的少数载流子注入，使MOSFET可以获得优异的反向恢复特性。此外，伪栅极在反向导通时在栅介质层下表面吸引电子，形成沟道，帮助增大反向导通电流。
Description
技术领域
本发明涉及一种集成肖特基二极管的SiC功率MOSFET器件，属于功率电子器件领域。
背景技术
碳化硅(SiC)具有更大的禁带宽度和更高的热导率等优点，已成为最具吸引力的宽带隙功率半导体材料之一。在各种基于SiC的功率器件中，SiC MOSFET具有较低的比导通电阻(Ron,sp)和更高的开关频率。因此，它们更适合需要高密度和高功率转换效率的应用。
传统平面栅N型沟道结构的MOSFET器件，在其元胞结构中除MOS结构外仍寄生了一个体p-i-n二极管。由于体二极管采用了p-i-n结构，会导致较高的开启压降和反向恢复损耗。同时，SiC双极器件的导通过程会引发电子-空穴复合效应，这会导致体内堆积层扩展，从而导致器件的压降增大和反向偏置漏电流增加，对碳化硅器件的可靠性造成不利影响。
为了有效抑制碳化硅MOSFET器件中p-i-n二极管的开启，一种常见的做法是采用肖特基二极管与MOSFET器件反并联使用，以充当其续流二极管。但是这种做法增加了封装面积，降低了整个器件模组的通流能力。当前有一种趋势是将外部的肖特基二极管集成到SiC MOSFET本身，以提高器件的反向导通性能。一种集成肖特基二极管的沟槽栅型MOSFET技术被提出(X.Li et al.,"SiC Trench MOSFET With Integrated Self-AssembledThree-Level Protection Schottky Barrier Diode,"in IEEE Transactions onElectron Devices,vol.65,no.1,pp.347-351,Jan.2018,doi:10.1109/TED.2017.2767904.)，然而，这种结构对肖特基接触保护不够，肖特基接触容易直接承受漏极电压，导致势垒降低效应，产生非常大的反向漏电流，特别是在高温工作条件下。
另一种常见的方法是通过对原胞结构进行调整，在器件内部集成MOS沟道二极管。目前一种内置MOS沟道二极管的平面MOSFET(MCD MOSFET)被提出(M.Zhang,J.Wei,X.Zhou,H.Jiang,B.Li,and K.J.Chen,“Simulationstudy of a power MOSFET with built-inchannel diode for enhanced reverse recovery performance,”IEEE Electron DeviceLett.,vol.40,no.1,pp.79–82,Jan.2019,doi:10.1109/LED.2018.2881234.)。然而，MOS控制的沟道二极管往往需要较薄的栅氧化层，击穿电压因此而降低，对于器件长期的可靠性带来挑战。
发明内容
本发明的目的是提出一种集成肖特基二极管(SBD)的平面栅型MOSFET，内置肖特基二极管可以有效减小寄生PN结体二极管的少数载流子注入，使MOSFET可以获得优异的反向恢复特性。
本发明提出的集成肖特基二极管的平面栅型MOSFET器件，可以采用与传统MOSFET类似的方式制造，只需对栅极形成工艺稍作修改。在形成p型基区和n+源极区之后，可以进行干法蚀刻以分离伪栅极和栅极。与栅极相临近的重掺杂p+区与源极相接为欧姆接触，伪栅极与源极短接，伪栅极旁的n区进行肖特基接触形成肖特基接触区，肖特基接触区位于p型基区上方，以此屏蔽漏极高电场减少泄漏电流。具体的，本发明的技术方案如下：
一种集成肖特基二极管的平面栅型MOSFET器件，包括衬底、漂移区、p型基区、重掺杂n+区、重掺杂p+区、栅介质层、栅极、源极和漏极，其中源极位于器件顶层，漏极位于衬底的背面，其特征在于，在栅极一侧具有与之分离的伪栅极；与栅极相临近的重掺杂p+区与源极之间为欧姆接触；在与伪栅极临近的p型基区上形成肖特基接触区，该肖特基接触区为n型区，肖特基接触区的n型掺杂浓度低于所述重掺杂n+区，与源极之间为肖特基接触；所述伪栅极与源极短接。
上述集成肖特基二极管的平面栅型MOSFET器件中，源极位于重掺杂p+区、重掺杂n+区、肖特基接触区、栅极、伪栅极上方，并与重掺杂p+区、重掺杂n+区、肖特基接触区和伪栅极相短接。
优选的，所述集成肖特基二极管的平面栅型MOSFET器件为SiC功率MOSFET器件。
进一步的，所述衬底为碳化硅衬底；所述漂移区为较低浓度n型掺杂的碳化硅，掺杂浓度在1e14～5e16 cm-3范围；所述p型基区为p型掺杂的碳化硅，掺杂浓度在1e17～1e19cm-3范围；所述重掺杂p+区为高浓度p型掺杂的碳化硅，掺杂浓度不小于1e19 cm-3；所述重掺杂n+区为高浓度n型掺杂的碳化硅，掺杂浓度不小于1e19 cm-3；所述肖特基接触区为低浓度n型掺杂的碳化硅，掺杂浓度在1e15～1e17 cm-3范围；所述栅极和伪栅极为高浓度n型掺杂的多晶硅，掺杂浓度不小于1e18 cm-3；所述源极和漏极为金属电极。
本发明还提供了上述集成肖特基二极管的平面栅型MOSFET器件的制备方法，包括以下步骤：
1)在n型半导体衬底上形成本征外延层，再通过离子注入工艺对所述本征外延层进行低浓度n型掺杂，形成漂移区；
2)在漂移区表面沉积第一掩膜版，刻蚀形成p阱注入窗口，通过离子注入形成p型基区；
3)在表面形成第二掩膜版，所述第二掩膜版覆盖部分第一掩膜版及位于第一掩膜版一侧的p型基区的一部分，通过离子注入在p型基区形成轻掺杂n型区，在位于第一掩膜版另一侧的p型基区上形成的轻掺杂n型区即肖特基接触区；
4)在表面形成第三掩膜版，所述第三掩膜覆盖部分第二掩膜版和所述肖特基接触区，通过离子注入在第二掩膜版侧面露出的p型基区上形成重掺杂n+区；
5)刻蚀去除第一至第三掩膜版，退火激活注入离子；
6)在表面形成第四掩膜版，仅露出部分所述重掺杂n+区和部分所述肖特基接触区，通过离子注入形成重掺杂p+区；
7)刻蚀去除第四掩膜版，退火激活注入离子；
8)在表面形成栅介质层，在栅介质层上制备栅极和伪栅极；
9)在表面沉积栅介质层，和步骤8)的栅介质层一起包围栅极和伪栅极；
10)刻蚀栅介质层，露出部分所述重掺杂n+区及其相邻的重掺杂p+区，形成源极欧姆接触孔，然后在其上方淀积金属形成欧姆接触金属层；
11)再次刻蚀栅介质层，露出部分伪栅极、部分肖特基接触区及其相邻的重掺杂p+区，形成伪栅极接触孔和源极肖特基接触孔，然后淀积金属形成肖特基接触金属层；所述欧姆接触金属层和所述肖特基接触金属层共同构成源极；
12)在衬底背面淀积金属，形成漏极。
在本发明的一些实施方式中，上述步骤2)中利用所述第一掩膜版作为离子注入掩膜，Al离子注入形成p型基区，掺杂浓度1e17～1e19 cm-3。
在本发明的一些实施方式中，上述步骤3)利用所述第二掩膜版作为离子注入掩膜，氮离子注入形成肖特基接触区，掺杂浓度1e15～1e17 cm-3。
在本发明的一些实施方式中，上述步骤4)利用所述第三掩膜版作为离子注入掩膜，氮离子注入形成重掺杂n+区，掺杂浓度不小于1e19 cm-3。所述重掺杂n+区和所述肖特基接触区分别位于器件的两端。
在本发明的一些实施方式中，上述步骤6)利用所述第四掩膜版作为离子注入掩膜，铝离子注入形成重掺杂p+区，掺杂浓度不小于1e19 cm-3。
在本发明的一些实施方式中，上述步骤5)和步骤7)的退火温度在1400～1800℃之间。
在本发明的一些实施方式中，上述步骤8)中，在器件表面通过热氧化形成栅氧化层(二氧化硅栅介质层)；在栅氧化层上先沉积多晶硅，再干法刻蚀形成多晶硅栅极和伪栅极。所述栅极覆盖部分重掺杂n+区和同侧的p型基区，使得当其电位高于阈值电压时，在栅氧化层下表面形成导电沟道。所述伪栅极靠近肖特基接触区一侧。
在本发明的一些实施方式中，所述栅介质层为二氧化硅，在步骤10)和11)通过湿法腐蚀的方法刻蚀二氧化硅栅介质层。
与现有平面栅型MOSFET器件相比，本发明的有益效果体现在：
当漏极与源极之间加负压时，源极电位高于漏极电位，由于肖特基二极管的开启电压小于MOSFET的体二极管，肖特基二极管开启，体二极管失活，从而减少了死区时间的损耗，增强反向恢复能力。另一方面，由于p型基区的存在，两p型基区相互耦合，正向耐压时屏蔽肖特基二极管处高电场，减少泄漏电流。同时，栅极的静电屏蔽作用变强，导致Qgd变小。此外，伪栅极在反向导通时在栅介质层下表面吸引电子，形成沟道，帮助增大反向导通电流。
附图说明
图1至图14分别是实施例一的工艺步骤1至步骤14完成的器件结构示意图，其中图14为最终获得的集成肖特基二极管的平面栅型MOSFET器件的二维截面结构示意图。
具体实施方式
下面结合附图，通过实施例详细阐述本发明的技术方案，但不以任何方式限制本发明的范围。
实施例一
本实施例制备的MOSFET器件结构如图14所示。该MOSFET器件结构包括衬底1、漂移区2、p型基区4、肖特基接触区6、重掺杂n+区8、重掺杂p+区10、栅极12、伪栅极13、二氧化硅介质层14、欧姆金属层15、肖特基金属层16、漏极层17。源电极位于重掺杂p+区10、重掺杂n+区8、肖特基接触区6、栅极12、伪栅极13上方，并与重掺杂p+区10、重掺杂n+区8、肖特基接触区6和伪栅极13相短接。根据目前的制备工艺，衬底可以采用碳化硅衬底。漂移区可采用较低浓度n型掺杂的SiC，需要一定的长度和宽度以满足耐压需求。p型基区可采用p型掺杂的碳化硅。重掺杂p+区可采用高浓度p型掺杂的碳化硅。重掺杂n+区可采用高浓度n型掺杂的碳化硅。肖特基接触区可采用低浓度n型掺杂的碳化硅。栅极和伪栅极可采用高浓度n型掺杂的多晶硅。
具体工艺流程包括：
步骤1：提供n型SiC衬底1，先采用外延工艺(如化学气相沉积)在衬底1的上表面形成本征外延层，外延层厚度范围为5～25μm；然后再通过离子注入工艺在所述本征外延层内注入n型的掺杂离子以形成低浓度n型掺杂的外延层，如图1所示，该状态下的器件结构包括衬底1和同掺杂类型的漂移区2。
步骤2：在所述漂移区2表面形成第一掩膜版3，并通过所述第一掩膜版3进行离子注入形成p型基区4。第一掩膜版3的材料可以是二氧化硅、金属、光刻胶等，通过光刻刻蚀形成p阱注入窗口，利用所述第一掩膜版3作为离子注入掩膜，Al离子注入形成p型基区4，如图2所示，掺杂浓度1e17～1e19 cm-3。
步骤3：在器件表面形成第二掩膜版5，并进行离子注入形成肖特基接触区6。第二掩膜版5的材料可以是二氧化硅、金属、光刻胶等。所述第二掩膜版6覆盖部分第一掩模版3与p型基区4其中一侧的一部分(记为左侧)，露出p型基区4该侧的另一部分与另一侧的p型基区4(记为右侧)，如图3所示，利用所述第二掩膜版5作为离子注入掩膜，氮离子注入形成轻掺杂n型区即肖特基接触区6，掺杂浓度1e15～1e17 cm-3。肖特基接触区6的掺杂类型与漂移区2掺杂类型相同。
步骤4：在器件表面形成第三掩膜版7，并进行离子注入形成重掺杂n+区8。第三掩膜版7的材料可以是二氧化硅、金属、光刻胶等。所述第三掩膜版7覆盖第一掩模版3、第二掩模版5的部分、肖特基接触区6，露出左侧轻掺杂n型区，利用所述第三掩膜版7作为离子注入掩膜，氮离子注入形成重掺杂n+区8，如图4所示，掺杂浓度不小于1e19 cm-3。
步骤5：刻蚀去除第一至第三掩膜版，并在高温环境下进行激活退火工艺，退火温度在1400摄氏度到1800摄氏度之间，激活注入的氮离子，得到如图5所示的器件结构。
步骤6：在器件表面形成第四掩膜版9，并进行离子注入形成重掺杂p+区10。第四掩膜版9的材料可以是二氧化硅、金属、光刻胶等。所述第四掩膜版覆盖器件表面，仅露出部分肖特基接触区6与部分重掺杂n+型区8，利用所述第四掩膜版9作为离子注入掩膜，铝离子注入形成重掺杂p+区10，如图6所示，掺杂浓度不小于1e19 cm-3。
步骤7：刻蚀去除第四掩膜版9，并在高温环境下进行激活退火工艺，退火温度在1400摄氏度到1800摄氏度之间，激活注入的铝离子，得到如图7所示的器件结构。
步骤8：在器件表面形成栅氧化层11，在所述栅氧化层11上先沉积多晶硅，再通过干法刻蚀形成多晶硅栅极12和伪栅极13，如图8所示。其中，所述栅极12覆盖p型基区4与部分重掺杂n+区8，使得当其电位高于阈值电压时，在栅氧化层下表面形成导电沟道。所述伪栅极13靠近肖特基接触区6一侧。
步骤9：在器件表面沉积二氧化硅介质层14，栅氧化层11一起包围栅极12和伪栅极13，如图9所示。
步骤10：通过湿法腐蚀工艺刻蚀二氧化硅介质层14，露出部分所述重掺杂n+区8和相邻的重掺杂p+区，形成源极接触孔，如图10所示。
步骤11：在所述源极接触孔上淀积金属，形成欧姆接触金属层15，如图11所示。所述欧姆接触金属层15可选金属Ni、金属Al、金属Ti或金属Al/Ti等。
步骤12：可通过湿法腐蚀工艺刻蚀二氧化硅介质层14，露出部分所述伪栅极13、部分肖特基接触区6以及相邻的重掺杂p+区10，形成伪栅极接触孔和源极接触孔，如图12所示。
步骤13：在肖特基接触区6和相邻的所述重掺杂p+区10之上以及所述伪栅极13的通孔处淀积金属，形成肖特基接触金属层16，如图13所示。所述肖特基接触金属层16与所述欧姆接触金属层15共同构成源极。
步骤14：在衬底1背面淀积金属，形成漏极17，如图14所示。
Claims (10)
1.一种集成肖特基二极管的平面栅型MOSFET器件，包括衬底、漂移区、p型基区、重掺杂n+区、重掺杂p+区、栅介质层、栅极、源极和漏极，其中源极位于器件顶层，漏极位于衬底的背面，其特征在于，在栅极一侧具有与之分离的伪栅极；与栅极相临近的重掺杂p+区与源极之间为欧姆接触；与伪栅极临近的p型基区上形成肖特基接触区，该肖特基接触区为n型区，肖特基接触区的n型掺杂浓度低于所述重掺杂n+区，与源极之间为肖特基接触；所述伪栅极与源极短接。
2.如权利要求1所述的平面栅型MOSFET器件，其特征在于，该器件为SiC功率MOSFET器件。
3.如权利要求2所述的平面栅型MOSFET器件，其特征在于，所述衬底为碳化硅衬底，所述漂移区为较低浓度n型掺杂的碳化硅，所述p型基区为p型掺杂的碳化硅，所述重掺杂p+区为高浓度p型掺杂的碳化硅，所述重掺杂n+区为高浓度n型掺杂的碳化硅，所述肖特基接触区为低浓度n型掺杂的碳化硅，所述栅极和伪栅极为高浓度n型掺杂的多晶硅，所述源极和漏极为金属电极。
4.如权利要求3所述的平面栅型MOSFET器件，其特征在于，所述漂移区掺杂浓度在1e14～5e16 cm-3范围，所述p型基区掺杂浓度在1e17～1e19 cm-3范围，所述重掺杂p+区掺杂浓度不小于1e19 cm-3，所述重掺杂n+区掺杂浓度不小于1e19 cm-3，所述肖特基接触区掺杂浓度在1e15～1e17 cm-3范围，所述栅极和伪栅极为高浓度n型掺杂的多晶硅，掺杂浓度不小于1e18 cm-3。
5.权利要求1～4任一所述的集成肖特基二极管的平面栅型MOSFET器件的制备方法，包括以下步骤：
1)在n型半导体衬底上形成本征外延层，再通过离子注入工艺对所述本征外延层进行低浓度n型掺杂，形成漂移区；
2)在漂移区表面沉积第一掩膜版，刻蚀形成p阱注入窗口，通过离子注入形成p型基区；
3)在表面形成第二掩膜版，所述第二掩膜版覆盖部分第一掩膜版及位于第一掩膜版一侧的p型基区的一部分，通过离子注入在位于第一掩膜版另一侧的p型基区上形成轻掺杂n型区即肖特基接触区；
4)在表面形成第三掩膜版，所述第三掩膜覆盖部分第二掩膜版和所述肖特基接触区，通过离子注入在第二掩膜版侧面露出的p型基区上形成重掺杂n+区；
5)刻蚀去除第一掩膜版、第二掩膜版和第三掩膜版，退火激活注入离子；
6)在表面形成第四掩膜版，仅露出部分所述重掺杂n+区和部分所述肖特基接触区，通过离子注入形成重掺杂p+区；
7)刻蚀去除第四掩膜版，退火激活注入离子；
8)在表面形成栅介质层，在栅介质层上制备栅极和伪栅极；
9)在表面沉积栅介质层，和步骤8)的栅介质层一起包围栅极和伪栅极；
10)刻蚀栅介质层，露出部分所述重掺杂n+区及其相邻的重掺杂p+区，形成源极欧姆接触孔，然后在其上方淀积金属形成欧姆接触金属层；
11)再次刻蚀栅介质层，露出部分伪栅极、部分肖特基接触区及其相邻的重掺杂p+区，形成伪栅极接触孔和源极肖特基接触孔，然后淀积金属形成肖特基接触金属层；所述欧姆接触金属层和所述肖特基接触金属层共同构成源极；
12)在衬底背面淀积金属，形成漏极。
6.如权利要求5所述的制备方法，其特征在于，步骤2)中利用所述第一掩膜版作为离子注入掩膜，Al离子注入形成p型基区；步骤3)中利用所述第二掩膜版作为离子注入掩膜，氮离子注入形成肖特基接触区；步骤4)中利用所述第三掩膜版作为离子注入掩膜，氮离子注入形成重掺杂n+区；步骤6)中利用所述第四掩膜版作为离子注入掩膜，Al离子注入形成重掺杂p+区。
7.如权利要求5所述的制备方法，其特征在于，步骤5)和步骤7)的退火温度在1400～1800℃之间。
8.如权利要求5所述的制备方法，其特征在于，步骤8)中在器件表面通过热氧化形成二氧化硅栅介质层。
9.如权利要求5所述的制备方法，其特征在于，步骤8)中在栅介质层上先沉积多晶硅，再干法刻蚀形成多晶硅栅极和伪栅极。
10.如权利要求5所述的制备方法，其特征在于，步骤9)中所述栅介质层为二氧化硅，在步骤10)和11)通过湿法腐蚀的方法刻蚀栅介质层。
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| CN202410173791.1A CN117878142A (zh) | 2024-02-07 | 2024-02-07 | 一种集成肖特基二极管的平面栅型mosfet及其制备方法 |
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2024
- 2024-02-07 CN CN202410173791.1A patent/CN117878142A/zh active Pending
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