CN114927561A - 一种碳化硅mosfet器件 - Google Patents
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Abstract
本发明提供一种碳化硅MOSFET器件，属于功率半导体器件领域。本发明提出的器件，通过对多晶硅电极区进行不同掺杂，以PN结自隔离的方法将其分为两段，通过将肖特基金属和第二导电类型半导体形成肖特基接触，提升了器件的第三象限性能，实现了低的反向开启电压和导通损耗，槽底的高掺杂剂量的第二导电类型半导体既可以屏蔽槽壁底部的电场，又可以保护槽底的肖特基界面，提高了器件可靠性，相比传统的槽型MOSFET，该器件栅漏较小的交叠面积有效降低密勒电容，因此该器件有更小的正向开关损耗。
Description
技术领域
本发明属于电子科学与技术领域，主要涉及到功率半导体器件技术，具体来说涉及碳化硅MOSFET器件。
背景技术
宽禁带半导体材料碳化硅是制备高压功率器件的一种理想材料，相较于硅材料，其具有高的临界击穿电场强度、载流子漂移速度、热导率，材料的各类优值高，因此特别适用于大功率、高温和辐射环境中。
MOSFET是功率器件中使用最广泛的一种器件结构，由于没有电荷存储效应，碳化硅MOSFET相比双极器件，有更好的开关特性与更低的开关损耗。沟槽栅碳化硅MOSFET由于无JFET区，且提高了沟道密度，相较于平面栅MOSFET有更好的正向导通能力。分裂栅沟槽碳化硅MOSFET减小了栅漏之间的交叠面积，有效降低密勒电容Cgd，实现更快的开关速度，从而减小了MOSFET的开关损耗。
随着电力电子技术的发展，在高功率密度与能效方面对功率器件提出了更高的要求，碳化硅MOSFET器件作为电力电子系统的核心器件，不仅要有出色的第一象限电学性能，第三象限电学性能也需要特别优化。传统的碳化硅MOSFET中的寄生二极管，具有第三象限导通能力，但是由于碳化硅材料特性，其导通电压高达3V，因此器件第三象限工作时损耗较大。此外，由于碳化硅外延材料的堆垛层错等材料缺陷尚未解决，碳化硅MOSFET体二极管双极工作会造成双极退化效应，导致器件的性能退化。
基于上述原因，有研究人员提出在碳化硅MOSFET器件中单片集成肖特基二极管。因为肖特基二极管有低的导通电压，可以大大降低器件第三象限工作的导通损耗。但是肖特基二极管反向阻断时由于镜像力造成的肖特基势垒下降效应会导致器件的反向泄漏电流增大，从而导致整个碳化硅MOSFET的泄漏电流增大。
发明内容
本发明主要目的是：提升碳化硅MOSFET器件的第三象限性能，同时优化器件阻断状态下的泄漏电流，保护氧化层，提升器件可靠性。
为实现上述发明目的，本发明技术方案如下：
一种碳化硅MOSFET器件，包括：金属化漏极1、金属化漏极1上方的第一导电类型衬底2、位于第一导电类型衬底2上方的第一导电类型外延层3、位于第一导电类型外延层3上方的第一导电类型高掺杂区4、位于第一导电类型高掺杂区4上方的第二导电类型轻掺杂体区5、位于第二导电类型轻掺杂体区5上方的第二导电类型接触区6和第一导电类型接触区7、位于第二导电类型接触区6和第一导电类型接触区7上方的金属化源极8；相邻第二导电类型轻掺杂体区5之间具有沟槽结构，所述沟槽结构与金属化源极8通过介质层9实现隔离；所述沟槽结构的侧壁具有栅氧化层14，所述栅氧化层14与第一导电类型高掺杂区4、第二导电类型轻掺杂体区5和第一导电类型接触区7的侧面直接接触；所述沟槽内部填充第一导电类型重掺杂多晶硅栅10和第二导电类型轻掺杂多晶硅11，且所述第一导电类型重掺杂多晶硅栅10位于第二导电类型轻掺杂多晶硅11正上方，所述第一导电类型重掺杂多晶硅栅10的下表面超过第二导电类型轻掺杂体区5的下表面；第二导电类型轻掺杂多晶硅11底部两侧具有第二导电类型重掺杂多晶硅13，所述第二导电类型轻掺杂多晶硅11底部中间具有金属层16，所述第二导电类型重掺杂多晶硅13和所述金属层16侧面直接接触；所述金属层16正下方具有肖特基金属层12；栅氧化层14和第二导电类型重掺杂多晶硅13的正下方具有第二导电类型重掺杂半导体区15；金属层16与第二导电类型重掺杂多晶硅13形成欧姆接触，肖特基金属层12与第一导电类型外延层3形成肖特基接触，所述金属层16通过版图设计利用通孔实现与金属化源极8的电位连接。
作为优选方式，第二导电类型重掺杂半导体区15包围栅氧化层14槽角部分。
本发明还提供第二种碳化硅MOSFET器件，包括：金属化漏极1、金属化漏极1上方的第一导电类型半导体2、位于第一导电类型衬底2上方的第一导电类型外延层3、位于第一导电类型外延层3上方的第一导电类型高掺杂区4、位于第一导电类型高掺杂区4上方的第二导电类型轻掺杂体区5、位于第二导电类型轻掺杂体区5上方的第二导电类型接触区6和第一导电类型接触区7、位于第二导电类型接触区6和第一导电类型接触区7上方的金属化源极8；相邻第二导电类型轻掺杂体区5之间具有沟槽结构，所述沟槽结构与金属化源极8通过介质层9实现隔离；所述沟槽结构的侧壁具有栅氧化层14，所述栅氧化层14与第一导电类型高掺杂区4、第二导电类型轻掺杂体区5和第一导电类型接触区7的侧面直接接触；所述沟槽内部填充第一导电类型重掺杂多晶硅栅10和第二导电类型轻掺杂多晶硅11，且所述第一导电类型重掺杂多晶硅栅10位于第二导电类型轻掺杂多晶硅11正上方，所述第一导电类型重掺杂多晶硅栅10的下表面超过第二导电类型轻掺杂体区5的下表面；第二导电类型重掺杂多晶硅13位于第二导电类型轻掺杂多晶硅11之下，金属层16位于第二导电类型重掺杂多晶硅13之下，肖特基金属层12位于金属层16之下，且肖特基接触电极12与栅氧化层14槽底齐平；栅氧化层14和肖特基金属层12的正下方具有第二导电类型重掺杂半导体区15；金属层16与第二导电类型重掺杂多晶硅13形成欧姆接触，肖特基金属层12与第一导电类型外延层3形成肖特基接触，所述金属层16通过版图设计利用通孔实现与金属化源极8的电位连接。
本发明还提供第三种碳化硅MOSFET器件，包括金属化漏极1、金属化漏极1上方的第一导电类型半导体2、位于第一导电类型衬底2上方的第一导电类型外延层3、位于第一导电类型外延层3上方的第一导电类型高掺杂区4、位于第一导电类型高掺杂区4上方的第二导电类型轻掺杂体区5、位于第二导电类型轻掺杂体区5上方的第二导电类型接触区6和第一导电类型接触区7、位于第二导电类型接触区6和第一导电类型接触区7上方的金属化源极8；相邻第二导电类型轻掺杂体区5之间具有沟槽结构，所述沟槽结构与金属化源极8通过介质层9实现隔离；所述沟槽结构的侧壁具有栅氧化层14，所述栅氧化层14与第一导电类型高掺杂区4、第二导电类型轻掺杂体区5和第一导电类型接触区7的侧面直接接触；所述沟槽内部填充第一导电类型重掺杂多晶硅栅10和第二导电类型轻掺杂多晶硅11，且所述第一导电类型重掺杂多晶硅栅10位于第二导电类型轻掺杂多晶硅11正上方，所述第一导电类型重掺杂多晶硅栅10的下表面超过第二导电类型轻掺杂体区5的下表面；第二导电类型重掺杂多晶硅13位于第二导电类型轻掺杂多晶硅11之下并与栅氧化层14槽底齐平，肖特基金属层12位于第二导电类型重掺杂多晶硅13与栅氧化层14之下，肖特基金属层12的正下方具有第二导电类型重掺杂半导体区15；肖特基金属层12与第一导电类型外延层3形成肖特基接触。
作为优选方式，第二导电类型重掺杂半导体区15为分离的多个子区域，或连续的一片区域。
作为优选方式，第一导电类型为n型，第二导电类型为p型。
作为优选方式，第一导电类型为p型，第二导电类型为n型。
作为优选方式，半导体为碳化硅。
作为优选方式，重掺杂的掺杂浓度大于1E19cm-3，轻掺杂的掺杂浓度小于1E16cm-3，高掺杂的掺杂浓度在1E15cm-3和1E16cm-3之间。
本发明的有益效果为：1：本发明提出的碳化硅MOSFET，通过将多晶硅电极区做成N+P-结构(当第一导电类型半导体为n型半导体时)，利用其正常工作下的栅源电位差，实现PN结反偏，在保证不穿通的情况下，实现了栅源之间的电气隔离并达到减小栅漏交叠面积的目的，减小了器件的寄生电容Cgd，从而提高器件的开关速度，减小开关损耗。2：槽底具有肖特基接触，可以提升碳化硅MOSFET第三象限性能，实现低的反向开启电压与导通损耗并且能够避免双极退化问题。3：槽底去除氧化层，避免了槽角氧化层可靠性问题，第二导电类型重掺杂半导体既可以屏蔽槽角电场还可以保护槽底集成的肖特基界面，因此该结构器件具有更高的可靠性。
附图说明
图1为本发明实施例1的器件结构图；
图2为本发明实施例2的器件结构图；
图3为本发明实施例3的器件结构图；
图4为本发明实施例4的器件结构图；
图5为本发明实施例5的器件结构图；
1为金属化漏极，2为第一导电类型衬底，3为第一导电类型外延层，4为第一导电类型高掺杂区，5为第二导电类型轻掺杂体区，6为第二导电类型接触区，7为第一导电类型接触区，8为金属化源极，9为介质层，10为第一导电类型重掺杂多晶硅栅，11为第二导电类型轻掺杂多晶硅，12为肖特基金属层，13为第二导电类型重掺杂多晶硅，14为栅氧化层，15为第二导电类型重掺杂半导体区，16为金属层。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
如图1所示，本实施例的一种碳化硅MOSFET器件，包括：金属化漏极1、金属化漏极1上方的第一导电类型衬底2、位于第一导电类型衬底2上方的第一导电类型外延层3、位于第一导电类型外延层3上方的第一导电类型高掺杂区4、位于第一导电类型高掺杂区4上方的第二导电类型轻掺杂体区5、位于第二导电类型轻掺杂体区5上方的第二导电类型接触区6和第一导电类型接触区7、位于第二导电类型接触区6和第一导电类型接触区7上方的金属化源极8；相邻第二导电类型轻掺杂体区5之间具有沟槽结构，所述沟槽结构与金属化源极8通过介质层9实现隔离；所述沟槽结构的侧壁具有栅氧化层14，所述栅氧化层14与第一导电类型高掺杂区4、第二导电类型轻掺杂体区5和第一导电类型接触区7的侧面直接接触；所述沟槽内部填充第一导电类型重掺杂多晶硅栅10和第二导电类型轻掺杂多晶硅11，且所述第一导电类型重掺杂多晶硅栅10位于第二导电类型轻掺杂多晶硅11正上方，所述第一导电类型重掺杂多晶硅栅10的下表面超过第二导电类型轻掺杂体区5的下表面；第二导电类型轻掺杂多晶硅11底部两侧具有第二导电类型重掺杂多晶硅13，所述第二导电类型轻掺杂多晶硅11底部中间具有金属层16，所述第二导电类型重掺杂多晶硅13和所述金属层16侧面直接接触；所述金属层16正下方具有肖特基金属层12；栅氧化层14和第二导电类型重掺杂多晶硅13的正下方具有第二导电类型重掺杂半导体区15；金属层16与第二导电类型重掺杂多晶硅13形成欧姆接触，肖特基金属层12与第一导电类型外延层3形成肖特基接触，所述金属层16通过版图设计利用通孔实现与金属化源极8的电位连接。
第一导电类型为n型，第二导电类型为p型。或者第一导电类型为p型，第二导电类型为n型。
优选的，半导体为碳化硅。
重掺杂的掺杂浓度大于1E19cm-3，轻掺杂的掺杂浓度小于1E16cm-3，高掺杂的掺杂浓度在1E15cm-3和1E16cm-3之间。
上述实施例中，所述第二导电类型轻掺杂多晶硅11的长度需足够长，以保证栅压降落在第一导电类型重掺杂多晶硅栅10后第二导电类型轻掺杂多晶硅11不发生穿通击穿，从而才能保证栅源之间不产生漏电流，器件能够正常工作。
下面以第一导电类型为n型，第二导电类型为p型，金属层16为铝金属为例，说明本实施例的工作原理为：
当器件正向导通时，第一导电类型重掺杂多晶硅栅10电位为正，金属化源极8接地电位，金属化漏极1接高电位。第一导电类型重掺杂多晶硅栅10与第二导电类型轻掺杂多晶硅11之间反偏，形成自隔离，不会产生从金属层16到第一导电类型重掺杂多晶硅栅10之间的漏电。第二导电类型轻掺杂体区5的侧面沟道区反型，沟道形成，器件实现正常工作。由于第一导电类型重掺杂多晶硅栅10与漏极之间有与源极相连的第二导电类型轻掺杂多晶硅11阻隔，减小了栅漏的交叠面积而减小了密勒电容，器件较传统的槽栅MOSFET开关更快，具有更低的开关损耗。当器件正常使用时，金属化漏极1电压不低于金属化源极8电压。因为金属化源极8与肖特基金属层12等电位，所以金属化漏极1电压也不低于肖特基金属层12的电压。肖特基势垒处于反偏状态，不会形成源极和漏极之间的通路。
当器件反向阻断时，第一导电类型重掺杂多晶硅栅10接地电位，金属化源极接地电位，金属化漏极接高电位。第一导电类型重掺杂多晶硅栅10与第二导电类型轻掺杂多晶硅11之间零偏，不会形成源极和栅极之间的漏电。肖特基势垒处于反偏状态，不会形成源极和漏极之间的漏电。
反向阻断状态下，虽然肖特基金属层12与第一导电类型外延层3形成的肖特基接触界面处于反偏状态，但是该肖特基界面处的电场并不会很高。这归因于槽底的第二导电类型重掺杂半导体区15向第一导电类型外延层3耗尽的过程中，当反偏电压达到一定值时，第二导电类型重掺杂半导体区15将耗尽夹断肖特基金属层12周边的第一导电类型外延层3，有效保护肖特基界面。
当器件处于体二极管续流状态时，第一导电类型重掺杂多晶硅栅10接地电位，金属化源极接高电位，金属化漏极接地电位。肖特基金属层12由于与源极等电位，在槽底集成的肖特基二极管正向导通，其开启电压由肖特基势垒高度决定，可低至1伏，远小于传统槽栅碳化硅MOSFET的3V左右的体二极管开启电压。
实施例2
如图2所示，本实施例的器件结构和实施例1的区别在于：第二导电类型重掺杂半导体区15包围栅氧化层14槽角部分。
实施例3
如图3所示，本实施例的器件结构和实施例1的区别在于：第二导电类型重掺杂多晶硅13位于第二导电类型轻掺杂多晶硅11之下，金属层16位于第二导电类型重掺杂多晶硅13之下，肖特基金属层12位于金属层16之下，且肖特基接触电极12与栅氧化层14槽底齐平；栅氧化层14和肖特基金属层12的正下方具有第二导电类型重掺杂半导体区15；金属层16与第二导电类型重掺杂多晶硅13形成欧姆接触，肖特基金属层12与第一导电类型外延层3形成肖特基接触，所述金属层16通过版图设计利用通孔实现与金属化源极8的电位连接。
实施例4
如图4所示，本实施例的器件结构和实施例1的区别在于：第二导电类型重掺杂多晶硅13位于第二导电类型轻掺杂多晶硅11之下并与栅氧化层14槽底齐平，肖特基金属层12位于第二导电类型重掺杂多晶硅13与栅氧化层14之下，肖特基金属层12的正下方具有第二导电类型重掺杂半导体区15；肖特基金属层12与第一导电类型外延层3形成肖特基接触。第二导电类型重掺杂半导体区15为分离的多个子区域。
实施例5
如图5所示，本实施例的器件结构和实施例4的区别在于：第二导电类型重掺杂半导体区15为连续的一片区域。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (9)
1.一种碳化硅MOSFET器件，其特征在于，包括：金属化漏极(1)、金属化漏极(1)上方的第一导电类型衬底(2)、位于第一导电类型衬底(2)上方的第一导电类型外延层(3)、位于第一导电类型外延层(3)上方的第一导电类型高掺杂区(4)、位于第一导电类型高掺杂区(4)上方的第二导电类型轻掺杂体区(5)、位于第二导电类型轻掺杂体区(5)上方的第二导电类型接触区(6)和第一导电类型接触区(7)、位于第二导电类型接触区(6)和第一导电类型接触区(7)上方的金属化源极(8)；相邻第二导电类型轻掺杂体区(5)之间具有沟槽结构，所述沟槽结构与金属化源极(8)通过介质层(9)实现隔离；所述沟槽结构的侧壁具有栅氧化层(14)，所述栅氧化层(14)与第一导电类型高掺杂区(4)、第二导电类型轻掺杂体区(5)和第一导电类型接触区(7)的侧面直接接触；所述沟槽内部填充第一导电类型重掺杂多晶硅栅(10)和第二导电类型轻掺杂多晶硅(11)，且所述第一导电类型重掺杂多晶硅栅(10)位于第二导电类型轻掺杂多晶硅(11)正上方，所述第一导电类型重掺杂多晶硅栅(10)的下表面超过第二导电类型轻掺杂体区(5)的下表面；第二导电类型轻掺杂多晶硅(11)底部两侧具有第二导电类型重掺杂多晶硅(13)，所述第二导电类型轻掺杂多晶硅(11)底部中间具有金属层(16)，所述第二导电类型重掺杂多晶硅(13)和所述金属层(16)侧面直接接触；所述金属层(16)正下方具有肖特基金属层(12)；栅氧化层(14)和第二导电类型重掺杂多晶硅(13)的正下方具有第二导电类型重掺杂半导体区(15)；金属层(16)与第二导电类型重掺杂多晶硅(13)形成欧姆接触，肖特基金属层(12)与第一导电类型外延层(3)形成肖特基接触，所述金属层(16)通过版图设计利用通孔实现与金属化源极(8)的电位连接。
2.根据权利要求1所述的碳化硅MOSFET器件，其特征在于：第二导电类型重掺杂半导体区(15)包围栅氧化层(14)槽角部分。
3.一种碳化硅MOSFET器件，其特征在于，包括：金属化漏极(1)、金属化漏极(1)上方的第一导电类型半导体(2)、位于第一导电类型衬底(2)上方的第一导电类型外延层(3)、位于第一导电类型外延层(3)上方的第一导电类型高掺杂区(4)、位于第一导电类型高掺杂区(4)上方的第二导电类型轻掺杂体区(5)、位于第二导电类型轻掺杂体区(5)上方的第二导电类型接触区(6)和第一导电类型接触区(7)、位于第二导电类型接触区(6)和第一导电类型接触区(7)上方的金属化源极(8)；相邻第二导电类型轻掺杂体区(5)之间具有沟槽结构，所述沟槽结构与金属化源极(8)通过介质层(9)实现隔离；所述沟槽结构的侧壁具有栅氧化层(14)，所述栅氧化层(14)与第一导电类型高掺杂区(4)、第二导电类型轻掺杂体区(5)和第一导电类型接触区(7)的侧面直接接触；所述沟槽内部填充第一导电类型重掺杂多晶硅栅(10)和第二导电类型轻掺杂多晶硅(11)，且所述第一导电类型重掺杂多晶硅栅(10)位于第二导电类型轻掺杂多晶硅(11)正上方，所述第一导电类型重掺杂多晶硅栅(10)的下表面超过第二导电类型轻掺杂体区(5)的下表面；第二导电类型重掺杂多晶硅(13)位于第二导电类型轻掺杂多晶硅(11)之下，金属层(16)位于第二导电类型重掺杂多晶硅(13)之下，肖特基金属层(12)位于金属层(16)之下，且肖特基接触电极(12)与栅氧化层(14)槽底齐平；栅氧化层(14)和肖特基金属层(12)的正下方具有第二导电类型重掺杂半导体区(15)；金属层(16)与第二导电类型重掺杂多晶硅(13)形成欧姆接触，肖特基金属层(12)与第一导电类型外延层(3)形成肖特基接触，所述金属层(16)通过版图设计利用通孔实现与金属化源极(8)的电位连接。
4.一种碳化硅MOSFET器件，其特征在于包括：金属化漏极(1)、金属化漏极(1)上方的第一导电类型半导体(2)、位于第一导电类型衬底(2)上方的第一导电类型外延层(3)、位于第一导电类型外延层(3)上方的第一导电类型高掺杂区(4)、位于第一导电类型高掺杂区(4)上方的第二导电类型轻掺杂体区(5)、位于第二导电类型轻掺杂体区(5)上方的第二导电类型接触区(6)和第一导电类型接触区(7)、位于第二导电类型接触区(6)和第一导电类型接触区(7)上方的金属化源极(8)；相邻第二导电类型轻掺杂体区(5)之间具有沟槽结构，所述沟槽结构与金属化源极(8)通过介质层(9)实现隔离；所述沟槽结构的侧壁具有栅氧化层(14)，所述栅氧化层(14)与第一导电类型高掺杂区(4)、第二导电类型轻掺杂体区(5)和第一导电类型接触区(7)的侧面直接接触；所述沟槽内部填充第一导电类型重掺杂多晶硅栅(10)和第二导电类型轻掺杂多晶硅(11)，且所述第一导电类型重掺杂多晶硅栅(10)位于第二导电类型轻掺杂多晶硅(11)正上方，所述第一导电类型重掺杂多晶硅栅(10)的下表面超过第二导电类型轻掺杂体区(5)的下表面；第二导电类型重掺杂多晶硅(13)位于第二导电类型轻掺杂多晶硅(11)之下并与栅氧化层(14)槽底齐平，肖特基金属层(12)位于第二导电类型重掺杂多晶硅(13)与栅氧化层(14)之下，肖特基金属层(12)的正下方具有第二导电类型重掺杂半导体区(15)；肖特基金属层(12)与第一导电类型外延层(3)形成肖特基接触。
5.根据权利要求4所述的碳化硅MOSFET器件，其特征在于：第二导电类型重掺杂半导体区(15)为分离的多个子区域，或连续的一片区域。
6.根据权利要求1～5任意一项所述的碳化硅MOSFET器件，其特征在于：第一导电类型为n型，第二导电类型为p型。
7.根据权利要求1～5任意一项所述的碳化硅MOSFET器件，其特征在于：第一导电类型为p型，第二导电类型为n型。
8.根据权利要求1～4任意一项所述的碳化硅MOSFET器件，其特征在于：半导体为碳化硅。
9.根据权利要求1至4任意一项所述的一种碳化硅MOSFET器件，其特征在于：重掺杂的掺杂浓度大于1E19cm-3，轻掺杂的掺杂浓度小于1E16cm-3，高掺杂的掺杂浓度在1E15cm-3和1E16cm-3之间。
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