CN110875281A - 晶圆级系统封装方法以及封装结构 - Google Patents

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Abstract

本发明提供一种晶圆级系统封装方法和封装结构，所述晶圆级系统封装方法包括：形成键合结构，所述键合结构包括：器件晶圆以及键合于所述器件晶圆的多个芯片，所述多个芯片中待屏蔽的芯片为第一芯片，所述第一芯片的数量为一个或多个；形成覆盖所述多个芯片的封装层；在所述封装层中形成围绕各个所述第一芯片的沟槽；在所述沟槽中和第一芯片上方封装层表面形成导电材料；位于所述沟槽中的导电材料为导电侧壁，位于所述第一芯片上方封装层表面的导电材料为导电层，用于与所述导电侧壁相连构成屏蔽壳体。本发明晶圆级系统封装方法以及封装结构，能减小所形成封装结构的体积和厚度。

Description

晶圆级系统封装方法以及封装结构
技术领域
本发明涉及半导体技术领域，尤其涉及一种晶圆级系统封装方法以及封装结构。
背景技术
随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，人们对集成电路的封装技术的要求相应也不断提高。现有的封装技术包括球栅阵列封装(Ball GridArray，BGA)、芯片尺寸封装(Chip Scale Package，CSP)、晶圆级封装(Wafer LevelPackage，WLP)、三维封装(3D)和系统封装(System in Package，SiP)等。
目前，为了满足集成电路封装的更低成本、更可靠、更快及更高密度的目标，先进的封装方法主要采用晶圆级系统封装(Wafer Level Package System in Package，WLPSiP)，与传统的系统封装相比，晶圆级系统封装是在晶圆上完成封装集成制程，具有大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。
集成电路在使用过程中容易受到外界磁场的影响，从而造成性能不够稳定的问题。现有技术通过在集成电路中设置屏蔽结构减小外界磁场的干扰，然而带有屏蔽功能的集成电路存在体积和厚度较大的问题。
发明内容
本发明解决的问题是提供一种晶圆级系统封装方法以及封装结构，减小所形成封装结构的体积和厚度。
为了解决所述技术问题，本发明提供一种晶圆级系统封装方法，包括：形成键合结构，所述键合结构包括：器件晶圆以及键合于所述器件晶圆的多个芯片，所述多个芯片中待屏蔽的芯片为第一芯片，所述第一芯片的数量为一个或多个；形成覆盖所述多个芯片的封装层；在所述封装层中形成围绕各个所述第一芯片的沟槽；在所述沟槽中和第一芯片上方封装层表面形成导电材料；位于所述沟槽中的导电材料为导电侧壁，位于所述第一芯片上方封装层表面的导电材料为导电层，用于与所述导电侧壁相连构成屏蔽壳体。
可选地，所述在所述沟槽中和封装层表面形成导电材料的步骤包括：在所述封装层上覆盖导电材料；去除部分导电材料且保留各个第一芯片上方封装层表面的导电材料，所保留的导电材料为所述导电层。
可选地，所述导电侧壁背向所述第一芯片的面为外侧面；去除部分导电材料且保留第一芯片上方封装层表面的导电材料的步骤包括：在所述第一芯片上方的导电材料上形成掩膜层，所述掩膜层遮挡第一芯片上方的导电层且所述掩膜层的侧壁与所述外侧面对准；去除所述掩膜层露出的导电材料。
可选地，通过刻蚀工艺形成所述沟槽。
可选地，所述刻蚀工艺为激光刻蚀工艺。
可选地，所述在所述沟槽中和封装层表面形成导电材料的步骤包括：在所述封装层上覆盖导电材料，所述导电材料位于所述第一芯片上方且与导电侧壁相连的部分为所述导电层。
可选地，所述导电材料为金属，通过电镀工艺形成所述金属。
可选地，所述封装层的材料为聚合物或介电质。
可选地，通过注塑工艺形成所述封装层。
可选地，所述沟槽露出所述器件晶圆，或者，所述沟槽的底部位于所述封装层中。
可选地，所述在所述封装层中形成围绕所述第一芯片的沟槽的步骤包括：所述沟槽的宽度在10～50微米的范围内。
可选地，所述沟槽靠近所述第一芯片的侧壁为内侧壁，所述内侧壁与所述第一芯片的间距在5～100微米范围内。
相应地，本发明还提供一种晶圆级系统封装结构，包括：器件晶圆；键合于所述器件晶圆的多个芯片，所述多个芯片中待屏蔽的芯片为第一芯片，所述第一芯片的数量为一个或多个；覆盖于所述多个芯片上的封装层；位于所述封装层中且围绕各个所述第一芯片的导电侧壁；位于所述第一芯片上方封装层表面的导电层，用于与所述导电侧壁相连构成屏蔽壳体。
可选地，所述导电层局部覆盖于各个第一芯片上方的封装层。
可选地，所述封装层上覆盖有导电层，所述导电层位于所述第一芯片上方且与导电侧壁相连的部分为所述导电层。
可选地，所述屏蔽壳体的材料为金属。
可选地，所述封装层的材料为聚合物或电介质。
可选地，所述封装层为注塑层。
可选地，所述导电侧壁的底部与所述器件晶圆相接触，或者，所述导电侧壁的底部位于所述封装层中。
可选地，所述导电侧壁的厚度位于10～50微米的范围内。
可选地，所述导电侧壁靠近所述第一芯片的侧壁为内侧壁，所述内侧壁与所述第一芯片间距在5～100微米范围内。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在所述封装层中形成围绕所述第一芯片的沟槽，之后在所述沟槽中填充导电材料形成导电侧壁，所述导电侧壁围绕所述第一芯片的侧面设置，在所述第一芯片上方形成与所述导电侧壁相连的导电层，所述导电层与所述导电侧壁构成屏蔽壳体，用于保护位于所述屏蔽壳体中的第一芯片，从而减少第一芯片受外界磁场的影响，由于本发明选择性地在部分第一芯片上形成屏蔽壳体，不会过多的增加整个封装结构的体积和厚度，从而使封装结构更加轻薄。
附图说明
图1至图6是本发明晶圆级系统封装方法一实施例中各步骤对应的结构示意图；
图7至图8是本发明晶圆级系统封装方法另一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，集成电路存在体积和厚度较大的问题，分析其原因在于：为了减小外界磁场干扰，现有技术在所述集成电路上装配一金属壳，以屏蔽外界磁场，然而集成电路中通常是部分芯片容易受到外界磁场的干扰，而所述金属壳是对所有芯片进行的磁场屏蔽，并没有针对性地对所述芯片进行保护，因此，通常所述金属壳的尺寸较大，从而导致集成电路体积和厚度增加。为了解决所述技术问题，本发明提供一种晶圆级系统封装方法，包括：形成键合结构，所述键合结构包括：器件晶圆以及键合于所述器件晶圆的多个芯片，所述多个芯片中待屏蔽的芯片为第一芯片，所述第一芯片的数量为一个或多个；形成覆盖所述多个芯片的封装层；在所述封装层中形成围绕所述第一芯片的沟槽；在所述沟槽中和第一芯片上方封装层表面形成导电材料；位于所述沟槽中的导电材料为导电侧壁，位于所述第一芯片上方封装层表面的导电材料为导电层，用于与所述导电侧壁相连构成屏蔽壳体。
本发明在所述封装层中形成围绕所述第一芯片的沟槽，之后在所述沟槽中填充导电材料形成导电侧壁，所述导电侧壁围绕所述第一芯片的侧面设置，在所述第一芯片上方形成与所述导电侧壁相连的导电层，所述导电层与所述导电侧壁构成屏蔽壳体，用于保护位于所述屏蔽壳体中的第一芯片，从而减少第一芯片受外界磁场的影响，由于本发明是在部分第一芯片上形成屏蔽壳体，不会过多的增加整个封装结构的体积和厚度，从而使封装结构更加轻薄。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图6是本发明晶圆级系统封装方法一实施例中各步骤对应的结构示意图。本实施例晶圆级系统封装方法包括：
如图1所示，形成键合结构，所述键合结构包括：器件晶圆10以及键合于所述器件晶圆10的多个芯片20，所述多个芯片20中待屏蔽的芯片为第一芯片13，所述第一芯片13的数量为一个或多个。需要说明的是，本实施例以一个第一芯片13为例进行说明。
所述器件晶圆10为完成器件制作的待封装晶圆。本实施例中，所述器件晶圆10的半导体衬底为硅衬底。在其他实施例中，所述半导体衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述半导体衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述半导体衬底的材料可以是适宜于工艺需要或易于集成的材料。根据实际工艺需求，所述器件晶圆10的厚度为10微米至100微米。
所述器件晶圆10中形成有多个第二芯片11。具体地，形成有第二芯片11的器件晶圆10为晶圆正面101，背向所述晶圆正面101的面为晶圆背面102，所述多个芯片20键合于所述器件晶圆10的晶圆正面101。
键合于器件晶圆10上的多个芯片20用于作为晶圆级系统封装中的待集成芯片。本实施例晶圆级系统封装方法用于实现异质集成，相应地，所述多个芯片20可以是硅晶圆制成的芯片，也可以是其他材质形成的芯片。
所述芯片20的数量至少为一个，且当所述芯片20的数量为多个时，所述多个芯片20的功能不同。所述芯片20可以采用集成电路制作技术所制成，可以为存储芯片、通讯芯片、处理器或逻辑芯片。所述芯片20通常包括形成于半导体衬底上的NMOS器件或PMOS器件等器件。
具体地，可以是通过熔融键合、粘结键合或玻璃介质键合等方式实现芯片20与器件晶圆10的键合。
在所述多个芯片20中，第一芯片13比较容易受到外界磁场的影响，为待屏蔽的芯片，所述第一芯片13中形成有引线焊盘(Pad)130，用于实现第一芯片13的电性连接。所述第一芯片13中靠近所述引线焊盘130的面为芯片正面131，与所述芯片正面131相背的面为芯片背面132。本实施例中，所述第一芯片13的芯片正面131与所述器件晶圆10的晶圆正面101相键合。
如图2所示，形成覆盖所述多个芯片20的封装层12。所述封装层12完全覆盖所述多个芯片20(包括第一芯片13)。
所述封装层12能够起到绝缘、密封以及防潮的作用，可以减小芯片20受损、被污染或被氧化的概率，进而有利于优化所获得晶圆级系统封装结构的性能。
本实施例中，所述封装层12还起到使后续形成的屏蔽壳体和所述第一芯片13绝缘的作用。
具体地，所述封装层12的材料为聚合物或电介质。
本实施例中，形成封装层12的步骤包括：通过注塑工艺形成所述封装层12。注塑工艺的填充性能较好，可以使所述封装层12对所述芯片20具有良好的绝缘和密封效果。
具体地，所述封装层12的材料为环氧树脂(Epoxy)。环氧树脂具有收缩率低、粘结性好、耐腐蚀性好、电性能优异及成本较低等优点，因此广泛用作电子器件和集成电路的封装材料。在其他实施例中，所述封装层12的材料还可以为聚酰亚胺或硅胶等热固性材料，或者，所述封装层12还可以是氧化铝或氮化铝等介电材料。
所述封装层12覆盖于第一芯片13的芯片背面132以及器件晶圆10的晶圆正面101，且与所述芯片背面132和所述晶圆正面101相接触。
如图3所示和图4所示，在所述封装层12中形成围绕各个所述第一芯片13的沟槽14。
所述沟槽14用于在后续步骤中填充导电材料形成导电侧壁，所述导电侧壁用于保护第一芯片13，减小外界磁场对所述第一芯片13的干扰。
具体地，围绕每一个第一芯片13，形成所述沟槽14，以在沟槽14中填充屏蔽材料，以形成围绕每一个第一芯片13的屏蔽层。
所述沟槽14的宽度d用于定义导电侧壁的厚度。如果所述沟槽14的宽度d过大，则导电侧壁的厚度过大，容易增大整个封装结构的厚度和体积；如果所述沟槽14的宽度d小，则导电侧壁的厚度过小，容易影响导电侧壁的屏蔽效果，相应地，所述沟槽14的宽度d在10～50微米范围内。
如图4所示，通常，第一芯片13在器件晶圆10上的投影为长方形。本实施例中，位于封装层12中的沟槽14在所述器件晶圆10上的投影为长方形，也就是说，所述沟槽14的形状与所述第一芯片13的形状相匹配，从而使形成的屏蔽结构在占用较小体积的同时对第一芯片13起到良好的屏蔽效果。
所述沟槽14靠近所述第一芯片13的侧壁为内侧壁，所述内侧壁与所述第一芯片13的间距为D(即所述第一芯片13与所述内侧壁相对侧面与所述内侧面之间的距离)，所述距离D用于定义第一芯片13与后续形成的导电侧壁之间的距离，所述距离D还用于定义第一芯片13与导电侧壁之间封装层的厚度。
如果所述距离D过大，所述沟槽14与第一芯片13相邻的其他芯片20的距离较近，容易影响其他芯片的性能，且导电侧壁与第一芯片13之间距离较大减弱了对第一芯片13的屏蔽作用；如果所述距离D过小，则所述导电侧壁与第一芯片13之间的封装层的厚度较小，从而容易影响导电侧壁与第一芯片13之间的绝缘效果。因此，所述内侧壁与所述第一芯片13相对侧壁之间的距离D在5～100微米范围内。
如图3所示，本实施例晶圆级系统封装方法包括：在所述封装层12中形成露出所述器件晶圆10的沟槽14，从而使形成在所述沟槽14中的导电侧壁能够与所述器件晶圆10相接触，进而使形成的导电侧壁能够较大范围的对第一芯片13实现屏蔽。
本实施例中，在所述封装层12上形成露出所述沟槽14区域的掩膜图形，以所述掩膜图形对所述封装层12进行刻蚀，形成所述沟槽14。
具体地，可以通过激光刻蚀工艺对所述封装层12进行刻蚀，形成沟槽14。激光刻蚀工艺精度较高，可以较为精准地确定沟槽14的形成位置和沟槽14的尺寸。
所述对封装层12进行刻蚀的步骤，以器件晶圆10作为刻蚀停止层，在所述沟槽14露出所述器件晶圆10时停止刻蚀。
需要说明的是，在其他实施例中，对所述封装层12进行刻蚀，可以使形成的沟槽14底部位于所述封装层12中，也就是说，所述沟槽14并未贯穿所述封装层12，即所述沟槽14并未露出所述器件晶圆10，而是与所述器件晶圆10之间还存在一定厚度的封装层材料。这样在所述沟槽14中填充导电材料时，所形成的导电侧壁虽然没有与器件晶圆10相接触，但在垂直于器件晶圆10的方向上仍然有一定厚度的延伸，因此，所述导电侧壁仍然能够对所述第一芯片13起到屏蔽的作用。
结合参考图5和图6，在所述沟槽14(如图3和图4所示)中和封装层12表面形成导电材料；位于所述沟槽14中的导电材料为导电侧壁151；位于所述第一芯片13上方封装层12表面的导电材料为导电层152，用于与所述导电侧壁151构成屏蔽壳体15。
如图5所示，向所述沟槽14中填充导电材料，形成导电侧壁151。所述导电侧壁151用于减小外界磁场对第一芯片13的干扰，从而提高集成电路性能的稳定性和可靠性。
所述导电侧壁151用于从第一芯片13的侧面进行屏蔽，与后续形成的导电层构成屏蔽壳体。本实施例中，所述屏蔽壳体为静电屏蔽结构，用于使外界电场终止在屏蔽壳体的表面上并把电荷传输至地端。相应地，本实施例形成的封装结构在使用过程中，会使所述屏蔽壳体与地端相连。
需要说明的是，在其他实施例中，所述屏蔽壳体还可以为电磁屏蔽结构，用于减小高频电磁场的影响，使干扰场在屏蔽壳体内形成涡流，从而削弱干扰场在集成电路位置处的场强，达到了屏蔽的效果。
本实施例中，为了实现屏蔽效果，所述导电材料可以为金属，例如：所述导电侧壁151的材料为银、铜、锡、铝、锌、钨等金属中的一种或多种。在其他实施例中，所述导电材料可以为合金，例如：所述导电材料为不锈钢等的合金。
实际工艺中，通过电镀工艺形成所述导电侧壁151。在其他实施例中可以通过物理气相沉积或溅射方法形成所述导电侧壁151。
本实施例中，所述导电侧壁151通过填充于所述沟槽14中的导电材料形成，因此，所述导电侧壁151的厚度与所述沟槽14(如图4所示)的宽度相同，所述导电侧壁151与所述第一芯片13的间距与所述沟槽沟槽14(如图4所示)与第一芯片13的间距相同。相应地，所述导电侧壁151的厚度h在10～50微米的范围内。所述导电侧壁151的内侧壁与第一芯片13的间距H在5～100微米的范围内。
如图6所示，继续形成导电材料，在所述封装层表面形成导电材料，其中，位于各个所述第一芯片13上方封装层12表面的为导电层152，用于与所述导电侧壁151构成屏蔽壳体15。
所述导电层152与所述导电侧壁151相连，在所述第一芯片13上方形成封闭式的屏蔽壳体。而位于所述第一芯片13和所述导电层152之间的封装层12起到绝缘的作用，避免所述屏蔽壳体15影响第一芯片13的正常工作。
需要说明的是，如果位于所述封装层12表面的导电材料厚度P过大，则容易增加屏蔽壳体的体积和厚度；如果位于所述封装层12表面的导电材料厚度P过小，则影响屏蔽壳体15的屏蔽效果，可选地，位于所述封装层12表面的导电材料厚度P在5～50微米范围内。
需要说明的是，本实施例屏蔽壳体为静电屏蔽结构，位于封装层12上的导电层152还作为所述屏蔽壳体的接地端，在后续封装结构的使用过程中与地端相连。
本实施例晶圆级系统封装方法还包括：在形成所述导电层152之后，通过所述器件晶圆10的晶圆背面102进行晶圆减薄处理；并在减薄后的器件晶圆10中形成硅通孔互连结构，在此不做详述。
本实施例晶圆级系统封装方法通过对所述第一芯片13进行局部屏蔽，减小外界磁场对第一芯片13的影响，本实施例晶圆级系统封装方法有选择性地针对第一芯片13进行屏蔽，从而减小了屏蔽壳体的厚度和体积。
参考图7和图8，还示意出了本发明晶圆级系统封装方法另一实施例的示意图。本实施例晶圆级系统封装方法与前一实施例的相同之处不再赘述，本实施例晶圆级系统封装方法与前一实施例的不同之处在于，本实施例封装方法还包括：
在封装层32上覆盖导电材料350之后，去除部分导电材料350并保留各个第一芯片33上方封装层32表面的导电材料350，所保留的导电材料350为导电层352。
本实施例对封装层32表面不用于构成屏蔽壳体的导电材料进行去除，减少了多余导电材料带来的耦合电容的问题，优化了封装结构的性能。
如图7所示，所述导电侧壁351背向所述第一芯片33的面为外侧面353；去除部分导电材料350保留第一芯片33上方封装层32表面的导电材料350的步骤包括：
在所述第一芯片33上方的导电材料350上形成掩膜层36，所述掩膜层36遮挡第一芯片33上方的导电层，且所述掩膜层36的侧壁与所述外侧面353对准。
需要说明的是，所述掩膜层36的侧壁与所述外侧面353对准，这样在去除部分导电材料的步骤中，能够在去除多余导电材料350的同时，尽量多的保留位于第一芯片33上且与导电侧壁351相接触的导电材料350，从而提高屏蔽壳体的屏蔽效果。
具体地，所述掩膜层36为光刻胶。
如图8所示，以所述掩膜层36(如图7所示)为掩膜，去除部分导电材料350，保留第一芯片33上方封装层32表面的导电材料350，所保留的导电材料350为导电层352，用于与所述导电侧壁351构成屏蔽壳体35。
具体地，所述导电材料350为金属，可以干法刻蚀工艺去除多余的导电材料。例如：所述导电材料350为铝，可以通过氯气作为刻蚀气体的干刻工艺去除部分导电材料350。
本实施例通过去除过多的导电材料350，在保证针对第一芯片33实现局部屏蔽的同时，减小耦合电容的问题。
本发明还提供一种晶圆级系统封装结构，参考图6，示出了本发明晶圆级系统封装结构一实施例的示意图。所述晶圆级系统封装结构包括：
器件晶圆10以及键合于所述器件晶圆10的多个芯片20，所述多个芯片20中待屏蔽的芯片为第一芯片13，所述第一芯片的数量为一个或多个。
所述器件晶圆10为完成器件制作的待封装晶圆。本实施例中，所述器件晶圆10的半导体衬底为硅衬底。在其他实施例中，所述半导体衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述半导体衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述半导体衬底的材料可以是适宜于工艺需要或易于集成的材料。根据实际工艺需求，所述器件晶圆10的厚度为10微米至100微米。
所述器件晶圆10中形成有多个第二芯片11。具体地，形成有第二芯片11的器件晶圆10为晶圆正面101，背向所述晶圆正面101的面为晶圆背面102，所述多个芯片20键合于所述器件晶圆10的晶圆正面101。
键合于器件晶圆10上的多个芯片20用于作为晶圆级系统封装中的待集成芯片，本实施例封装结构为异质集成，相应地，所述多个芯片20可以是硅晶圆制成的芯片，也可以是其他材质形成的芯片。
所述芯片20的数量至少为一个，且当所述芯片20的数量为多个时，所述多个芯片20的功能不同。所述芯片20可以采用集成电路制作技术所制成，可以为存储芯片、通讯芯片、处理器或逻辑芯片。所述芯片20通常包括形成于半导体衬底上的NMOS器件或PMOS器件等器件。
具体地，多个芯片20熔融键合、粘结键合或玻璃介质键合等方式键合于器件晶圆10。
所述多个芯片20中，所述第一芯片13比较容易受到外界磁场的影响，为待屏蔽的芯片，所述第一芯片13的数量为一个或多个，所述第一芯片13中形成有引线焊盘(Pad)130，用于实现第一芯片13的电性连接。所述第一芯片13中靠近所述引线焊盘130的面为芯片正面131，与所述芯片正面131相背的面为芯片背面132。本实施例中，所述第一芯片13的芯片正面131与所述器件晶圆10的晶圆正面101相键合。
覆盖于所述多个芯片20的封装层12。所述封装层12完全覆盖所述多个芯片20(包括第一芯片13)。
所述封装层12能够起到绝缘、密封以及防潮的作用，可以减小芯片20受损、被污染或被氧化的概率，进而有利于优化所获得封装结构的性能。
本实施例中，所述封装层12还起到使屏蔽壳体15和所述第一芯片13绝缘的作用。
具体地，所述封装层12的材料为聚合物或电介质。
本实施例中，所述封装层12为注塑层，通过注塑工艺形成。注塑层的填充性能较好，可以使所述封装层12对所述芯片20具有良好的绝缘和密封效果。
具体地，所述封装层12的材料为环氧树脂(Epoxy)。环氧树脂具有收缩率低、粘结性好、耐腐蚀性好、电性能优异及成本较低等优点，因此广泛用作电子器件和集成电路的封装材料。
在其他实施例中，所述封装层12的材料还可以为聚酰亚胺或硅胶等热固性材料，或者，所述封装层12还可以是氧化铝或氮化铝等介电材料。
所述封装层12覆盖于第一芯片13的芯片背面132以及器件晶圆10的晶圆正面101，与所述芯片背面132和所述晶圆正面101相接触。
位于所述封装层12中且围绕各个所述第一芯片13的导电侧壁151，所述导电侧壁用于保护第一芯片13，减小外界磁场对所述第一芯片13的干扰。
所述导电侧壁151用于从第一芯片13的侧面进行屏蔽，与导电层152构成屏蔽壳体15。本实施例中，所述屏蔽壳体15为静电屏蔽结构，用于使外界电场终止在屏蔽壳体的表面上并把电荷传输至地端。相应地，本实施例所述晶圆级系统封装结构在使用过程中，会使所述屏蔽壳体与地端相连。
为了实现屏蔽效果，所述导电侧壁151和所述导电层152的导电材料可以为金属，例如：所述导电侧壁151的材料为银、铜、锡、铝、锌、钨等金属中的一种或多种。在其他实施例中，所述导电材料可以为合金，例如：所述导电材料为不锈钢等的合金。
需要说明的是，如果所述导电侧壁151的厚度h过大，容易增大整个晶圆级系统封装结构的厚度和体积；如果所述导电侧壁151的厚度h过小，容易影响导电侧壁的屏蔽效果，相应地，所述导电侧壁151的厚度h在10～50微米范围内。
通常，第一芯片13在器件晶圆10上的投影为长方形。相应地，围绕所述第一芯片13的导电侧壁151在所述器件晶圆10上的投影为长方形，也就是说，所述导电侧壁151的形状与所述第一芯片13的形状相匹配，从而使形成的屏蔽结构在占用较小体积的同时对第一芯片13起到良好的屏蔽效果。
所述导电侧壁151靠近所述第一芯片13的侧壁为内侧壁，所述内侧壁与所述第一芯片13相对侧壁之间的距离为H，如果所述距离H过大，所述导电侧壁151与第一芯片13相邻的其他芯片20距离较近，容易影响其他芯片的性能且减弱了对第一芯片13的屏蔽作用；此外如果所述距离H过小，则容易影响导电侧壁151与第一芯片13之间的绝缘。因此，所述内侧壁与所述第一芯片13相对侧壁之间的距离H在5～100微米范围内。
本实施例晶圆级系统封装结构中，位于封装层12中的导电侧壁151与所述器件晶圆10相接触，进而使形成的导电侧壁151能够较大范围实现对第一芯片13的屏蔽。
在其他实施例中，所述导电侧壁151底部位于封装层12中，与所述器件晶圆10之间还存在一定厚度的封装层材料，也就是说，所述导电侧壁151不与器件晶圆10相接触，但在垂直于器件晶圆10的方向上仍然有一定厚度的延伸，因此，所述导电侧壁151仍然能够对所述第一芯片13起到屏蔽的作用。
所述封装结构还包括：位于所述第一芯片13上方封装层12表面的导电材料为导电层152，用于与所述导电侧壁151构成屏蔽壳体15。
本实施例中，所述第一芯片13上方封装层12整个表面上覆盖有导电材料，其中，位于所述封装层12表面与所述导电侧壁151相接触的导电材料为导电层152，用于与所述导电侧壁151构成屏蔽壳体15。
所述导电层152位于所述第一芯片13上方的封装层12表面，与位于第一芯片13侧面的导电侧壁151相连，在所述第一芯片13上方形成封闭式的屏蔽壳体。而位于所述第一芯片13和所述导电层152之间的封装层12起到绝缘的作用，避免所述屏蔽壳体15影响第一芯片13的正常工作。
需要说明的是，如果位于所述封装层12表面的导电材料厚度P过大，则容易增加屏蔽壳体15的体积和厚度；如果位于所述封装层12表面的导电材料厚度P过小，则影响屏蔽壳体15的屏蔽效果，可选地，位于所述封装层12表面的导电材料厚度在5～50微米范围内。
需要说明的是，本实施例屏蔽壳体15为静电屏蔽结构，位于封装层12上的导电层152还作为所述屏蔽壳体15的接地端，在后续封装结构的使用过程中与地端相连。
本实施例中，所述器件晶圆10为晶圆减薄后的晶圆；所述器件晶圆10中，还形成有硅通孔互连结构，在此不做详述。
参考图8，还示意出了本发明晶圆级系统封装结构另一实施例的示意图。本实施例封装结构与前一实施例的相同之处不再赘述，本实施例晶圆级系统封装结构与前一实施例的不同之处在于：
本实施例晶圆级系统封装结构中，导电层352局部覆盖于各个第一芯片33上方的封装层32。本实施例中，导电层352仅覆盖在第一芯片33上方的封装层32，而未覆盖在其他区域的封装层32的表面，因此减小了耦合电容的问题，优化了晶圆级系统封装结构的性能。
所述导电侧壁351背向所述第一芯片33的面为外侧面353；所述导电层352的侧壁与所述外侧面353对准。本实施例晶圆级系统封装结构，在去除多余导电材料的同时，尽量多的保留位于各个第一芯片33上且与导电侧壁351相接触的导电材料，从而提高屏蔽壳体的屏蔽效果。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种晶圆级系统封装方法，其特征在于，包括：
形成键合结构，所述键合结构包括：器件晶圆以及键合于所述器件晶圆的多个芯片，所述多个芯片中待屏蔽的芯片为第一芯片，所述第一芯片的数量为一个或多个；
形成覆盖所述多个芯片的封装层；
在所述封装层中形成围绕各个所述第一芯片的沟槽；
在所述沟槽中和第一芯片上方封装层表面形成导电材料；位于所述沟槽中的导电材料为导电侧壁，位于所述第一芯片上方封装层表面的导电材料为导电层，用于与所述导电侧壁相连构成屏蔽壳体。
2.如权利要求1所述的封装方法，其特征在于，所述在所述沟槽中和封装层表面形成导电材料的步骤包括：
在所述封装层上覆盖导电材料；
去除部分导电材料且保留各个第一芯片上方封装层表面的导电材料，所保留的导电材料为所述导电层。
3.如权利要求2所述的封装方法，其特征在于，所述导电侧壁背向所述第一芯片的面为外侧面；去除部分导电材料且保留第一芯片上方封装层表面的导电材料的步骤包括：
在所述第一芯片上方的导电材料上形成掩膜层，所述掩膜层遮挡第一芯片上方的导电层且所述掩膜层的侧壁与所述外侧面对准；
去除所述掩膜层露出的导电材料。
4.如权利要求1所述的封装方法，其特征在于，通过刻蚀工艺形成所述沟槽。
5.如权利要求4所述的封装方法，其特征在于，所述刻蚀工艺为激光刻蚀工艺。
6.如权利要求1所述的封装方法，其特征在于，所述导电材料为金属，通过电镀工艺形成所述金属。
7.如权利要求1所述的封装方法，其特征在于，所述封装层的材料为聚合物或介电质。
8.如权利要求1所述的封装方法，其特征在于，通过注塑工艺形成所述封装层。
9.如权利要求1所述的封装方法，其特征在于，所述沟槽露出所述器件晶圆，或者，所述沟槽的底部位于所述封装层中。
10.如权利要求1所述的封装方法，其特征在于，所述在所述封装层中形成围绕所述第一芯片的沟槽的步骤包括：所述沟槽的宽度在10～50微米的范围内。
11.如权利要求1所述的封装方法，其特征在于，所述沟槽靠近所述第一芯片的侧壁为内侧壁，所述内侧壁与所述第一芯片的间距在5～100微米范围内。
12.一种晶圆级系统封装结构，其特征在于，包括：
器件晶圆；
键合于所述器件晶圆的多个芯片，所述多个芯片中待屏蔽的芯片为第一芯片，所述第一芯片的数量为一个或多个；
覆盖于所述多个芯片上的封装层；
位于所述封装层中且围绕各个所述第一芯片的导电侧壁；
位于所述第一芯片上方封装层表面的导电层，用于与所述导电侧壁相连构成屏蔽壳体。
13.如权利要求12所述的封装结构，其特征在于，所述导电层局部覆盖于各个第一芯片上方的封装层。
14.如权利要求12所述的封装结构，其特征在于，所述封装层上覆盖有导电层，所述导电层位于所述第一芯片上方且与导电侧壁相连的部分为所述导电层。
15.如权利要求12所述的封装结构，其特征在于，所述屏蔽壳体的材料为金属。
16.如权利要求12所述的封装结构，其特征在于，所述封装层的材料为聚合物或电介质。
17.如权利要求12所述的封装结构，其特征在于，所述封装层为注塑层。
18.如权利要求12所述的封装结构，其特征在于，所述导电侧壁的底部与所述器件晶圆相接触，或者，所述导电侧壁的底部位于所述封装层中。
19.如权利要求12所述的封装结构，其特征在于，所述导电侧壁的厚度位于10～50微米的范围内。
20.如权利要求12所述的封装结构，其特征在于，所述导电侧壁靠近所述第一芯片的侧壁为内侧壁，所述内侧壁与所述第一芯片间距在5～100微米范围内。
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