CN110858578A - 管芯封环及其制造方法 - Google Patents

管芯封环及其制造方法 Download PDF

Info

Publication number
CN110858578A
CN110858578A CN201810967619.8A CN201810967619A CN110858578A CN 110858578 A CN110858578 A CN 110858578A CN 201810967619 A CN201810967619 A CN 201810967619A CN 110858578 A CN110858578 A CN 110858578A
Authority
CN
China
Prior art keywords
layer
air gap
seal ring
conductor portion
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810967619.8A
Other languages
English (en)
Other versions
CN110858578B (zh
Inventor
黄士哲
陈世宪
杨清利
张志圣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CN201810967619.8A priority Critical patent/CN110858578B/zh
Priority to US16/135,997 priority patent/US10892235B2/en
Publication of CN110858578A publication Critical patent/CN110858578A/zh
Priority to US17/103,584 priority patent/US11664333B2/en
Application granted granted Critical
Publication of CN110858578B publication Critical patent/CN110858578B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers
    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
    • H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开一种管芯封环及其制造方法，其中上述管芯封环包括基底、介电层与多个导体层。介电层设置在基底上。导体层堆叠在基底上，且位于介电层中。每个导体层包括第一导体部与第二导体部。第二导体部设置在第一导体部上。第一导体部的宽度小于第二导体部的宽度。在第一导体部的侧壁与介电层之间具有第一气隙。在第二导体部的侧壁与介电层之间具有第二气隙。上述管芯封环及其制造方法可有效地防止在进行管芯切割时所产生的裂缝对电路结构造成损害。

Description

管芯封环及其制造方法
技术领域
本发明涉及一种半导体结构及其制造方法，且特别是涉及一种管芯封环及其制造方法。
背景技术
随着科技日新月异，集成电路(integrated circuits，IC)元件已广泛地应用于我们日常生活当中。一般而言，集成电路的生产主要分为三个阶段：硅晶片的制造、集成电路的制作及集成电路的封装(package)等。以集成电路的封装而言，其首要步骤就是要先进行管芯切割(die saw)。
然而，在沿着切割道区域进行管芯切割时，过大的切割应力会在管芯中产生裂缝(crack)。当裂缝持续向管芯内部延伸，裂缝会穿过管芯封环而对电路结构造成损害。
发明内容
本发明提供一种管芯封环及其制造方法，其可有效地防止在进行管芯切割时所产生的裂缝对电路结构造成损害。
本发明提出一种管芯封环，包括基底、介电层与多个导体层。介电层设置在基底上。导体层堆叠在基底上，且位于介电层中。每个导体层包括第一导体部与第二导体部。第二导体部设置在第一导体部上。第一导体部的宽度小于第二导体部的宽度。在第一导体部的侧壁与介电层之间具有第一气隙。在第二导体部的侧壁与介电层之间具有第二气隙。
依照本发明的一实施例所述，在上述管芯封环中，第一气隙与第二气隙可互不相连。
依照本发明的一实施例所述，在上述管芯封环中，介电层可为多层结构。
依照本发明的一实施例所述，在上述管芯封环中，介电层的材料例如是低介电常数材料、氧化硅、氮化硅或其组合。
依照本发明的一实施例所述，在上述管芯封环中，低介电常数材料例如是氟硅酸盐玻璃(fluorosilicate glass，FSG)、黑金刚石(Black Diamond)(应用材料公司(AppliedMaterials)的注册商标)或甲基硅倍半氧烷(methyl silsesquioxane，MSQ)。
依照本发明的一实施例所述，在上述管芯封环中，在每个导体层中的第一导体部与第二导体部可为一体成型。
依照本发明的一实施例所述，在上述管芯封环中，还可包括强化层。强化层设置在第一气隙与第一导体部之间以及第二气隙与第二导体部之间。
依照本发明的一实施例所述，在上述管芯封环中，还可包括强化层。强化层设置在第一气隙与介电层之间以及第二气隙与介电层之间。
依照本发明的一实施例所述，在上述管芯封环中，还可包括第一强化层与第二强化层。第一强化层设置在第一气隙与介电层之间以及第二气隙与介电层之间。第二强化层设置在第一气隙与第一导体部之间以及第二气隙与第二导体部之间。
依照本发明的一实施例所述，在上述管芯封环中，第一强化层与第二强化层的材料例如是氮化铝(AlN)、氮化钛(TiN)或氮化钽(TaN)。
本发明提出一种管芯封环的制造方法，包括以下步骤。在基底上形成介电层。在介电层中形成堆叠在基底上的多个导体层。每个导体层包括第一导体部与第二导体部。第二导体部设置在第一导体部上。第一导体部的宽度小于第二导体部的宽度。在第一导体部的侧壁与介电层之间形成第一气隙。在第二导体部的侧壁与介电层之间形成第二气隙。
依照本发明的一实施例所述，在上述管芯封环的制造方法中，第一气隙与第二气隙可互不相连。
依照本发明的一实施例所述，在上述管芯封环的制造方法中，每个导体层中的第一导体部与第二导体部的形成方法可为双重金属镶嵌法。
依照本发明的一实施例所述，在上述管芯封环的制造方法中，第一气隙与第二气隙的形成方法可包括以下步骤。在第一导体部的侧壁与介电层之间形成第一热降解聚合物牺牲层(thermal degradable polymer(TDP)sacrificial layer)。在第二导体部的侧壁与介电层之间形成第二热降解聚合物牺牲层。进行热制作工艺，以移除第一热降解聚合物牺牲层与第二热降解聚合物牺牲层。
依照本发明的一实施例所述，在上述管芯封环的制造方法中，第一气隙与第二气隙的形成方法可包括以下步骤。在介电层中形成双重金属镶嵌开口。双重金属镶嵌开口包括相连接的下部开口与上部开口。在双重金属镶嵌开口的表面上共形地形成热降解聚合物层。对热降解聚合物层进行回蚀刻制作工艺，而在下部开口的侧壁上形成第一热降解聚合物牺牲层，且在上部开口的侧壁上形成第二热降解聚合物牺牲层。在双重金属镶嵌开口中形成导体层。进行热制作工艺，以移除第一热降解聚合物牺牲层与第二热降解聚合物牺牲层。
依照本发明的一实施例所述，在上述管芯封环的制造方法中，还可包括在导体层上形成顶盖层。热制作工艺可在形成顶盖层之后进行。
依照本发明的一实施例所述，在上述管芯封环的制造方法中，还可包括在导体层上形成顶盖层。热制作工艺可在形成所述顶盖层之前进行。
依照本发明的一实施例所述，在上述管芯封环的制造方法中，还可包括在第一气隙与第一导体部之间以及第二气隙与第二导体部之间形成强化层。
依照本发明的一实施例所述，在上述管芯封环的制造方法中，还可包括在第一气隙与介电层之间以及第二气隙与介电层之间形成强化层。
依照本发明的一实施例所述，在上述管芯封环的制造方法中，还可包括以下步骤。在第一气隙与介电层之间以及第二气隙与介电层之间形成第一强化层。在第一气隙与第一导体部之间以及第二气隙与第二导体部之间形成第二强化层。
基于上述，在本发明所提出的管芯封环及其制造方法中，由于第一气隙位于第一导体部的侧壁与介电层之间，且第二气隙位于第二导体部的侧壁与介电层之间，因此可通过第一气隙与第二气隙来阻挡在进行管芯切割时所产生的裂缝的延伸路径，以防止裂缝延伸到电路区中，进而可防止裂缝对电路结构造成损害。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A至图1G为本发明一实施例的管芯封环的制造流程剖视图；
图2为本发明一实施例的半导体结构的剖视图；
图3A至图3G为本发明另一实施例的管芯封环的制造流程剖视图；
图4为本发明另一实施例的半导体结构的剖视图；
图5为本发明另一实施例的半导体结构的剖视图；
图6为本发明另一实施例的半导体结构的剖视图。
符号说明
10a、10b、10c、10d：半导体结构
100：基底
102、102a：介电层
104、114：顶盖层
106：硬掩模层
108：双重金属镶嵌开口
108a：下部开口
108b：上部开口
110：热降解聚合物层
110a、110b：热降解聚合物牺牲层
112：导体材料层
112a：导体层
116、118、128：气隙
120、200、300、400：管芯封环
122：内连线结构
124：保护层
126：切割道
130：开口
202、204：强化材料层
202a、204a、206、208：强化层
CP1、CP2：导体部
R1：管芯封环区
R2：电路区
具体实施方式
图1A至图1G为本发明一实施例的管芯封环的制造流程剖视图。图2为本发明一实施例的半导体结构的剖视图。
请参照图1A，在基底100上形成介电层102a。在一实施例中，基底100可包括半导体基底(如，硅基底)，且还可包括在前段制作工艺(Front End of Line，FEOL)中形成在半导体基底上的半导体元件与内连线结构。在图1A中，将基底100绘示为单层结构，以简化说明。
介电层102a可为单层结构或多层结构。介电层102a的材料例如是低介电常数材料、氧化硅、氮化硅或其组合。低介电常数材料例如是氟硅酸盐玻璃(FSG)、黑金刚石(BlackDiamond)(应用材料公司的注册商标)或甲基硅倍半氧烷(MSQ)。介电层102a的形成方法例如是化学气相沉积法或旋转涂布法。
此外，可在基底100与介电层102a之间形成顶盖层104。顶盖层104的材料例如是氮碳化硅(SiCN)。顶盖层104的形成方法例如是化学气相沉积法。
接着，可在介电层102a上形成硬掩模层106。硬掩模层106的材料例如是氮氧化硅(SiON)。硬掩模层106的形成方法例如是化学气相沉积法。
然后，在介电层102a中形成双重金属镶嵌开口108。双重金属镶嵌开口108包括相连接的下部开口108a与上部开口108b。在本实施例中，下部开口108a的数量是以两个为例来进行说明，但本发明并不以此为限。只要下部开口108a的数量为一个以上，即属于本发明所涵盖的范围。双重金属镶嵌开口108的形成方法例如是利用光刻制作工艺与蚀刻制作工艺对介电层102a进行图案化。此外，在形成双重金属镶嵌开口108的过程中，会移除部分顶盖层104，以暴露出基底100。由此，有利于后续形成在双重金属镶嵌开口108中的导体层112a(图1E)与基底100中的导体层(未示出)进行电连接。
请参照图1B，在双重金属镶嵌开口108的表面上共形地形成热降解聚合物层110。热降解聚合物层110的材料例如是聚甲基丙烯酸甲酯(poly methyl methacrylate，PMMA)或聚甲醛(polyoxymethylene，POM)。热降解聚合物层110的形成方法例如是化学气相沉积法。
请参照图1C，对热降解聚合物层110进行回蚀刻制作工艺，而在下部开口108a的侧壁上形成热降解聚合物牺牲层110a，且在上部开口108b的侧壁上形成热降解聚合物牺牲层110b。
请参照图1D，形成填满双重金属镶嵌开口108的导体材料层112。导体材料层112的材料例如是铜等金属材料。导体材料层112的形成方法例如是电镀法。
请参照图1E，移除双重金属镶嵌开口108外部的导体材料层112，而在双重金属镶嵌开口108中形成导体层112a。导体层112a包括导体部CP1与导体部CP2。导体部CP2设置在导体部CP1上。导体部CP1的宽度小于导体部CP2的宽度。导体部CP1可为介层窗(via)，且导体部CP2可为导线。在本实施例中，导体部CP1的数量是以两个为例来进行说明，但本发明并不以此为限。只要导体部CP1的数量为一个以上，即属于本发明所涵盖的范围。双重金属镶嵌开口108外部的导体材料层112的移除方法例如是化学机械研磨法。基于上述可知，导体部CP1与导体部CP2的形成方法可为双重金属镶嵌法，且导体层112a中的导体部CP1与导体部CP2可为一体成型，但本发明并不以此为限。此外，在移除双重金属镶嵌开口108外部的导体材料层112的步骤中，可同时移除硬掩模层106，但本发明并不以此为限。在另一实施例中，也可另行移除硬掩模层106。
请参照图1F，可在导体层112a上形成顶盖层114。顶盖层114的材料例如是氮碳化硅(SiCN)。顶盖层114的形成方法例如是化学气相沉积法。
请参照图1G，进行热制作工艺，以移除热降解聚合物牺牲层110a与热降解聚合物牺牲层110b，而在导体部CP1的侧壁与介电层102a之间形成气隙116，且在导体部CP2的侧壁与介电层102a之间形成气隙118。气隙116与气隙118可阻挡在进行管芯切割时所产生的裂缝的延伸路径，以防止裂缝对电路结构造成损害。气隙116与气隙118可互不相连。
在本实施例中，热制作工艺是在形成顶盖层114之后进行，亦即先形成顶盖层114，再形成气隙116与气隙118，但本发明并不以此为限。在另一实施例中，热制作工艺也可在形成顶盖层114之前进行，亦即可先形成气隙116与气隙118，再形成顶盖层114。
由上述可知，在一实施例中，气隙116与气隙118的形成方法可包括以下步骤。在导体部CP1的侧壁与介电层102a之间形成热降解聚合物牺牲层110a。在导体部CP2的侧壁与介电层102a之间形成热降解聚合物牺牲层110b。进行热制作工艺，以移除热降解聚合物牺牲层110a与热降解聚合物牺牲层110b。
请参照图2，可重复进行图1A至图1G的步骤，而在基底100上形成介电层102，且在介电层102中形成堆叠在基底100上的多个导体层112a。介电层102可为多层结构。举例来说，在本实施例中，介电层102可包括多层介电层102a。
通过上述方法，在管芯封环区R1中，可形成半导体结构10a中的管芯封环120。以下，通过图2来说明上述实施例的半导体结构10a与管芯封环120。
半导体结构10a可包括管芯封环120。管芯封环120包括基底100、介电层102与多个导体层112a，且还可包括顶盖层104与多个顶盖层114中的至少一者。介电层102设置在基底100上。导体层112a堆叠在基底100上，且位于介电层102中。每个导体层112a包括导体部CP1与导体部CP2。导体部CP2设置在导体部CP1上。导体部CP1的宽度小于导体部CP2的宽度。在导体部CP1的侧壁与介电层102a之间具有气隙116。在导体部CP2的侧壁与介电层102a之间具有气隙118。气隙116与气隙118可互不相连。顶盖层104设置在基底100与介电层102之间。顶盖层114设置在上下相邻的两层介电层102a之间。在上下相邻的两层导体层112a中，上方的导体层112a的导体部CP1会穿过顶盖层114而电连接到下方的导体层112a。此外，管芯封环120中的各构件的材料、配置方式、形成方法与功效已于上述实施例进行详尽地描述，在此不再重复说明。
此外，半导体结构10a还可包括内连线结构122、保护层124与切割道中126中的至少一者。内连线结构122位于电路区R2中。电路区R2例如是主动电路区。内连线结构122可为后段制作工艺(Back End of Line，BEOL)的内连线结构。内连线结构122中的一部分可与管芯封环120通过相同制作工艺同时形成，因此会在部分内连线结构122的侧壁与介电层102之间形成气隙128。此外，电路区R2中的气隙128有助于降低电阻电容延迟(RC Delay)的情况。保护层124覆盖内连线结构122，且位于管芯封环区R1中的保护层124可具有开口130。开口130可阻挡在进行管芯切割时所产生的裂缝的延伸路径，以防止裂缝对电路结构造成损害。切割道126位于管芯封环120远离内连线结构122的一侧。
基于上述可知，在管芯封环120及其制造方法中，由于气隙116位于导体部CP1的侧壁与介电层102a之间，且气隙118位于导体部CP2的侧壁与介电层102a之间，因此可通过气隙116与气隙118来阻挡在进行管芯切割时所产生的裂缝的延伸路径，以防止裂缝延伸到电路区R2中，进而可防止裂缝对电路结构造成损害。
图3A至图3G为本发明另一实施例的管芯封环的制造流程剖视图。图4为本发明另一实施例的半导体结构的剖视图。
请同时参照图1A至图1G、图2、图3A至图3G与图4，图4的管芯封环200与图2的管芯封环120在制造方法上的差异如下。在管芯封环200的制造方法中，会在气隙116与介电层102a之间以及气隙118与介电层102a之间形成强化层202a，且会在气隙116与导体部CP1之间以及气隙118与导体部CP2之间形成强化层204a。强化层202a与强化层204a的材料例如是氮化铝(AlN)、氮化钛(TiN)或氮化钽(TaN)等导电材料。
举例来说，强化层202a与强化层204a的形成方法可包括以下步骤。请参照图3B，在双重金属镶嵌开口108的表面上共形地形成强化材料层202。强化材料层202的形成方法例如是化学气相沉积法。请参照图3C，在形成热降解聚合物牺牲层110a与热降解聚合物牺牲层110b之后，共形地形成强化材料层204，且强化材料层204覆盖强化材料层202、热降解聚合物牺牲层110a与热降解聚合物牺牲层110b。强化材料层204的形成方法例如是化学气相沉积法。请参照图3E，可移除双重金属镶嵌开口108外部的强化材料层204与强化材料层202，而形成强化层202a与强化层204a。在一实施例中，在移除双重金属镶嵌开口108外部的导体材料层112的步骤中，可同时移除双重金属镶嵌开口108外部的强化材料层204、强化材料层202与硬掩模层106，但本发明并不以此为限。在另一实施例中，也可另行移除双重金属镶嵌开口108外部的强化材料层204、强化材料层202与硬掩模层106。
此外，管芯封环200的制造方法中的其他步骤可参考管芯封环120的制造方法，在此不再重复说明。
另外，内连线结构122中的一部分可与管芯封环120通过相同制作工艺同时形成，因此会在气隙128与介电层102a之间形成强化层206，且会在气隙128与部分内连线结构122之间形成强化层208。
另一方面，在图4的半导体结构10b与图2的半导体结构10a中，管芯封环200与管芯封环120在结构上的差异如下。管芯封环200还包括强化层202a与强化层204a。强化层202a设置在气隙116与介电层102a之间以及气隙118与介电层102a之间。强化层204a设置在气隙116与导体部CP1之间以及气隙118与导体部CP2之间。除此之外，半导体结构10b与半导体结构10a中的相同构件以相同的符号表示并省略其说明。
基于上述实施例可知，在管芯封环200及其制造方法中，可通过强化层202a与强化层204a来增加管芯封环200的结构强度，进而可提高半导体结构10b的可靠度。
图5为本发明另一实施例的半导体结构的剖视图。
请同时参照图5与图4，图5的管芯封环300与图4的管芯封环200在制造方法上的差异如下。在管芯封环300的制造方法中，会在气隙116与导体部CP1之间以及气隙118与导体部CP2之间形成强化层204a，但不会在气隙116与介电层102a之间以及气隙118与介电层102a之间形成强化层202a。
此外，内连线结构122中的一部分可与管芯封环120通过相同制作工艺同时形成，因此会在气隙128与部分内连线结构122之间形成强化层208。
另一方面，在图5的半导体结构10c与图4的半导体结构10b中，管芯封环300与管芯封环200在结构上的差异如下。管芯封环300包括强化层204a，但不包括强化层202a。另外，半导体结构10c与半导体结构10b中的相同构件以相同的符号表示并省略其说明。
基于上述实施例可知，在管芯封环300及其制造方法中，可通过强化层204a来增加管芯封环300的结构强度，进而可提高半导体结构10c的可靠度。
图6为本发明另一实施例的半导体结构的剖视图。
请同时参照图6与图4，图6的管芯封环400与图4的管芯封环200在制造方法上的差异如下。在管芯封环400的制造方法中，会在气隙116与介电层102a之间以及气隙118与介电层102a之间形成强化层202a，但不会在气隙116与导体部CP1之间以及气隙118与导体部CP2之间形成强化层204a。
此外，内连线结构122中的一部分可与管芯封环120通过相同制作工艺同时形成，因此会在气隙128与介电层102a之间形成强化层206。
另一方面，在图6的半导体结构10d与图4的半导体结构10b中，管芯封环400与管芯封环200在结构上的差异如下。管芯封环400包括强化层202a，但不包括强化层204a。另外，半导体结构10d与半导体结构10b中的相同构件以相同的符号表示并省略其说明。
基于上述实施例可知，在管芯封环400及其制造方法中，可通过强化层202a来增加管芯封环400的结构强度，进而可提高半导体结构10d的可靠度。
综上所述，在上述实施例的管芯封环及其制造方法中，可通过气隙来阻挡在进行管芯切割时所产生的裂缝的延伸路径，以防止裂缝延伸到电路区中，进而可防止裂缝对电路结构造成损害。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (20)

1.一种管芯封环，其特征在于，包括：
基底；
介电层，设置在所述基底上；以及
多个导体层，堆叠在所述基底上，且位于所述介电层中，其中每个导体层包括：
第一导体部；以及
第二导体部，设置在所述第一导体部上，其中所述第一导体部的宽度小于所述第二导体部的宽度，其中
在所述第一导体部的侧壁与所述介电层之间具有第一气隙，且
在所述第二导体部的侧壁与所述介电层之间具有第二气隙。
2.根据权利要求1所述的管芯封环，其特征在于，所述第一气隙与所述第二气隙互不相连。
3.根据权利要求1所述的管芯封环，其特征在于，所述介电层包括多层结构。
4.根据权利要求1所述的管芯封环，其特征在于，所述介电层的材料包括低介电常数材料、氧化硅、氮化硅或其组合。
5.根据权利要求1所述的管芯封环，其特征在于，所述低介电常数材料包括氟硅酸盐玻璃、黑金刚石或甲基硅倍半氧烷。
6.根据权利要求1所述的管芯封环，其特征在于，在每个导体层中的所述第一导体部与所述第二导体部为一体成型。
7.根据权利要求1所述的管芯封环，其特征在于，还包括：
强化层，设置在所述第一气隙与所述第一导体部之间以及所述第二气隙与所述第二导体部之间。
8.根据权利要求1所述的管芯封环，其特征在于，还包括：
强化层，设置在所述第一气隙与所述介电层之间以及所述第二气隙与所述介电层之间。
9.根据权利要求1所述的管芯封环，其特征在于，还包括：
第一强化层，设置在所述第一气隙与所述介电层之间以及所述第二气隙与所述介电层之间；以及
第二强化层，设置在所述第一气隙与所述第一导体部之间以及所述第二气隙与所述第二导体部之间。
10.根据权利要求9所述的管芯封环，其特征在于，所述第一强化层与所述第二强化层的材料包括氮化铝、氮化钛或氮化钽。
11.一种管芯封环的制造方法，其特征在于，包括：
在基底上形成介电层；
在所述介电层中形成堆叠在所述基底上的多个导体层，其中每个导体层包括：
第一导体部；以及
第二导体部，设置在所述第一导体部上，其中所述第一导体部的宽度小于所述第二导体部的宽度；
在所述第一导体部的侧壁与所述介电层之间形成第一气隙；以及
在所述第二导体部的侧壁与所述介电层之间形成第二气隙。
12.根据权利要求11所述的管芯封环的制造方法，其特征在于，所述第一气隙与所述第二气隙互不相连。
13.根据权利要求11所述的管芯封环的制造方法，其特征在于，每个导体层中的所述第一导体部与所述第二导体部的形成方法包括双重金属镶嵌法。
14.根据权利要求11所述的管芯封环的制造方法，其特征在于，所述第一气隙与所述第二气隙的形成方法包括：
在所述第一导体部的侧壁与所述介电层之间形成第一热降解聚合物牺牲层；
在所述第二导体部的侧壁与所述介电层之间形成第二热降解聚合物牺牲层；以及
进行热制作工艺，以移除所述第一热降解聚合物牺牲层与所述第二热降解聚合物牺牲层。
15.根据权利要求11所述的管芯封环的制造方法，其特征在于，所述第一气隙与所述第二气隙的形成方法包括：
在所述介电层中形成双重金属镶嵌开口，其中所述双重金属镶嵌开口包括相连接的下部开口与上部开口；
在所述双重金属镶嵌开口的表面上共形地形成热降解聚合物层；
对所述热降解聚合物层进行回蚀刻制作工艺，而在所述下部开口的侧壁上形成第一热降解聚合物牺牲层，且在所述上部开口的侧壁上形成第二热降解聚合物牺牲层；
在所述双重金属镶嵌开口中形成所述多个导体层中的一个；以及
进行热制作工艺，以移除所述第一热降解聚合物牺牲层与所述第二热降解聚合物牺牲层。
16.根据权利要求15所述的管芯封环的制造方法，其特征在于，还包括：
在所述多个导体层中的一个上形成顶盖层，其中
所述热制作工艺在形成所述顶盖层之后进行。
17.根据权利要求15所述的管芯封环的制造方法，其特征在于，还包括：
在所述多个导体层中的一个上形成顶盖层，其中
所述热制作工艺在形成所述顶盖层之前进行。
18.根据权利要求11所述的管芯封环的制造方法，其特征在于，还包括：
在所述第一气隙与所述第一导体部之间以及所述第二气隙与所述第二导体部之间形成强化层。
19.根据权利要求11所述的管芯封环的制造方法，其特征在于，还包括：
在所述第一气隙与所述介电层之间以及所述第二气隙与所述介电层之间形成强化层。
20.根据权利要求11所述的管芯封环的制造方法，其特征在于，还包括：
在所述第一气隙与所述介电层之间以及所述第二气隙与所述介电层之间形成第一强化层；以及
在所述第一气隙与所述第一导体部之间以及所述第二气隙与所述第二导体部之间形成第二强化层。
CN201810967619.8A 2018-08-23 2018-08-23 管芯封环及其制造方法 Active CN110858578B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201810967619.8A CN110858578B (zh) 2018-08-23 2018-08-23 管芯封环及其制造方法
US16/135,997 US10892235B2 (en) 2018-08-23 2018-09-19 Die seal ring and manufacturing method thereof
US17/103,584 US11664333B2 (en) 2018-08-23 2020-11-24 Method of manufacturing die seal ring

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810967619.8A CN110858578B (zh) 2018-08-23 2018-08-23 管芯封环及其制造方法

Publications (2)

Publication Number Publication Date
CN110858578A true CN110858578A (zh) 2020-03-03
CN110858578B CN110858578B (zh) 2021-07-13

Family

ID=69586485

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810967619.8A Active CN110858578B (zh) 2018-08-23 2018-08-23 管芯封环及其制造方法

Country Status (2)

Country Link
US (2) US10892235B2 (zh)
CN (1) CN110858578B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12020998B2 (en) * 2020-04-10 2024-06-25 Mediatek Inc. Semiconductor structure and package structure having multi-dies thereof
US11456246B2 (en) * 2020-07-21 2022-09-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and methods of forming the same
US11309212B2 (en) * 2020-07-30 2022-04-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and methods of forming the same
US20230154852A1 (en) 2021-11-17 2023-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Forming Dielectric Film With High Resistance to Tilting

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060030128A1 (en) * 2004-08-03 2006-02-09 Xiaomei Bu Structure and method of liner air gap formation
CN101308825A (zh) * 2007-05-14 2008-11-19 台湾积体电路制造股份有限公司 集成电路结构
CN102593076A (zh) * 2011-01-11 2012-07-18 台湾积体电路制造股份有限公司 半导体装置
CN103151296A (zh) * 2011-12-07 2013-06-12 台湾积体电路制造股份有限公司 部分气隙低k沉积的集成技术

Family Cites Families (91)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6277728B1 (en) * 1997-06-13 2001-08-21 Micron Technology, Inc. Multilevel interconnect structure with low-k dielectric and method of fabricating the structure
US6815329B2 (en) * 2000-02-08 2004-11-09 International Business Machines Corporation Multilayer interconnect structure containing air gaps and method for making
US6265321B1 (en) * 2000-04-17 2001-07-24 Chartered Semiconductor Manufacturing Ltd. Air bridge process for forming air gaps
TWI227043B (en) * 2000-09-01 2005-01-21 Koninkl Philips Electronics Nv Method of manufacturing a semiconductor device
US6492247B1 (en) 2000-11-21 2002-12-10 International Business Machines Corporation Method for eliminating crack damage induced by delaminating gate conductor interfaces in integrated circuits
US20020098673A1 (en) * 2001-01-19 2002-07-25 Ming-Shi Yeh Method for fabricating metal interconnects
JP3540302B2 (ja) * 2001-10-19 2004-07-07 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
US7449407B2 (en) * 2002-11-15 2008-11-11 United Microelectronics Corporation Air gap for dual damascene applications
US6917109B2 (en) * 2002-11-15 2005-07-12 United Micorelectronics, Corp. Air gap structure and formation method for reducing undesired capacitive coupling between interconnects in an integrated circuit device
JP4864307B2 (ja) * 2003-09-30 2012-02-01 アイメック エアーギャップを選択的に形成する方法及び当該方法により得られる装置
US6952052B1 (en) * 2004-03-30 2005-10-04 Advanced Micro Devices, Inc. Cu interconnects with composite barrier layers for wafer-to-wafer uniformity
US7071091B2 (en) * 2004-04-20 2006-07-04 Intel Corporation Method of forming air gaps in a dielectric material using a sacrificial film
EP1761946A2 (en) * 2004-06-04 2007-03-14 International Business Machines Corporation Fabrication of interconnect structures
US7223673B2 (en) 2004-07-15 2007-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device with crack prevention ring
US7285474B2 (en) * 2004-09-16 2007-10-23 International Business Machines Corporation Air-gap insulated interconnections
US7560375B2 (en) * 2004-09-30 2009-07-14 International Business Machines Corporation Gas dielectric structure forming methods
US7402515B2 (en) * 2005-06-28 2008-07-22 Intel Corporation Method of forming through-silicon vias with stress buffer collars and resulting devices
US20070102791A1 (en) 2005-11-07 2007-05-10 Ping-Chang Wu Structure of multi-layer crack stop ring and wafer having the same
US7994046B2 (en) 2006-01-27 2011-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a dielectric layer with an air gap, and a structure including the dielectric layer with the air gap
US7382038B2 (en) * 2006-03-22 2008-06-03 United Microelectronics Corp. Semiconductor wafer and method for making the same
US7557424B2 (en) * 2007-01-03 2009-07-07 International Business Machines Corporation Reversible electric fuse and antifuse structures for semiconductor devices
US7871923B2 (en) * 2007-01-26 2011-01-18 Taiwan Semiconductor Maufacturing Company, Ltd. Self-aligned air-gap in interconnect structures
US20090072409A1 (en) * 2007-09-14 2009-03-19 International Business Machines Corporation Interconnect Structures Incorporating Air-Gap Spacers
US20090081862A1 (en) * 2007-09-24 2009-03-26 Taiwan Semiconductor Manufacturing Co., Ltd. Air gap structure design for advanced integrated circuit technology
JP2009123734A (ja) 2007-11-12 2009-06-04 Renesas Technology Corp 半導体装置及びその製造方法
JP2009135139A (ja) * 2007-11-28 2009-06-18 Toshiba Corp 半導体装置及びその製造方法
US8071459B2 (en) * 2008-04-17 2011-12-06 Freescale Semiconductor, Inc. Method of sealing an air gap in a layer of a semiconductor structure and semiconductor structure
JP5396065B2 (ja) * 2008-10-28 2014-01-22 株式会社日立製作所 半導体装置の製造方法
KR101104962B1 (ko) * 2008-11-28 2012-01-12 한국전자통신연구원 관통 비아 제조 방법
US8298911B2 (en) * 2009-03-26 2012-10-30 Samsung Electronics Co., Ltd. Methods of forming wiring structures
US8659115B2 (en) * 2009-06-17 2014-02-25 International Business Machines Corporation Airgap-containing interconnect structure with improved patternable low-K material and method of fabricating
US8598031B2 (en) * 2009-09-28 2013-12-03 Globalfoundries Singapore Pte. Ltd. Reliable interconnect for semiconductor device
US8900988B2 (en) * 2011-04-15 2014-12-02 International Business Machines Corporation Method for forming self-aligned airgap interconnect structures
US8962474B2 (en) * 2011-11-07 2015-02-24 Globalfoundries Singapore Pte. Ltd. Method for forming an air gap around a through-silicon via
US8652962B2 (en) * 2012-06-19 2014-02-18 Taiwan Semiconductor Manufacturing Co., Ltd. Etch damage and ESL free dual damascene metal interconnect
US9312220B2 (en) * 2013-03-12 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a low-K dielectric with pillar-type air-gaps
US9443796B2 (en) * 2013-03-15 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Air trench in packages incorporating hybrid bonding
KR102002980B1 (ko) * 2013-04-08 2019-07-25 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US20150162277A1 (en) * 2013-12-05 2015-06-11 International Business Machines Corporation Advanced interconnect with air gap
US9390965B2 (en) * 2013-12-20 2016-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Air-gap forming techniques for interconnect structures
JP2015167153A (ja) * 2014-02-12 2015-09-24 株式会社東芝 集積回路装置及びその製造方法
US9305835B2 (en) * 2014-02-26 2016-04-05 International Business Machines Corporation Formation of air-gap spacer in transistor
US9455178B2 (en) * 2014-03-14 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US10163792B2 (en) * 2014-07-28 2018-12-25 Qualcomm Incorporated Semiconductor device having an airgap defined at least partially by a protective structure
US9601354B2 (en) 2014-08-27 2017-03-21 Nxp Usa, Inc. Semiconductor manufacturing for forming bond pads and seal rings
US9548333B2 (en) * 2014-09-25 2017-01-17 Qualcomm Incorporated MRAM integration with low-K inter-metal dielectric for reduced parasitic capacitance
US9443956B2 (en) * 2014-12-08 2016-09-13 Globalfoundries Inc. Method for forming air gap structure using carbon-containing spacer
CN106033741B (zh) * 2015-03-20 2020-09-15 联华电子股份有限公司 金属内连线结构及其制作方法
KR20160139190A (ko) * 2015-05-27 2016-12-07 에스케이하이닉스 주식회사 에어갭을 갖는 반도체 장치 및 그 제조 방법
US9812359B2 (en) * 2015-06-08 2017-11-07 Globalfoundries Inc. Thru-silicon-via structures
US10541204B2 (en) * 2015-10-20 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure and method of forming the same
US9627316B1 (en) * 2015-12-15 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor devices having interconnect structures and manufacturing method thereof
TWI663729B (zh) * 2016-01-05 2019-06-21 聯華電子股份有限公司 半導體結構及其製造方法
US9899320B2 (en) * 2016-02-05 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection and manufacturing method thereof
KR102645957B1 (ko) * 2016-03-22 2024-03-08 삼성전자주식회사 반도체 장치 및 그의 제조 방법
US9608065B1 (en) * 2016-06-03 2017-03-28 International Business Machines Corporation Air gap spacer for metal gates
US9666533B1 (en) * 2016-06-30 2017-05-30 International Business Machines Corporation Airgap formation between source/drain contacts and gates
US20180012791A1 (en) * 2016-07-06 2018-01-11 Globalfoundries Inc. Interconnects with inner sacrificial spacers
US10032711B2 (en) * 2016-07-25 2018-07-24 International Business Machines Corporation Integrating metal-insulator-metal capacitors with air gap process flow
KR102658192B1 (ko) * 2016-07-27 2024-04-18 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US10056468B2 (en) * 2016-09-07 2018-08-21 Globalfoundries Inc. Source/drain parasitic capacitance reduction in FinFET-based semiconductor structure having tucked fins
US9786553B1 (en) * 2016-09-16 2017-10-10 International Business Machines Corporation Advanced BEOL interconnect structure containing uniform air gaps
US9768118B1 (en) * 2016-09-19 2017-09-19 International Business Machines Corporation Contact having self-aligned air gap spacers
US9853025B1 (en) * 2016-10-14 2017-12-26 International Business Machines Corporation Thin film metallic resistors formed by surface treatment of insulating layer
US10937783B2 (en) * 2016-11-29 2021-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10319627B2 (en) * 2016-12-13 2019-06-11 Globalfoundries Inc. Air-gap spacers for field-effect transistors
US10043753B2 (en) * 2016-12-13 2018-08-07 Globalfoundries Inc. Airgaps to isolate metallization features
US10522642B2 (en) * 2016-12-14 2019-12-31 Taiwan Semiconductor Manufacturing Co. Ltd. Semiconductor device with air-spacer
US10727114B2 (en) * 2017-01-13 2020-07-28 International Business Machines Corporation Interconnect structure including airgaps and substractively etched metal lines
CN108389861B (zh) * 2017-02-03 2019-06-28 联华电子股份有限公司 半导体元件及其形成方法
US10840186B2 (en) * 2017-06-10 2020-11-17 Applied Materials, Inc. Methods of forming self-aligned vias and air gaps
US10403542B2 (en) * 2017-06-10 2019-09-03 Applied Materials, Inc. Methods of forming self-aligned vias and air gaps
CN109216357B (zh) * 2017-06-30 2021-04-20 联华电子股份有限公司 半导体结构及其制作方法
US10629478B2 (en) * 2017-08-22 2020-04-21 International Business Machines Corporation Dual-damascene formation with dielectric spacer and thin liner
CN109545735B (zh) * 2017-09-22 2022-01-28 蓝枪半导体有限责任公司 金属内连线结构及其制作方法
KR102557400B1 (ko) * 2018-01-17 2023-07-20 삼성전자주식회사 반도체 장치
CN110060955B (zh) * 2018-01-18 2021-11-30 联华电子股份有限公司 半导体元件及其制作方法
US10388770B1 (en) * 2018-03-19 2019-08-20 Globalfoundries Inc. Gate and source/drain contact structures positioned above an active region of a transistor device
US11011617B2 (en) * 2018-03-23 2021-05-18 International Business Machines Corporation Formation of a partial air-gap spacer
US10395988B1 (en) * 2018-04-10 2019-08-27 International Business Machines Corporation Vertical FET transistor with reduced source/drain contact resistance
US10573724B2 (en) * 2018-04-10 2020-02-25 International Business Machines Corporation Contact over active gate employing a stacked spacer
US10395986B1 (en) * 2018-05-30 2019-08-27 International Business Machines Corporation Fully aligned via employing selective metal deposition
US10608096B2 (en) * 2018-06-11 2020-03-31 International Business Machines Corporation Formation of air gap spacers for reducing parasitic capacitance
US10290534B1 (en) * 2018-06-13 2019-05-14 Micron Technology, Inc. Methods of sealing openings, and methods of forming integrated assemblies
US10665499B2 (en) * 2018-06-28 2020-05-26 Intel Corporation Integrated circuit with airgaps to control capacitance
US10714684B2 (en) * 2018-07-02 2020-07-14 International Business Machines Corporation Phase change memory with doped silicon germanium alloy-containing electrodes and air gap-containing spacer
US11205700B2 (en) * 2018-07-16 2021-12-21 Taiwan Semiconductor Manufacturing Co., Ltd. Air gap spacer and related methods
CN116314012A (zh) * 2018-08-16 2023-06-23 联华电子股份有限公司 金属内连线结构及其制作方法
DE102018131694A1 (de) * 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Selektives abscheiden einer metallsperrschicht bei damascene-prozessen
US11244854B2 (en) * 2020-03-24 2022-02-08 International Business Machines Corporation Dual damascene fully aligned via in interconnects
US11610811B2 (en) * 2020-06-16 2023-03-21 Nanya Technology Corporation Semiconductor device with covering liners and method for fabricating the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060030128A1 (en) * 2004-08-03 2006-02-09 Xiaomei Bu Structure and method of liner air gap formation
CN101308825A (zh) * 2007-05-14 2008-11-19 台湾积体电路制造股份有限公司 集成电路结构
CN102593076A (zh) * 2011-01-11 2012-07-18 台湾积体电路制造股份有限公司 半导体装置
CN103151296A (zh) * 2011-12-07 2013-06-12 台湾积体电路制造股份有限公司 部分气隙低k沉积的集成技术

Also Published As

Publication number Publication date
US10892235B2 (en) 2021-01-12
US20200066657A1 (en) 2020-02-27
US20210082839A1 (en) 2021-03-18
US11664333B2 (en) 2023-05-30
CN110858578B (zh) 2021-07-13

Similar Documents

Publication Publication Date Title
CN110858578B (zh) 管芯封环及其制造方法
TWI596703B (zh) 形成半導體裝置結構的方法
US7256502B2 (en) Metal interconnections for semiconductor devices including a buffer layer on a trench sidewall
KR101756544B1 (ko) 인터커넥트 구조물을 구비하는 핀 전계 효과 트랜지스터(finfet) 소자 구조물 및 그 형성 방법
KR101645825B1 (ko) 반도체 디바이스 및 그 제조 방법
US20050110152A1 (en) Method for forming openings in low dielectric constant material layer
US20050093169A1 (en) Semiconductor device and method of manufacturing semiconductor device
US20120074519A1 (en) Crack stop structure enhancement of the integrated circuit seal ring
US7781892B2 (en) Interconnect structure and method of fabricating same
US6806579B2 (en) Robust via structure and method
KR20100122701A (ko) 반도체 소자의 제조방법
JP2009038061A (ja) 半導体ウエハおよび半導体装置の製造方法
CN113035837B (zh) 具有气隙的半导体元件结构及其制备方法
CN109545735B (zh) 金属内连线结构及其制作方法
US9059110B2 (en) Reduction of fluorine contamination of bond pads of semiconductor devices
CN101617389A (zh) 形成晶体管的接触和通孔开口的方法
KR100571416B1 (ko) 반도체 소자의 다층 금속 배선 형성 방법
CN113035772A (zh) 半导体结构及其制备方法
CN115954324B (zh) 一种半导体结构及其制作方法
US20240194590A1 (en) Interconnection structure and method for manufacturing the same
KR100606539B1 (ko) 반도체 소자의 금속배선 형성 방법
KR100630568B1 (ko) 반도체 소자의 금속배선 형성 방법
US6995086B2 (en) Method for fabricating a through hole on a semiconductor substrate
US20020102840A1 (en) Method for manufacturing cooper interconnects by using a cap layer
KR100606538B1 (ko) 반도체 소자의 금속배선 형성 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant