CN110830034B - 用于雷达芯片同步的设备和方法 - Google Patents

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Abstract

本公开涉及用于雷达芯片同步的设备和方法。在某些实施方式中，参考时钟信号被分配给两个或更多个半导体芯片，每个半导体芯片包括至少一个数据转换器。两个或更多个芯片包括产生数据转换器同步信号的主芯片，以及处理数据转换器同步信号以对准芯片上的数据转换操作的定时例如以获得高度数字采样的定时相干性的的至少一个从芯片。在某些实施方式中，芯片对应于雷达系统的雷达芯片，而数据转换器同步信号对应于模数转换器(ADC)同步信号。芯片对应于雷达系统的雷达芯片，而数据转换器同步信号对应于模数转换器(ADC)同步信号。另外，主雷达芯片产生斜坡同步信号，以同步雷达芯片的传输顺序和/或提供ADC时钟信号的相位对准。

Description

用于雷达芯片同步的设备和方法
技术领域
本发明的实施方案涉及电子系统，更具体地，涉及一个或多个半导体芯片的同步。
背景技术
电子系统可包括多个半导体芯片，用于基于参考时钟信号的定时处理数据。例如，雷达系统、电信系统、并行数据处理系统和/或芯片到芯片通信系统可以包括用于处理多个通道或通道中的数据的若干芯片。包括用于处理数据的多个芯片可以提供许多优点，例如更宽的带宽、更大的灵活性、成本降低和/或扩展的应用范围。
发明内容
本文提供了用于同步雷达芯片的设备和方法。在某些实施方式中，参考时钟信号被分配给两个或更多个雷达芯片，每个雷达芯片包括至少一个模数转换器(ADC)。两个或更多个雷达芯片包括产生ADC同步信号的主芯片，以及处理ADC同步信号以对准芯片上的数据转换操作的定时例如以获得高度数字采样的定时相干性的的至少一个从芯片。在某些实施方式中，主芯片产生斜坡同步信号，以同步雷达芯片的传输顺序和/或提供ADC时钟信号的相位对准。
在一个方面，提供一种具有同步定时的雷达系统。雷达系统包括：第一雷达芯片，包括第一模数转换器(ADC)电路和第一锁相环(PLL)，所述第一锁相环被配置为处理参考时钟信号以产生控制第一ADC电路的定时的第一ADC时钟信号。所述第一雷达芯片还被配置为基于所述第一ADC时钟信号的定时来产生ADC同步信号。雷达系统还包括第二雷达芯片，包括第二ADC电路和第二PLL，所述第二PLL被配置为处理所述参考时钟信号以产生控制第二ADC电路的定时的第二ADC时钟信号。所述第二雷达芯片还被配置为基于所述ADC同步信号将所述第二ADC电路的采样操作与所述第一ADC电路的采样操作对准。
在另一个方面，提供一种用于控制多芯片雷达系统同步的半导体芯片。该半导体芯片包括：锁相环(PLL)，被配置为基于参考时钟信号的定时来产生模数转换器(ADC)时钟信号；由所述ADC时钟信号控制的ADC电路；ADC同步信号生成电路，被配置为基于所述ADC时钟信号的定时来生成ADC同步信号；和第一引脚，被配置为输出ADC同步信号，从而协调所述多芯片雷达系统的同步。
在另一个方面，提供一种同步雷达芯片的方法。该方法包括：基于参考时钟信号的定时，在第一雷达芯片中合成第一模数转换器(ADC)时钟信号；使用所述第一ADC时钟信号来控制第一雷达芯片中的模数转换操作；基于所述第一ADC时钟信号的定时，在所述第一雷达芯片中产生ADC同步信号；提供从所述第一雷达芯片到第二雷达芯片的ADC同步信号；和处理所述第二雷达芯片中的ADC同步信号，以使所述第二雷达芯片中的模数转换操作与所述第一雷达芯片中的模数转换操作同步。
在另一个方面，提供一种补偿时钟路径延迟的变化的半导体芯片。半导体芯片包括：锁相环(PLL)，被配置为基于参考时钟信号的定时来产生合成的时钟信号，PLL包括可控移相器，被配置为控制合成的时钟信号的相位。半导体芯片还包括：时间-数字转换器(TDC)，被配置为生成指示参考时钟信号的转变时间的第一数字时间戳和指示合成的时钟信号的转变时间的第二数字时间戳，并且基于第一数字时间戳和第二数字时间戳产生时钟延迟检测信号。TDC被配置为基于时钟延迟检测信号控制由可控移相器提供的相移量。在某些实施方式中，由TDC提供的相移量提供粗略的相移，并且PLL进一步由精细相移控制。在一些实施方式中，基于一个或多个TDC测量产生精细相移。
在另一个方面，提供一种用于控制多芯片同步的半导体芯片。半导体芯片包括：锁相环(PLL)，被配置为基于参考时钟信号的定时生成合成的时钟信号；由合成的时钟信号控制的数据转换器电路；第一同步电路，被配置为在合成的时钟信号的时域中产生数据转换器同步信号；和第二同步电路，被配置为在参考时钟信号的时域中产生PLL时钟对准信号。半导体芯片配置为输出数据转换器同步信号和PLL时钟对准信号，从而协调多芯片同步。
在另一个方面，提供一种具有定时同步的电子系统。电子系统包括：第一半导体芯片，包括第一锁相环(PLL)，被配置为基于参考时钟信号的定时产生第一数据转换器时钟信号；由第一数据转换器时钟信号控制的第一数据转换器电路；和第一同步电路，被配置为基于第一数据转换器时钟信号的定时产生数据转换器同步信号。电子系统还包括第二半导体芯片，包括：第二PLL，被配置为基于参考时钟信号的定时产生第二数据转换器时钟信号；由第二数据转换器时钟信号控制的第二数据转换器电路；和第二半导体芯片同步电路，被配置为处理数据转换器同步信号，以将第二数据转换器时钟信号与第一数据转换器时钟信号对准。
附图说明
图1A是包括多个半导体芯片的印刷电路板的一个实施方案的示意图。
图1B是根据一个实施方案的具有数据转换同步的多芯片系统20的示意图。
图2A是根据一个实施方案的具有同步的多芯片雷达系统的示意图。
图2B是根据一个实施方案的具有延迟验证电路的多芯片雷达系统的示意图。
图3A是根据另一实施方案的具有同步的多芯片雷达系统的示意图。
图3B是图3A的多芯片雷达系统的ADC采样的时序图的一个示例。
图3C是斜坡同步信号的时序图的一个示例。
图4是图3A的多芯片雷达系统的斜坡生成的时序图的一个示例。
图5是图3A的多芯片雷达系统的ADC同步的时序图的一个示例。
图6A是根据一个实施方案的具有相位对准的多芯片雷达系统的示意图。
图6B是图6A的多芯片雷达系统的相位对准的时序图的一个示例。
图7A是根据一个实施方案的包括用于时钟延迟的TDC校准的IC的示意图。
图7B是根据另一实施方案的包括用于时钟延迟的TDC校准的IC的示意图。
图7C是描绘ADC时钟信号的重置的时序图的一个示例。
图8是根据另一实施方案的具有相位对准的IC的示意图。
图9是根据图8实现的多芯片雷达系统的相位对准的时序图的一个示例。
图10是根据一个实施方案的具有重置电路的从IC的示意图。
具体实施方式
以下对实施方案的详细描述呈现了本发明的特定实施方案的各种描述。然而，本发明可以以权利要求所定义和涵盖的多种不同方式实施。在本说明书中，参考附图，其中相同的附图标记可表示相同或功能相似的元件。应当理解，某些实施方案可以包括比图中所示的元件更多的元件和/或图中所示的元件的子集。此外，一些实施方案可以结合来自两个或更多个附图的特征的任何合适组合。
某些电子系统可包括用于处理数据的多个半导体芯片。例如，每个半导体芯片可以包括一个或多个数据转换器，例如用于在模拟域和数字域之间提供数据转换的数模转换器(DAC)和/或模数转换器(ADC)。在某些实施方式中，数据转换器基于公共参考时钟信号的定时来操作。例如，波束形成通信系统可以包括用于处理从天线阵列接收的射频(RF)信号的多个接收信道，并且每个接收信道可以包括用于将RF信号下变频到基带的下变频器和用于基于公共定时参考来数字化基带信号的ADC。
在这样的电子系统中，数据转换器以同步的定时关系操作可能是重要的。例如，在波束形成通信系统中，例如调频连续波(FMCW)雷达系统，波束形成的精度受到控制数据转换器的时钟信号之间的相位差的限制。此外，相位的较大差异可能导致波束形成通信系统的发射波束或接收波束被破坏。例如，雷达系统中接收波束的波束形成取决于跨ADC的高采样一致性，因此检测到的物体的角位置的精度取决于采样一致性。
在没有用于信道同步的机制的情况下，这种电子系统可能具有降低的相位对准和/或对可以可靠操作的最大数量的信道的限制。
当所有数据转换器位于相同的半导体芯片上时，可以相当容易地实现这种通道的一致性。然而，当数据转换器位于多个芯片(例如，多个雷达芯片)上时，难以保持跨通道的定时相干性。
例如，几个ADC可以分布在两个或更多个芯片上，并且可以向每个芯片提供公共参考时钟信号以帮助同步ADC的操作。然而，许多因素可能导致ADC以相位差工作，这可能随芯片之间以及温度和/或其他操作条件而变化。例如，每个芯片可以包括锁相环(PLL)，其使用参考时钟信号来合成用于控制ADC定时的ADC时钟信号，并且相位差可以来自PLL的任意初始相位，例如分频器、电荷泵和/或蓄电池的非确定性启动值。此外，相位差可能来自其他源，例如参考时钟信号到每个芯片的路径延迟的差异和/或制造变化。
数据转换器的采样时钟之间的相位差导致性能下降。例如，在雷达系统中，相位误差与信号的频率和数据转换器的时钟之间的相位差成比例。此外，在雷达应用中，还期望跨芯片同步传输。
本文提供了用于同步多个半导体芯片的装置和方法。在某些实施方式中，参考时钟信号被分配到两个或更多个半导体芯片，每个半导体芯片包括至少一个数据转换器。两个或更多个芯片包括产生数据转换器同步信号的主芯片，以及处理数据转换器同步信号以对准芯片上的数据转换操作的定时的至少一个从芯片。例如，在某些实施方式中，数据转换器包括ADC，并且主芯片产生ADC同步信号，用于获得用于数字采样的高度时序相干性。
在某些实施方式中，芯片对应雷达系统的雷达芯片。另外，主芯片还产生斜坡同步信号，以同步雷达芯片上的传输顺序(例如，传输的激活和停用、传输的交替、同时传输等)。另外，主芯片基于主芯片的ADC时钟信号的时序产生ADC同步信号，并基于主芯片的参考时钟信号的时序产生斜坡同步信号。
因此，在某些实施方式中，使用一对同步信号实现斜坡排序和ADC采样的同步，包括斜坡同步信号和ADC同步信号。此外，斜坡同步信号和ADC同步信号具有与不同时钟域相关联的定时。
斜坡同步信号还用于在某些实施方式中提供相位对准。例如，斜坡同步信号的不同形状(例如，不同的比特序列)可用于指示频率斜坡产生或相位对准。可以以各种方式提供相位对准。在某些实施方式中，每个半导体芯片包括用于基于参考时钟信号生成ADC时钟信号的PLL，并且通过使用斜坡同步信号来控制对PLL的重置的定时来提供相位对准(例如，输出分频器的重置)。通过提供相位对准，可以实现主和从芯片的ADC时钟信号之间的已知相位关系。
在某些实施方式中，每个芯片包括时间-数字转换器(TDC)，用于测量参考时钟信号和芯片的ADC时钟信号之间的内部时间延迟。通过以这种方式使用TDC，可以通过对由失配引起的时钟延迟误差提供补偿来实现相位差的减小，包括由制造变化和/或诸如温度的操作条件引起的相位差。在某些实施方式中，特定ADC时钟信号的相位可以通过提供给PLL的粗略相位调整和精细相位调整来控制。
TDC校准可以在任何期望的时间进行，例如，每100个或更多个循环以规则或不规则的间隔进行。因此，TDC在需要时执行定时误差的测量。而且，芯片的TDC不需要同时提供校准。相反，如果需要，TDC可以独立操作。在某些实施方式中，当通道未被用于处理数据时，校准是离线的，例如。
因此，TDC用于测量每个芯片的ADC时钟信号相对于参考时钟信号的相位。另外，每个TDC的测量用于将ADC时钟信号的相位调整到期望值。通过以这种方式提供相位调整，芯片可以以匹配的时钟延迟操作，从而实现相位对准。例如，TDC基于测量的延迟选择相位修改或调整量，从而减少或消除ADC时钟信号之间的相位差。
在某些实施方式中，TDC在将PLL的状态重置为已知状态之后执行测量，例如，在输出分频器的重置之后。例如，TDC可以测量在重置之后参考时钟信号的时钟边沿与从分频器输出的相应时钟边沿之间的延迟。
虽然本文的各种实施方案是在雷达系统的背景下描述的，但是本文的教导适用于各种电子系统，包括基于公共参考时钟信号的定时操作的多个半导体芯片。例如，这里的同步方案可以用在多芯片系统中，其中每个芯片包括至少一个数据转换器，该数据转换器以相对于公共参考时钟信号的同步定时关系操作。
这里描述的多芯片同步方案可以用于广泛的应用，包括但不限于雷达、蜂窝、微波、极小孔径终端(VSAT)、测试设备和/或传感器应用。此外，可以为在宽频率范围内工作的电子系统提供同步，不仅包括与分米波(约300MHz至3GHz)和厘米波(约3GHz至30GHz)相关的电子系统，还包括与更高频率相关的电子系统，例如Ka频带(约27GHz至40GHz)、V频带(约40GHz至75GHz)和/或W频带(约75GHz至110GHz)中的频率。因此，本文的教导适用于各种电子系统，包括RF和微波通信系统。
图1A是包括多个IC的印刷电路板(PCB)1的一个实施方案的示意图。如图1A所示，PCB1包括第一半导体芯片或集成电路(IC)2a、第二IC 2b、第三IC 2c和第四IC 2d，每个IC接收参考时钟信号(CLKREF)。尽管描绘了具有四个IC的示例，但是PCB1可以包括更多或更少的基于CLKREF的定时操作的IC。
图1A的PCB1示出了包括使用公共定时参考操作的多个IC的电子系统的一个示例。虽然PCB1示出了可以受益于本文的芯片同步方案的电子系统的一个示例，但是本文的教导适用于以各种方式实现的电子系统。
尽管在该实施方案中IC 1a-2d包括在PCB1上，但是其他配置也是可能的，例如其中两个或更多个IC附接到模块或封装衬底的实施方式。
如图1A所示，IC 2a-2d各自接收CLKREF，CLKREF用于控制一个或多个数据处理操作的定时。在一个示例中，每个IC包括至少一个用于生成模拟信号的数字表示的ADC，并且CLKREF用于控制ADC的数据转换操作的定时。在另一示例中，每个IC包括至少一个数模转换器(DAC)，并且CLKREF用于控制DAC的数据转换操作的定时。
在所示实施方案中，IC 2a-2d还连接到数字接口3，数字接口3可以是例如通用输入/输出(GPIO)总线、内部集成电路(I2C)总线、串行外围接口(SPI)总线或其他合适的接口。数字接口3可用于各种目的，包括但不限于用数字数据对IC进行编程以控制操作和/或提供校准。在某些实施方式中，数字接口3用于提供指示特定IC是否将用作根据本文的教导实现同步的主设备或从设备的数据。
如图1A所示，CLKREF被分配给每个IC 2a-2d。在某些实施方式中，CLKREF通过时钟分配网络提供给IC 2a-2d，具有基本匹配的延迟，例如平衡时钟树。例如，CLKREF可以沿大致相同长度的基本上对称的导体布线，使得CLKREF基本上同时到达每个芯片。
图1B是根据一个实施方案的具有数据转换同步的多芯片系统20的示意图。多芯片系统20包括主IC 21a、第一从IC 21b和第二从IC 21c，它们通过数字接口3连接。虽然示出了具有三个芯片的示例，但是本文的教导适用于包括更多或更少芯片的电子系统。
如图1B所示，主IC 21a包括数据转换器22a、PLL 23a、转换器同步电路25a和PLL同步电路26a。PLL 23a使用CLKREF产生合成时钟信号，用于控制数据转换器22a的数据转换操作的定时。合成时钟信号也由转换器同步电路25a使用，以产生数据转换器同步信号(数据_转换器_SYNC)。因此，数据_转换器_SYNC被重新定时以在主IC 21a的合成时钟信号的时域中操作。另外，PLL同步电路26a基于CLKREF的定时产生PLL相位对准信号(对准)。因此，数据_转换器_SYNC和对准具有与不同时钟域相关联的定时。
第一从IC 21b包括数据转换器22b、PLL 23b、转换器同步电路25b和PLL同步电路26b。PLL 23b使用CLKREF产生合成时钟信号，用于控制数据转换器22b的数据转换操作的定时。转换器同步电路25b处理数据_转换器_SYNC以使数据转换器22b的采样与数据转换器22a的采样同步。另外，PLL同步电路26b处理对准以重置PLL 23b，从而减少或消除用于对数据转换器22a和数据转换器22b计时的合成时钟信号之间的相位差。
类似地，第二从IC 21c包括数据转换器22c、PLL 23c、转换器同步电路25c和PLL同步电路26c。转换器同步电路25c处理数据_转换器_SYNC以使数据转换器22c的采样与数据转换器22a的采样同步。另外，PLL同步电路26c处理对准以重置PLL 23c，从而减少或消除用于对数据转换器22a和数据转换器22c进行定时的合成时钟信号之间的相位差。数据转换器22a-22c可以包括ADC和/或DAC。
在某些实施方式中，IC 21a-21c具有相同的类型或设计(例如，相同的部件号)，并且特定IC作为主设备或从设备的指定基于通过数字接口3编程的数据。
图2A是根据一个实施方案的具有同步的多芯片雷达系统30的示意图。多芯片雷达系统30包括主IC 21和从IC 22，其基于CLKREF的定时处理数据。主IC 21包括频率斜坡生成电路23和ADC电路24。同样，从IC 22包括频率斜坡生成电路25和ADC电路26。虽然示出了具有一个从IC的示例，但是可以包括附加的从IC。
在所示实施方案中，主IC 21接收斜坡触发信号(斜坡_触发器)，用于启动主IC 21和从IC 22的频率斜坡产生。主IC 21响应于斜坡_触发器的激活而控制频率斜坡生成电路23，从而控制雷达波的发射。
如图2A所示，主IC 21产生斜坡同步信号(斜坡_SYNC)，其被提供给从IC 22。斜坡_SYNC由从IC 22处理，从而在主IC 21和从IC 22之间同步传输顺序。因此，从IC 22响应于斜坡_SYNC的激活来控制频率斜坡生成电路25，使得主IC 21和从IC 22的频率斜变基本上同时发生。附加地或替代地，斜坡_SYNC用于提供ADC时钟信号的相位对准，其控制ADC电路24和ADC电路26的定时(例如，通过重置用于生成ADC时钟信号的PLL)，如下面将进一步详细讨论的。
因此，在所示实施方案中，主IC 21处理斜坡_触发器以产生斜坡_SYNC，其用于同步跨两个或更多个IC的斜坡传输和/或提供相位对准。
如图2A所示，主IC 21还产生ADC同步信号(ADC_SYNC)，用于使主IC 21的ADC电路24的采样定时与从IC 22的ADC电路26的采样同步。主IC 21和从IC 22的ADC用于产生响应于发射的雷达波而接收的RF信号的数字表示。
在某些实施方式中，主IC 21使用CLKREF来合成ADC时钟信号以控制ADC电路24的定时。另外，主IC 21在ADC时钟信号的时域中生成ADC_SYNC并在CLKREF的时域中生成斜坡_SYNC。因此，ADC_SYNC和斜坡_SYNC具有与不同时钟域相关联的定时。例如，ADC_SYNC的转换可以响应于主IC 21的ADC时钟信号的时钟边沿而发生，而斜坡_SYNC的转换可以响应于CLKREF的时钟边沿而发生。
因此，主IC 21产生斜坡_SYNC和ADC_SYNC以同步跨多个芯片的斜坡传输和模数转换操作。通过以这种方式实现多芯片雷达系统30，可以实现跨ADC的高度采样一致性，从而提高检测物体的角位置的精度。在一个应用中，当CLKREF以高达约100MHz的频率工作且时钟不确定性小于约1ns时，多芯片雷达系统30可以提供同步。
图2B是根据一个实施方案的具有延迟验证电路的多芯片雷达系统40的示意图。多芯片雷达系统40包括主IC 31和从IC 32，其配置与图2A的多芯片雷达系统30类似。为了清楚起见，在该图中未示出IC的某些电路，例如ADC电路和频率斜坡生成电路。
已经描绘了主IC 31和从IC 32具有用于验证主IC 31和从IC 32之间用于斜坡_SYNC和ADC_SYNC的延迟的电路。例如，主IC 31包括同步信号生成电路33、多路复用器34和比较电路35。另外，从IC 32包括多路复用器36。
同步信号发生电路33产生斜坡_SYNC和ADC_SYNC，如上面参考图2A所述。另外，多路复用器34用于选择斜坡_SYNC或ADC_SYNC以提供给比较电路35，比较电路35可以是例如异或(XOR)栅极和计数器。从IC 32还包括多路复用器36，其用于选择斜坡_SYNC或ADC_SYNC，从而在反馈回路中向主IC 31的比较电路35提供监控信号(MONITOR)。
在某些实施方式中，主IC 31激活斜坡_SYNC，然后在启动频率斜变之前等待延迟(例如，可编程的循环次数)。可以基于斜坡_SYNC从主IC31到从IC 32的传播延迟来选择延迟。在某些实施方式中，延迟是可控的(例如，用户可通过数字接口编程)，以提供适合于特定实现或部署方案的延迟。同样，主IC 31激活ADC_SYNC，然后在启动ADC采样之前等待延迟(例如，可编程的循环次数)。
图2B中描绘的延迟验证电路可用于验证主IC 31和从ICIC 32之间用于斜坡_SYNC和/或ADC_SYNC的延迟，从而确定IC同时操作。例如，所示的反馈回路可用于通过从IC 32驱动斜坡_SYNC和ADC_SYNC，使得主IC 31检测传播延迟。
在本文的某些实施方式中，多芯片系统被实现为不仅包括用于实现芯片同步的电路，还包括用于检测主IC和一个或多个从IC是否同步的延迟验证电路。尽管图2B中示出了延迟验证电路的一个示例，但是可以以各种方式实现延迟验证。
图3A是根据另一实施方案的具有同步的多芯片雷达系统70的示意图。多芯片雷达系统70包括主IC 41和从IC 42，其基于CLKREF的定时处理数据。
主IC 41包括主时序控制电路43、ADC电路44、滤波器电路45、数据端口46、ADC PLL47、时钟分频器48、斜坡_SYNC生成电路49、ADC_SYNC生成电路50和频率斜坡生成器61。从IC42包括斜坡_SYNC处理电路51、ADC_SYNC处理电路52、从时序控制电路53、ADC电路54、滤波器电路55、数据端口56、ADC PLL 57、时钟分频器58、以及频率斜坡生成器62。
在某些实施方式中，主IC 41和从IC 42对应于相同类型或设计的半导体芯片。另外，IC均可在主模式或从模式下配置，从而增强了灵活性并允许相同类型的两个芯片以主从时序关系服务。在某些实施方式中，基于通过接口(例如，图1A-1B的数字接口3)接收的数据，IC被配置为主模式或从模式。
如图3A所示，CLKREF被提供给主IC 41和从IC 42。在某些实施方式中，CLKREF通过匹配的时钟分配网络提供，以帮助匹配CLKREF到达主IC41和从IC 42的时间。
然而，即使当使用匹配的时钟分配网络时，主IC 41和从IC 42中的CLKREF的内部版本也可以具有相位差，该相位差可以随着处理以及诸如温度和/或电源电压的操作条件而变化。因此，主IC 41被示为以主参考时钟信号(CLKREFM)操作，而从IC 42被示为以从参考时钟信号(CLKREFS)操作。
如图3A所示，主时序控制电路43接收CLKREFM和斜坡_触发器。另外，主定时控制电路43产生用于控制主IC 41的操作的各种控制信号。例如，主时序控制电路43产生用于频率斜坡生成器61的主斜坡启动信号(斜坡_启动_M)和用于滤波器电路45的主采样启用信号(样本_EN_M)。主时序控制电路43还向斜坡_SYNC生成电路49提供用于控制斜坡_SYNC的状态的数据，并向ADC_SYNC生成电路50提供用于控制ADC_SYNC的状态的数据。此外，主时序控制电路43还向ADC PLL 47提供主PLL启用信号(启用_M)和主PLL重置信号(重置_M)，并向分频器48提供主AFE重置信号(AFE_重置_M)。
ADC PLL 47基于CLKREFM的定时产生主ADC时钟信号(ADC_CLK_M)。在某些实施方式中，ADC PLL 47基于频率合成操作生成ADC_CLK_M。例如，ADC PLL 47可以实现为整数或分数NPLL，其控制ADC_CLK_M的频率以具有相对于CLKREFM的期望频率关系。在所示实施方案中，ADC_CLK_M由时钟分频器48在频率上划分，以产生主模拟前端(AFE)时钟信号(AFE_CLK_M)，其用于控制滤波器电路45、数据端口46和ADC_SYNC生成电路50的定时。
主IC 41包括ADC电路44、滤波器电路45和数据端口46，它们级联连接以处理模拟信号(SIG)。尽管未在图3A中描绘，但是可以在主IC 41的引脚上接收SIG。尽管示出了信号处理电路的一个示例，但是本文的教导可以用于同步各种类型的信号处理电路。
ADC电路44包括一个或多个ADC，其基于ADC_CLK_M的定时操作以数字化SIG。在某些实施方式中，SIG对应于一组模拟信号，例如通过响应于发射的雷达波处理在天线阵列的若干天线元件上接收的RF信号而产生的模拟信号。ADC电路44产生数字输出信号(OUT_M)，其由滤波器电路45的一个或多个滤波器处理。如图3A所示，ADC电路44的数据转换操作的定时由ADC_CLK_M控制。
滤波器电路45还接收样本_EN_M，其指示SIG是否正被采样。实现主时序控制电路43以产生样本_EN_M可以帮助协调数字采样的时序。如图3A所示，滤波器电路45基于AFE_CLK_M的定时进行操作，AFE_CLK_M在某些实施方式中具有比ADC_CLK_M更低的频率，例如，被抽取十倍或更多倍。尽管描绘了滤波器频率小于ADC频率的示例，但是其他实现也是可能的。例如，在另一示例中，滤波器电路45以与ADC电路44大约相同的频率操作。
数据端口46从滤波器电路45接收滤波数据，并操作以将滤波后的数据发送到下游电路(例如下游芯片)以进行进一步处理。在某些实施方式中，数据端口46包括高速接口电路，例如，低压差分信令(LVDS)驱动器。如图3A所示，数据端口46基于AFE_CLK_M的定时进行操作。
继续参考图3A，从IC 42包括从时序控制电路53，其产生用于控制从IC 42的操作的各种控制信号。例如，从时序控制电路53产生频率斜坡生成器62的从斜坡启动信号(斜坡_启动_S)以控制发射器的序列，以及滤波器电路55的从采样启用信号(样本_EN_S)。从时序控制电路53还向ADC PLL 57提供从PLL启用信号(启用_S)和从PLL重置信号(重置_S)，并为分频器58提供从AFE重置信号(AFE_重置_S)。
ADC PLL 57基于CLKREFS的定时产生从ADC时钟信号(ADC_CLK_S)。如图3A所示，ADC_CLK_S通过数字化SIG控制ADC电路54产生数字输出信号(OUT_S)的定时，SIG可以是与主IC 41处理的相同或不同的模拟信号。时钟分频器58分频ADC_CLK_S以生成从AFE时钟信号(AFE_CLK_S)，其被提供给滤波器电路55、数据端口56和ADC_SYNC处理电路52。
如图3A所示，主IC 41向从IC 42提供斜坡_SYNC和ADC_SYNC。另外，斜坡_SYNC生成电路49通过将来自主定时控制电路43的数据重新定时到CLKREFM来生成斜坡_SYNC。另外，ADC_SYNC生成电路50通过将来自主定时控制电路43的数据重新定时到AFE_CLK_M来生成ADC_SYNC，其对应于ADC_CLK_M的抽取版本。因此，在该实施方案中，ADC_SYNC和AFE_CLK_M是同步的。
继续参考图3A，斜坡_SYNC处理电路51基于CLKREFS对斜坡_SYNC进行重新定时，并且将重新定时的斜坡同步信号提供给从定时控制电路53，用于频率斜坡产生的定时控制和/或用于提供相位对准。另外，ADC_SYNC处理电路52基于AFE_CLK_S对ADC_SYNC进行重新定时，并且将重新定时的ADC同步信号提供给从定时控制电路53，用于ADC采样的定时控制。
在所示实施方案中，多芯片雷达系统70包括主IC 41和从IC 42，每个主IC包括至少一个由公共定时参考控制的ADC。尽管示出了具有两个芯片的示例，但是本文的教导也适用于具有三个或更多芯片的电子系统。例如，主IC可以向两个或更多个从IC提供同步信号。
当处理接收的数据时，希望以同步的定时关系操作ADC电路44和ADC电路54。例如，在某些实施方式中，相位误差与被采样的信号的频率和用于对信号进行采样的时钟信号之间的相位差成比例。通过使用斜坡_SYNC和ADC_SYNC，IC以同步操作操作以增强多芯片雷达系统70的性能，例如，在确定检测到的物体的角位置时具有更高的精度。
图3B是图3A的多芯片雷达系统70的ADC采样的时序图的一个示例。如图3B所示，示出了SIG、ADC_CLK_M、ADC_CLK_S、OUT_M和OUT_S的电压与时间波形。在这个例子中，SIG是正弦曲线。然而，图3A的多芯片雷达系统70可以采样各种各样的信号波形和/或一组模拟信号。例如，在某些实施方式中，主IC 41的ADC电路44和从IC 42的ADC电路54采样不同版本的SIG，例如由天线阵列的不同天线元件产生的模拟信号。
在所示的示例中，ADC_CLK_M和ADC_CLK_S以相位差t相位操作，这是不期望的。
如图3B所示，相位差t相位导致采样误差。在某些实施方式中，采样误差与SIG和t相位的频率成比例。这里的同步方案用于减少或消除t相位。
图3C是斜坡同步信号的时序图的一个示例。时序图包括CLKREF和斜坡_SYNC的电压与时间关系曲线。
如上所述，可以实现主IC以包括输出斜坡_SYNC的引脚或焊盘。在某些实施方式中，引脚不仅用于同步跨多个芯片的传输排序，还用于指示从设备的相位对准。将引脚用于多种功能可减少IC的引脚数。在另一实施方案中，主IC包括：第一引脚，用于产生斜坡同步信号，用于协调跨多个芯片的频率斜坡产生；以及第二引脚，用于产生相位对准信号，用于协调多个芯片的相位对准。
可以以各种方式提供相位对准。在某些实施方式中，通过重置ADC PLL 47和ADCPLL 57(例如，通过重置输出分频器)来提供相位对准。例如，从时序控制电路53可以响应于指示相位对准的斜坡_SYNC来重置ADC PLL 57。相位对准的其他细节将在下面进一步讨论。
因此，在某些实施方式中，斜坡_SYNC不仅用于跨两个或更多个设备的斜坡生成的同步，而且还用于相位对准。
在某些实施方式中，斜坡_SYNC的位模式用于指示斜坡_SYNC是否用于同步发射机排序或协调相位对准。例如，在图3C的示例中，比特序列“11”表示向从IC发出频率斜坡产生的指令，而比特序列“101”表示向从IC发出用于相位对准的指令。因此，斜坡_SYNC的形状对于命令频率斜坡产生相对于命令相位对准是不同的。
因此，主IC的公共引脚可用于同步斜坡产生并提供跨芯片的ADC时钟信号的相位对准。
尽管示出了比特序列的特定示例，但是可以使用任何合适的比特序列来启动斜坡生成和/或相位对准。因此，其他实现也是可能的。
参考图3A和3C，在一个实施方案中，主IC 41首先使用斜坡_SYNC来指示相位对准。此后，主IC 41使用斜坡_SYNC启动频率斜坡生成。主IC 41和从IC 42都以低相位差和同步频率斜变操作操作，这导致发射雷达波。此后，主IC 41使用ADC_SYNC来同步ADC采样，从而协调响应于雷达波而接收的信号的数字采样。
图4是图3A的多芯片雷达系统70的斜坡产生的时序图的一个示例。时序图包括斜坡_触发器的电压-时间曲线图、主IC的频率斜坡生成器61的斜变(CLKREFM、斜坡_SYNC、斜坡_启动_M)、从IC的频率斜坡生成器62的斜变(CLKREFS和斜坡_启动_S)。在该示例中，激活的信号具有逻辑高值，并且去激活的信号具有逻辑低的值。然而，如技术人员将理解的，可以使用反转极性来实现任何信号，使得通过逻辑低值指示激活并且通过逻辑高值指示去激活。
如图4所示，在第一时间①，斜坡_触发器在主IC 41的输入引脚处被激活，从而启动频率斜坡产生。另外，响应于斜坡_触发器的激活，主IC 41在第二时间②激活斜坡_SYNC并在第三时间3○激活斜坡_启动_M。在该示例中，主IC 41在激活斜坡_触发器之后激活斜坡_SYNC一个CLKREFM周期，并且在激活斜坡_SYNC之后激活斜坡_启动_M两个CLKREFM周期。然而，其他实现也是可能的，例如使用可编程延迟的配置(例如，校准延迟和/或用户控制的延迟)。从IC 42处理斜坡_SYNC以在第三时间③激活斜坡_启动_S。因此，斜坡_启动_M和斜坡_启动_S基本上同时被激活，即使它们是在不同芯片上生成的。
通过使用斜坡_SYNC，主IC 41和从IC 42中的斜坡产生的定时是同步的。
通过使用斜坡_SYNC，主IC 41和从IC 42中的斜坡产生的定时是同步的。
图5是图3A的多芯片雷达系统70的ADC同步的时序图的一个示例。时序图包括斜坡_触发器的电压-时间曲线图、主IC的频率斜坡生成器61的斜变(CLKREFM、斜坡_SYNC、ADC_CLK_M、AFE_CLK_M、ADC_SYNC、样本_EN_M)、从IC的频率斜坡生成器62的斜变(CLKREFS、ADC_CLK_S、AFE_CLK_S、以及样本_EN_S)。时序图也已注释，以指示信号是在芯片内部(INT)内部还是在芯片引脚(PIN)上。
如图5所示，在第一时间①，斜坡_触发器在主IC 41的输入引脚处被激活，从而启动斜坡产生。另外，响应于斜坡_触发器的激活，主IC 41在第二时间②激活斜坡_SYNC。此后，主IC 41在第三时间3○激活ADC_SYNC，在第四时间④激活样本_EN_M。在该示例中，主IC41在激活斜坡_触发器之后激活斜坡_SYNC一个CLKREFM周期，并且在激活ADC_SYNC之后激活样本_EN_M一个AFE_CLK_M周期。然而，其他实现也是可能的，例如使用可编程延迟的配置(例如，校准延迟和/或用户控制的延迟)。从IC 42处理ADC_SYNC以在第四时间④激活样本_EN_S。因此，样本_EN_M和样本_EN_S基本上同时被激活，即使它们是在不同的芯片上生成的。
通过使用ADC_SYNC，主IC 41和从IC 42中的ADC采样的定时是同步的。
图6A是根据一个实施方案的具有相位对准的多芯片雷达系统150的示意图。多芯片雷达系统150包括接收CLKREF的主IC 101和从IC 102。
在所示实施方案中，主IC 101包括主时序控制电路110、ADC PLL 111、分频器114和斜坡_SYNC生成电路116。另外，ADC PLL 111包括可控振荡器121、启用电路122和输出分频器123，它可以是可编程的。此外，主定时控制电路110包括TDC 125。为了清楚起见，省略了主IC 101的某些电路。
ADC PLL 111基于CLKREFM的定时生成ADC_CLK_M。另外，分频器114将ADC_CLK_M分频以产生AFE_CLK_M。在某些实施方式中，分频器114是可编程的。斜坡_SYNC生成电路116基于来自主定时控制电路110的数据和时钟信号定时生成斜坡_SYNC。主时序控制电路110还接收相位对准信号(相位_对准)，并产生主PLL启用信号(启用_M)、主PLL重置信号(重置_M)和AFE重置信号(AFE_重置_M)。
如图6A所示，从IC 102包括从时序控制电路130、ADC PLL 131、分频器134和斜坡_SYNC处理电路136。另外，ADC PLL 131包括可控振荡器141、启用电路142和输出分频器143。此外，从时序控制电路130包括TDC 145。为了清楚起见，省略了从IC 102的某些电路。
ADC PLL 131基于CLKREFS的定时生成ADC_CLK_S。另外，分频器134将ADC_CLK_S分频以产生AFE_CLK_S。在某些实施方式中，分频器134和/或输出分频器143是可编程的。斜坡_SYNC处理电路136基于时钟信号定时对斜坡_SYNC进行重新定时，并将重新定时的斜坡同步信号提供给从定时控制电路130。从定时控制电路130产生从PLL启用信号(启用_S)、从PLL重置信号(重置_S)和从AFE重置信号(AFE_重置_S)。
图6A的多芯片雷达系统150示出了一种实现，其中斜坡_SYNC用于提供相位对准以协调AFE_CLK_M和AFE_CLK_S的同步。例如，如上面参考图3C所述，斜坡_SYNC可以服务于多种功能，包括提供相位对准。
在没有相位对准的情况下，ADC_CLK_M和ADC_CLK_S可以具有未知的相位差，例如，由分频器、电荷泵和/或累加器的非确定性启动值引起。同样，没有相位对准，AFE_CLK_M和AFE_CLK_S可能具有未知的相位差。通过使用重置提供相位对准，可以实现受控的相位关系(例如，已知的和恒定的相位偏移)。特别地，当ADC PLL 111从参考时钟域同步重置时，ADC_CLK_M可以具有相对于CLKREF的受控相位对准。同样，当使用斜坡_SYNC从参考时钟域同步重置ADC PLL 131时，ADC_CLK_S可以具有相对于CLKREF的受控相位对准。此外，相位对准可以帮助减少或消除AFE_CLK_M和AFE_CLK_S之间的相位差。
图6B是图6A的多芯片雷达系统的相位对准的时序图的一个示例。时序图包括CLKREFM、相位_对准、斜坡_SYNC、AFE_重置_M、ADC_CLK_M、AFE_CLK_M、CLKREFS、AFE_重置_S、ADC_CLK_S和AFE_CLK_S的电压与时间关系曲线。
在重置之前，ADC_CLK_M和ADC_CLK_S被描绘为具有初始相位差(ΔΘ)。如图6B所示，在第一时间①，在主IC 101中激活相位_对准以启动相位对准。在某些实施方式中，相位_对准通过主IC 101的寄存器写入来激活，例如，使用数字接口。响应于相位_对准的激活，主IC 101在第二时间②通过斜坡_SYNC激活相位对准指令并且在第三时间③禁用ADC_CLK_M。从IC 102处理斜坡_SYNC以在第三时间3○停用ADC_CLK_S。ADC_CLK_M和ADC_CLK_S可以通过多种方式禁用，例如，分别使用启用_M和启用_S。此外，在第四时间④，主IC 101激活AFE_重置_M从而重置分频器114。同样，从IC 102处理斜坡_SYNC以在时间④激活重置_S，从而重置分频器134。此后，主IC 101重置分频器123并在第五时间⑤启用ADC PLL 111。同样，从IC 102重置分频器143并在第五时间⑤启用ADC PLL 131。通过斜坡_SYNC实现重置和产生的相位对准。
继续参考图6B，在相位对准之后，仍然可以在ADC_CLK_M和ADC_CLK_S之间存在残余相位差 可以由失配引起的时钟延迟误差引起，包括由制造变化和/或操作条件(例如温度)引起的相位差。
如下面将讨论的，主IC和从IC的TDC(例如，图6A的TDC 125和TDC 145)可用于减少或消除具体地，每个TDC可以测量参考时钟信号和芯片的ADC时钟信号之间的内部时间延迟，并提供相位调整以将内部时间延迟设置为期望的延迟值。通过将每个芯片的内部时钟延迟控制为基本相同的延迟值，提供对/>的补偿。
图7A是根据一个实施方案的包括用于时钟延迟的TDC校准的IC 150的示意图。IC150包括输入/输出(I/O)接口焊盘141、输入时钟路径142、PLL电路143、输出时钟路径144、可控移相器145和TDC 146。为了清楚起见，描述了与用于时钟延迟的TDC校准有关的IC 150的电路，但是省略了IC 150的其他电路。图7A的TDC校准电路可以结合到本文公开的任何芯片中。
IC 150在焊盘141处接收CLKREF。另外，CLKREF被提供给TDC 146的第一输入。CLKREF由输入时钟路径141处理以产生PLL电路143的定时参考。另外，来自PLL电路143的合成时钟信号由输出时钟路径144处理并由可控移相器145相移以产生ADC时钟信号(ADC_CLK)。ADC_CLK被提供给TDC 146的第二输入。
如图7A所示，CLKREF和ADC_CLK之间的时间延迟可包括各种组件，包括例如焊盘141的延迟(τIO)、输入时钟路径142的延迟(τ路径1)、延迟PLL电路143(τPLL)、输出时钟路径144的延迟(τ路径2)和可控移相器145的延迟。
TDC 146用于产生对应于CLKREF的转换时间(例如，上升沿或下降沿)的数字表示的第一数字时间戳和对应于ADC_CLK的转换时间的数字表示的第二数字时间戳(例如，上升沿或下降沿)。另外，TDC 146比较数字时间戳以产生CLKREF的转变与ADC_CLK的相应转变之间的时间延迟的数字表示。如图7A所示，由TDC 146测量的数字时间延迟用于控制可控移相器145的延迟。
在某些实施方式中，TDC 146控制可控移相器145的延迟，使得CLKREF和ADC_CLK之间的内部时间延迟基本上等于期望的时间延迟。在一个示例中，TDC 146将可控移相器145的延迟控制为已知的参考时间延迟，例如，ADC_CLK的周期的一部分(例如，一半)。
在多芯片电子系统中，每个芯片可以包括以类似于图7A的配置布置的TDC。在校准每个芯片以实现公共时钟路径延迟之后，CLKREF和ADC_CLK之间的时间延迟在芯片上基本恒定。因此，可以减少或消除不同芯片的ADC时钟信号之间的相位差(例如，图6B的)。
图7B是根据另一实施方案的包括用于时钟延迟的TDC校准的IC 230的示意图。IC230包括焊盘201、输入时钟缓冲器202，参考时钟乘法器203(在该示例中为倍频或2倍)，信号抖动(SJ)抑制电路204，全数字锁相环(ADPLL)205、输出时钟缓冲器206、输出分频器207、分频器重置生成器208、参考时钟电平移位器211、参考时钟多路复用器213、ADC时钟多路复用器214、TDC 215、第一触发器217和第二触发器218。ADPLL205包括可控振荡器221和相位检测器222。
图7B的TDC校准电路可以合并到这里公开的任何芯片中。
如图7B所示，CLKREF和ADC_CLK之间的时间延迟可包括各种组件，包括例如焊盘201的延迟(τIO)，输入时钟缓冲器202的延迟(τBUF)、参考时钟乘法器203的延迟(τX2)、信号抖动抑制电路204的延迟(τSJ)、ADPLL205的延迟(τPLL)、输出时钟缓冲器206的延迟和分频器207的延迟。
如图7B所示，参考时钟电平移位器211包括与焊盘201和地串联的第一电容器212a和第二电容器212b。参考时钟电平移位器211对CLKREF进行电平移位。使用电容电平转换器提供具有相对低延迟的电平转换，从而减少芯片到芯片的变化。
TDC 215用于测量CLKREF和ADC_CLK的电平移位版本之间的延迟差。测量的延迟用于产生ADPLL 205的精细相位调整信号(FINE)和用于重置生成器208的粗略相位调整信号(COARSE)。还包括多路复用器213-214和触发器217-218以将TDC用于其他功能。例如，TDC215还可以基于选择信号(SEL)的状态来测量与输入参考信号(IN)和/或ADC_CLK的分割版本相关联的时间延迟。在其他实现中，省略了多路复用器213-214和触发器217-218。
在某些实施方式中，COARSE在可控振荡器221的振荡周期的全周期或半周期中提供相位调整，而FINE以小于全周期或振荡周期的半周期的步长提供相位调整。但是，其他实现也是可能的。
在所示实施方案中，COARSE被提供给分频器重置生成器208。分频器重置生成器208还从芯片的定时控制电路接收重置信号重置(例如，参见图6A)。COARSE控制分频器重置生成器208响应于重置的激活而重置输出分频器207的延迟。尽管示出了粗调的一个示例，但是可以以各种方式提供对时钟路径延迟的调整。
继续参考图7B，将FINE提供给ADPLL 205。ADPLL 205还从芯片的定时控制电路接收启用信号(启用)(例如，参见图6A)。FINE可以以各种方式提供相位调整，例如控制可控振荡器221的输出相位和/或相位检测器222的相位偏移。
虽然FINE被描绘为从TDC 215提供给ADPLL 205，但是在某些实施方式中，FINE基于TDC 215的测量被设置为离线。例如，IC 230可以包括一个或多个寄存器，其由用户基于来自TDC 215的测量结果在接口上编程。因此，在某些实施方式中，FINE表示由IC 230的寄存器输出的TDC测量数据。
图7C是描绘ADC时钟信号的重置的时序图的一个示例。在此示例中，显示了CLKREF、ADC_CLK_M和ADC_CLK_S的电压与时间波形。ADC_CLK_M和ADC_CLK_S都已使用TDC校准，从而将每个芯片的时钟路径延迟控制到所需的延迟。如图7C所示，ADC_CLK_M和ADC_CLK_S在上电时具有初始相位差。相位差可以来自每个PLL的任意初始相位，例如分频器、电荷泵和/或累加器的非确定性启动值。在使用斜坡_SYNC提供相位对准之后，PLL被重置并且ADC_CLK_M和ADC_CLK_S基本上对准。
图8是根据另一实施方案的具有相位对准的IC 310的示意图。IC 310包括定时控制电路300、ADC PLL 301、TDC 303和分频器305。在这个例子中，ADC PLL 301包括ADPLL311，输出分频器312，分频器重置生成器313和时钟栅极电路314。为了清楚起见，仅描绘了IC的某些电路。图8中描绘的电路可以合并到这里公开的任何主IC或从IC中。
如图8所示，ADC PLL 301基于CLKREF合成ADC时钟信号(ADC_CLK)。另外，分频器305将ADC_CLK分频以产生AFE_CLK。TDC 303用于比较CLKREF和ADC_CLK之间的时间延迟，并通过数字接口(INTF)提供测量的延迟。ADC PLL 301还耦合到INTF，并且可以通过INTF接收时钟延迟调整数据。
在所示实施方案中，时序控制电路300产生ADC PLL启用信号(启用)、ADC重置信号(重置)和AFE重置信号(AFE_重置)。因此，在该实施方案中，定时控制电路300还重置产生AFE_CLK的分频器。
图9是根据图8实现的多芯片雷达系统的相位对准的时序图的一个示例。时序图对应于其中主IC和从IC都用图8中所示的相位对准电路实现。时钟图包括主IC的CLKREF(CLKREFM)的电压-时间波形、主IC产生的斜坡_SYNC、主IC的AFE_重置(AFE_重置_M)、主IC的启用(启用_M)、主IC的重置(重置_M)、主IC的PLL_CLK(PLL_CLK_M)、主IC的ADC_CLK(ADC_CLK_M)、从IC的CLKREF(CLKREFS)、从IC的AFE_重置(AFE_重置_S)、从IC的启用(启用_S)、从IC的重置(重置_S)、从IC的PLL_CLK(PLL_CLK_S)以及从IC的ADC_CLK(ADC_CLK_S)。
在重置以提供相位对准之前，ADC_CLK_M和ADC_CLK_S不一定对准。如图9所示，在第一时间1○，通过斜坡_SYNC从主IC启动相位对准。此后，在第二时间2○使用AFE_重置_M重置用于生成AFE_CLK_M的分频器，并且在第三时间3○使用启用_M对ADC_CLK_M进行栅极控制。响应斜坡_SYNC的激活，从IC还会重置在第二时间2○生成AFE_CLK_S的分频器，并在第三时间3○关闭ADC_CLK_S。在该实施方案中，ADC_CLK_S和ADC_CLK_M被栅极控制两个参考时钟周期。然而，其他实现也是可能的，例如使用可编程延迟的配置(例如，校准延迟和/或用户控制的延迟)。
继续参考图9，在第四时间4○激活启用_M、启用_S、重置_M和重置_S。通过斜坡_SYNC实现重置和产生的相位对准。
图10是根据一个实施方案的具有重置电路的从IC 340的示意图。从IC 340包括ADC PLL 319和斜坡_SYNC处理电路320。ADC PLL 319包括可控振荡器321，输出分频器322，第一分频器重置生成器323，第二分频器重置生成器324，多路复用器325和重新定时触发器326。
可控振荡器321产生时钟信号(CLK)和早期时钟信号(CLK')，其具有比CLK的时间更早的相位。在该实施方案中，斜坡_SYNC处理电路320处理斜坡_SYNC以检测执行相位对准的指令，并响应于检测到相位对准的开始而激活重置_S。
如图10所示，第一分频器重置生成器323基于CLK'的定时进行操作，而第二分频器重置生成器324基于CLK'的反相版本的定时进行操作。分频器重置生成器323、324两者也接收COARSE，其可用于向时钟路径提供相位调整，如上面参考图7B所述。
控制信号(CTRL)用于选择第一分频器重置生成器323或第二分频器重置生成器324的输出。CTRL可以以多种方式产生，例如，使用定时控制电路，例如微控制器和/或状态机。CTRL的选择可以基于相位调整是否大于或小于180度。例如，在某些实施方式中，第一分频器重置生成器323用于小于180度的相位调整，而第二分频器重置生成器324用于比180度更高的相位调整。
使用双相重置生成器有助于在宽范围的相位调整值上满足时序约束，从而提供增强的灵活性和/或优越的性能。
应用
采用上述方案的设备可以实现为各种电子设备。电子设备的示例可以包括但不限于消费电子产品、消费电子产品的部件、电子测试设备等。电子设备的示例还可以包括光网络或其他通信网络的电路。消费电子产品可包括但不限于汽车、便携式摄像机、照相机、数码相机、便携式存储芯片、洗衣机、干衣机、洗衣机/干衣机、复印机、传真机、扫描仪、多功能外围设备等。此外，电子设备可以包括未完成的产品，包括用于工业、医疗和汽车应用的产品。
前面的描述和权利要求可以将元件或特征称为“连接”或“耦合”在一起。如本文所用，除非另有明确说明，否则“连接”意味着一个元件/特征直接或间接地连接到另一个元件/特征，并且不一定是机械连接。同样地，除非另有明确说明，否则“耦合”意味着一个元件/特征直接或间接地耦合到另一个元件/特征，并且不一定是机械地耦合。因此，尽管图中所示的各种示意图描绘了元件和组件的示例性布置，但是在实际实施方案中可以存在附加的中间元件、装置、特征或组件(假设所描绘的电路的功能不会受到不利影响)。
尽管已经根据某些实施方案描述了本发明，但是对于本领域普通技术人员显而易见的其他实施方案，包括不提供本文所述的所有特征和优点的实施方案，也在本发明的范围内。此外，可以组合上述各种实施方案以提供进一步的实施方案。另外，在一个实施方案的上下文中示出的某些特征也可以结合到其他实施方案中。因此，仅通过参考所附权利要求来限定本发明的范围。

Claims (17)

1.一种具有同步定时的雷达系统，该雷达系统包括：
第一雷达芯片，包括第一模数转换器(ADC)电路和第一锁相环(PLL)，所述第一锁相环被配置为处理参考时钟信号以产生控制第一ADC电路的定时的第一ADC时钟信号，其中所述第一雷达芯片还被配置为基于所述第一ADC时钟信号的定时来产生ADC同步信号；和
第二雷达芯片，包括第二ADC电路和第二PLL，所述第二PLL被配置为处理所述参考时钟信号以产生控制第二ADC电路的定时的第二ADC时钟信号，其中所述第二雷达芯片还被配置为基于所述ADC同步信号将所述第二ADC电路的采样操作与所述第一ADC电路的采样操作对准，
其中所述第一雷达芯片还被配置为基于所述参考时钟信号的定时来产生斜坡同步信号，其中所述第二雷达芯片被配置为基于所述斜坡同步信号将所述第二雷达芯片的传输排序操作与所述第一雷达芯片的传输排序操作对准。
2.权利要求1所述的雷达系统，其中所述第二雷达芯片被配置为处理所述斜坡同步信号，以使所述第二PLL的重置与所述第一PLL的重置同步。
3.权利要求1所述的雷达系统，其中所述第一雷达芯片还包括频率斜坡生成器，其中所述第一雷达芯片被配置为激活所述斜坡同步信号，然后控制所述频率斜坡生成器以在所述参考时钟信号的一个或多个周期后提供传输排序操作。
4.权利要求1所述的雷达系统，其中所述第一雷达芯片还包括第一时间-数字转换器(TDC)，被配置为基于测量所述参考时钟信号和所述第一ADC时钟信号之间的时间延迟来向所述第一ADC时钟信号提供相位调整。
5.权利要求4所述的雷达系统，其中所述第二雷达芯片还包括第二TDC，被配置为基于测量所述参考时钟信号和所述第二ADC时钟信号之间的时间延迟来向所述第二ADC时钟信号提供相位调整，其中所述第一TDC和所述第二TDC操作以补偿所述第一雷达芯片和所述第二雷达芯片之间的时钟路径延迟的差异。
6.权利要求1所述的雷达系统，还包括第三雷达芯片，包括第三ADC电路和第三PLL，所述第三PLL被配置为处理所述参考时钟信号以产生控制所述第三ADC电路的定时的第三ADC时钟信号，其中所述第三雷达芯片被配置为基于所述ADC同步信号来控制所述第三ADC电路的采样操作的定时。
7.一种用于控制多芯片雷达系统同步的半导体芯片，该半导体芯片包括：
ADC PLL，被配置为基于参考时钟信号的定时来产生ADC时钟信号；
由所述ADC时钟信号控制的ADC电路；
ADC同步信号生成电路，被配置为基于所述ADC时钟信号的定时来生成ADC同步信号；
第一引脚，被配置为输出ADC同步信号，从而协调所述多芯片雷达系统的同步；
斜坡同步信号生成电路，被配置为基于所述参考时钟信号的定时来产生斜坡同步信号；以及
第二引脚，被配置为输出所述斜坡同步信号。
8.权利要求7所述的半导体芯片，其中所述ADC同步信号和所述斜坡同步信号在不同的时域产生。
9.权利要求7所述的半导体芯片，还包括频率斜坡生成器，被配置为在激活所述斜坡同步信号之后启动对所述参考时钟信号的一个或多个周期的频率斜变。
10.权利要求7所述的半导体芯片，其中所述斜坡同步信号生成电路进一步被配置为控制所述斜坡同步信号以指示相位对准操作，其中所述ADC PLL被配置为响应于所述相位对准操作而重置。
11.权利要求7所述的半导体芯片，还包括时间-数字转换器(TDC)，被配置为基于测量所述参考时钟信号和所述ADC时钟信号之间的时间延迟来向所述ADC时钟信号提供相位调整。
12.权利要求11所述的半导体芯片，其中所述ADC PLL包括输出分频器，被配置为输出ADC时钟信号，其中所述TDC至少部分地基于控制所述输出分频器的重置延迟来提供相位调整。
13.权利要求7所述的半导体芯片，还包括分频器，被配置为分频所述ADC时钟信号以产生模拟前端(AFE)时钟信号，其中所述ADC同步信号和所述AFE时钟信号是同步的。
14.权利要求13所述的半导体芯片，还包括滤波器电路，由所述AFE时钟信号定时并被配置为处理所述ADC电路的数字输出信号。
15.一种同步雷达芯片的方法，该方法包括：
基于参考时钟信号的定时，在第一雷达芯片中合成第一模数转换器(ADC)时钟信号；
使用所述第一ADC时钟信号来控制第一雷达芯片中的模数转换操作；
基于所述第一ADC时钟信号的定时，在所述第一雷达芯片中产生ADC同步信号；
提供从所述第一雷达芯片到第二雷达芯片的ADC同步信号；
处理所述第二雷达芯片中的ADC同步信号，以使所述第二雷达芯片中的模数转换操作与所述第一雷达芯片中的模数转换操作同步；以及
基于所述参考时钟信号的定时在所述第一雷达芯片中产生斜坡同步信号，提供从所述第一雷达芯片到所述第二雷达芯片的斜坡同步信号，并使用所述斜坡同步信号将所述第二雷达芯片的传输排序操作与所述第一雷达芯片的传输排序操作同步。
16.权利要求15所述的方法，还包括基于所述参考时钟信号的定时在所述第二雷达芯片中合成第二ADC时钟信号，并使用所述斜坡同步信号将所述第一ADC时钟信号与所述第二ADC时钟信号对准。
17.权利要求16所述的方法，其中将所述第一ADC时钟信号与所述第二ADC时钟信号对准还包括使用第一时间-数字转换器(TDC)来调整从所述参考时钟信号到所述第一ADC时钟信号的第一时钟路径延迟，并使用第二TDC来调整从所述参考时钟信号到所述第二ADC时钟信号的第二时钟路径延迟。
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