IT202100008045A1

IT202100008045A1 - Sensore, in particolare sensore mems, per la generazione di un segnale digitale di uscita, accoppiabile ad una pluralita' di sensori in un apparecchio elettronico

Info

Publication number: IT202100008045A1
Application number: IT102021000008045A
Authority: IT
Inventors: Matteo Quartiroli; Paolo Rosingana
Original assignee: St Microelectronics Srl
Priority date: 2021-03-31
Filing date: 2021-03-31
Publication date: 2022-10-01
Also published as: US20220321318A1; US11784784B2; EP4067830A1; EP4067830B1

Description

DESCRIZIONE

del brevetto per invenzione industriale dal titolo:

?SENSORE, IN PARTICOLARE SENSORE MEMS, PER LA GENERAZIONE DI UN SEGNALE DIGITALE DI USCITA, ACCOPPIABILE AD UNA PLURALITA' DI SENSORI IN UN APPARECCHIO ELETTRONICO?

La presente invenzione ? relativa ad un sensore per la generazione di un segnale di uscita, accoppiabile ad una pluralit? di sensori in un apparecchio elettronico. In particolare, in seguito si far? riferimento ad un sensore realizzato in tecnologia MEMS (?Micro Electro-Mechanical Systems?).

Come noto, sono diffusi apparecchi elettronici, utilizzati ad esempio sia nel campo dell?elettronica di consumo sia in ambito industriale e automobilistico, che incorporano una pluralit? di sensori configurati ciascuno per rilevare una o pi? rispettive grandezze fisiche utili per l?utilizzo del rispettivo apparecchio elettronico.

Ad esempio, i sensori possono essere accelerometri, giroscopi, sensori di temperatura, di pressione, di resistenza elettrica, di stress meccanico, di deformazione. ? altrettanto noto realizzare tali sensori in tecnologia MEMS, la quale permette di ottenere sensori aventi piccole dimensioni, bassi consumi energetici ed elevata accuratezza di rilevamento.

I sensori MEMS convertono una grandezza fisica in un rispettivo segnale elettrico, di tipo analogico, il cui andamento nel tempo ? funzione dell?andamento nel tempo della grandezza fisica rilevata. Inoltre, i sensori MEMS sono configurati ciascuno per convertire il rispettivo segnale analogico in un corrispondente segnale discretizzato (digitale) avente un rispettivo tasso (?rate?) di campioni di uscita, e per fornire il rispettivo segnale discretizzato ad una unit? di controllo dell?apparecchio elettronico.

L?unit? di controllo dell?apparecchio elettronico ? configurata per elaborare i segnali discretizzati ricevuti dalla pluralit? di sensori.

? desiderabile far s? che i sensori inviino in maniera reciprocamente sincronizzata, all?apparecchio elettronico, il rispettivo segnale discretizzato. A tal fine sono impiegati diversi approcci.

In un approccio, i segnali analogici generati dai sensori sono prima immagazzinati in un circuito di campionamento (?sample and hold?) e poi discretizzati da un unico convertitore analogico-digitale.

In un altro approccio, i sensori comprendono ciascuno un rispettivo convertitore analogico-digitale, la cui funzione di discretizzazione ? comandata in parallelo da un unico segnale di innesco (?trigger?).

Tuttavia, entrambi questi approcci comportano di incorporare dispositivi aggiuntivi nell?apparecchio elettronico e dunque comportano un elevato costo e un elevato consumo energetico dell?apparecchio elettronico. Inoltre, questi approcci non sono adatti ad applicazioni in cui ? desiderabile avere un elevato tasso di dati di uscita dai sensori.

In un altro approccio, l?unit? di controllo dell?apparecchio elettronico ? configurata per ricevere specifiche informazioni di configurazione dai sensori, a partire dalle quali l?unit? di controllo determina una serie di istruzioni di sincronizzazione da inviare ai sensori. Tuttavia, tale approccio richiede elevate risorse di calcolo da parte dell?unit? di controllo dell?apparecchio elettronico, con conseguente elevato consumo energetico. Inoltre, tale approccio richiede anche l?utilizzo di una interfaccia di comunicazione dedicata tra i sensori e l?unit? di controllo, con conseguente riduzione in versatilit? e semplicit? di implementazione dell?apparecchio elettronico.

Scopo della presente invenzione ? quello di superare gli svantaggi della tecnica nota.

Secondo la presente invenzione viene fornito un sensore accoppiabile ad una pluralit? di sensori in un apparecchio elettronico come definito nelle rivendicazioni allegate.

Per una migliore comprensione della presente invenzione ne vengono ora descritte alcune forme di realizzazione, a puro titolo di esempio non limitativo, con riferimento ai disegni allegati, nei quali:

- la figura 1 mostra uno schema a blocchi di un apparecchio elettronico comprendente una pluralit? di sensori, secondo una forma di realizzazione;

- la figura 2 mostra uno schema a blocchi di un sensore dell?apparecchio elettronico di figura 1;

- la figura 3 mostra uno schema a blocchi di un altro sensore dell?apparecchio elettronico di figura 1;

- la figura 4 mostra la struttura di un blocco delle figure 2 e 3 comprendente un decimatore;

- la figura 5 mostra la struttura del decimatore del blocco di figura 4;

- la figura 6 mostra la struttura di un blocco del sensore di figura 3;

- la figura 7 mostra l?andamento nel tempo di segnali di ingresso del blocco di figura 6, in uso;

- la figura 8 mostra la struttura di un altro blocco del sensore di figura 3;

- la figura 9 mostra un diagramma di flusso di un metodo eseguito dal blocco di figura 8;

- la figura 10 mostra uno schema a blocchi di un apparecchio elettronico comprendente una pluralit? di sensori, secondo una diversa forma di realizzazione; e

- la figura 11 mostra uno schema a blocchi di un sensore dell?apparecchio elettronico di figura 10.

In seguito, se non diversamente specificato, si far? riferimento alla frequenza di un segnale discretizzato (digitale) per indicarne la frequenza di campioni, ovvero il tasso di dati con cui i campioni del segnale discretizzato sono forniti in uscita dal rispettivo blocco che lo ha generato.

La figura 1 mostra schematicamente un sistema o apparecchio elettronico 1, ad esempio uno smartphone, un dispositivo indossabile, un dispositivo per la realt? aumentata o virtuale, un apparecchio per il monitoraggio di una o pi? grandezze fisiche, ad esempio per il monitoraggio di vibrazioni ecc..

L?apparecchio elettronico 1 comprende una pluralit? di sensori 5, una unit? di controllo 7 e una interfaccia 10, la quale accoppia operativamente tra loro la pluralit? di sensori 5 e l?unit? di controllo 7.

L?unit? di controllo 7 comprende una memoria 8 e una unit? di elaborazione (qui non mostrata) ed ? configurata per inviare istruzioni ai sensori 5, ad esempio istruzioni di configurazione, e per ricevere dati o campioni di misurazione dai sensori 5 attraverso l?interfaccia 10, la quale ? ad esempio un bus di tipo noto per il trasferimento di segnali elettrici.

L?apparecchio elettronico 1 comprende inoltre periferiche di ingresso e uscita 12, ad esempio uno schermo, in particolare di tipo touchscreen, uno o pi? tasti ecc., e una unit? di alimentazione 14, ad esempio una batteria. Le periferiche di ingresso e uscita 12 e l'unit? di alimentazione 14 sono accoppiate all?unit? di controllo 7. L?unit? di alimentazione 14 pu? essere configurata anche per fornire una tensione di alimentazione ai sensori 5, attraverso l?interfaccia 10.

La pluralit? di sensori 5 comprende qui un primo sensore 5A, un secondo sensore 5B e un terzo sensore 5C, i quali sono configurati ciascuno per rilevare una o pi? rispettive grandezze fisiche associate al funzionamento dell?apparecchio elettronico 1.

Ad esempio, il primo, il secondo e il terzo sensore 5A, 5B, 5C possono essere ciascuno uno tra, ad esempio, un sensore di accelerazione, un sensore di temperatura, un sensore di pressione, un sensore di stress meccanico, un sensore di resistenza elettrica, un giroscopio, ecc.

In particolare, in questa forma di realizzazione, il primo, il secondo e il terzo sensore 5A, 5B, 5C sono sensori di tipo MEMS.

Inoltre, il primo, il secondo e il terzo sensore 5A, 5B, 5C sono configurati per fornire ciascuno all?unit? di controllo 7, attraverso l?interfaccia 10, un rispettivo segnale di uscita SO, di tipo digitale, funzione dell?una o pi? rispettive grandezze fisiche rilevate e avente una frequenza di uscita fou. In particolare, i campioni che formano i segnali di uscita SO dei sensori 5 sono forniti alla e memorizzati nella memoria 8.

Come descritto in dettaglio in seguito, il primo, il secondo e il terzo sensore 5A, 5B, 5C sono configurati per fornire all?unit? di controllo 7 i campioni dei rispettivi segnali di uscita SO in maniera reciprocamente sincronizzata, cio? in modo tale da avere la stessa frequenza di uscita fou e la stessa fase (ovvero in modo da essere allineati temporalmente).

In dettaglio, in questa forma di realizzazione, il primo sensore 5A, mostrato in figura 2, ? configurato per operare come sensore di riferimento (o master), mentre il secondo e il terzo sensore 5B, 5C (figura 3) sono configurati per operare ciascuno come un sensore schiavo (?slave?).

Come descritto in dettaglio in seguito, qui, il primo, il secondo e il terzo sensore 5A, 5B, 5C hanno una struttura generale simile tra loro, a meno delle differenze sotto discusse; di conseguenza, elementi in comune sono indicati dagli stessi numeri di riferimento. In particolare, il secondo e il terzo sensore 5B, 5C hanno qui una struttura generale simile tranne che per le parti sensibili, le quali sono ottimizzate ciascuna al rilevamento dell?una o pi? specifiche grandezze fisiche. Di conseguenza, a titolo esemplificativo, la figura 3 mostra indistintamente uno qualunque tra il secondo sensore 5B e il terzo sensore 5C.

Come visibile nelle figure 2 e 3, il primo, il secondo e il terzo sensore 5A, 5B, 5C comprendono ciascuno una unit? di rilevamento (?detection unit?) 20, uno stadio di condizionamento di segnale 25 e un temporizzatore (?clock?) 30.

L?unit? di rilevamento 20 ? la parte sensibile del primo, del secondo e del terzo sensore 5A, 5B, 5C; ovvero, l?unit? di rilevamento 20 ? configurata per rilevare una rispettiva grandezza fisica associata al funzionamento dell?apparecchio elettronico 1 e generare uno o pi? segnali elettrici, qui un segnale analogico SA, in funzione di tale grandezza fisica.

In dettaglio, in questa forma di realizzazione, l?unit? di rilevamento 20 comprende un elemento di rilevamento (?sensing element?) 35 e un oscillatore meccanico 37.

L?unit? di rilevamento 20, in particolare l?elemento di rilevamento 35 e/o l?oscillatore meccanico 37, del primo, del secondo e del terzo sensore 5A, 5B, 5C sono progettati in base alla specifica grandezza fisica da rilevare e alla specifica applicazione; essi possono quindi essere differenti in ciascuno dei sensori 5. In particolare, il secondo e il terzo sensore 5B, 5C possono essere uguali a meno di differenze nel rispettivo elemento di rilevamento 35 e/o nel rispettivo oscillatore meccanico 37.

L?oscillatore meccanico 37 comprende una struttura mobile e/o deformabile, ad esempio in modo elastico, quale una trave a sbalzo (?cantilever?), una membrana o una struttura avente qualunque altra forma, avente una frequenza di risonanza fr.

In uso, l?oscillatore meccanico 37 viene attuato, ad esempio secondo un principio di attuazione elettrostatico, piezoelettrico o elettromagnetico, in modo che la rispettiva struttura mobile e/o deformabile oscilli ad una frequenza operativa fo. In generale, la frequenza operativa fo ? funzione della frequenza di risonanza fr, ad esempio ? uguale alla frequenza di risonanza fr.

L?oscillatore meccanico 37 ? configurato in modo tale che la grandezza fisica da rilevare modifichi il movimento della struttura mobile e/o deformabile dell?oscillatore meccanico 37, ad esempio ne modifichi fase, ampiezza e/o frequenza.

L?elemento di rilevamento 35 ? configurato per rilevare il movimento della struttura mobile e/o deformabile dell?oscillatore meccanico 37, ad esempio secondo un principio di rilevamento elettrostatico, piezoresistivo, piezoelettrico o elettromagnetico, e convertirlo nel segnale analogico SA. L?andamento nel tempo del segnale analogico SA ? quindi indicativo delle variazioni di movimento della struttura mobile e/o deformabile dell?oscillatore meccanico 37, variazioni di movimento che sono causate dalle variazioni nel tempo della grandezza fisica da rilevare.

Il temporizzatore 30 ? configurato per fornire un segnale periodico, in seguito segnale di clock CLK, in particolare un segnale a onda quadra, avente una frequenza di clock fclk, ad esempio dell?ordine di alcuni megahertz. Ad esempio, il temporizzatore 30 pu? essere formato da un qualsiasi tipo di oscillatore elettronico noto, quale un oscillatore controllato in tensione.

Lo stadio di condizionamento di segnale 25 riceve il segnale di clock CLK e il segnale analogico SA e genera il segnale di uscita SO. Il segnale di uscita SO ? ottenuto a partire dalla discretizzazione del segnale analogico SA, come discusso in seguito.

In dettaglio, lo stadio di condizionamento di segnale 25 comprende un circuito di condizionamento analogico (o ?Analog Front-End?, AFE) 40, un convertitore analogicodigitale 43, un filtro 46 e un blocco di modifica di tasso di dati di uscita (?Output Data Rate?, ODR) 49, in seguito anche indicato come blocco di modifica ODR 49.

Il circuito di condizionamento analogico 40 comprende ad esempio uno o pi? amplificatori operazionali ed ? configurato ad esempio per filtrare, amplificare o demodulare il segnale analogico SA, fornendo un segnale analogico condizionato S?A.

Il convertitore analogico-digitale 43 ? configurato per ricevere il segnale analogico condizionato S?A e fornire un segnale campionato SS. Il segnale campionato SS ? ottenuto discretizzando il segnale analogico condizionato S?A ad una frequenza di campionamento fs.

La frequenza di campionamento fs ? scelta in fase di progettazione in base ai requisiti della specifica applicazione. Ad esempio, la frequenza di campionamento fs ? tale da soddisfare il teorema del campionamento di Nyquist, ovvero maggiore del doppio della frequenza operativa fo dell?oscillatore meccanico 37 dell?unit? di rilevamento 20.

Il segnale campionato SS in uscita dal convertitore analogico-digitale 43 ha quindi una frequenza di campioni che ? pari alla frequenza di campionamento fs.

Il filtro 46 comprende uno o pi? filtri di tipo passabasso o passa-banda, ha una o pi? rispettive frequenze di taglio ed ? configurato per ricevere il segnale campionato SS e fornire un segnale digitale SD. Il segnale digitale SD ? ottenuto quindi filtrando il segnale campionato Ss, ad esempio per rimuoverne componenti spettrali indesiderate introdotte dal convertitore analogico-digitale 43, dal circuito di condizionamento analogico 40 e/o dall?unit? di rilevamento 20.

A seconda della specifica applicazione e dei requisiti di progettazione, ad esempio per rispettare un requisito di occupazione di area di piastrina, il filtro 46 pu? essere configurato anche per ridurre la frequenza del segnale campionato SS, ad esempio di un fattore di riduzione intero, ad esempio compreso tra 1 e 1024.

Quindi, il segnale digitale SD ha una frequenza di campionamento condizionata f?s, la quale, qui, ? minore della frequenza di campionamento fs. In altre applicazioni, la frequenza di campionamento condizionata f?s ? uguale alla frequenza di campionamento fs.

In questa forma di realizzazione, lo stadio di condizionamento di segnale 25 del primo, del secondo e del terzo sensore 5A, 5B, 5C riceve anche un rispettivo gruppo di segnali di configurazione CONF comprendente un segnale di selezione di frequenza F_C e un segnale di comando di uscita OUT_TRG. Ciascuno stadio di condizionamento di segnale 25 inoltre genera, come sotto spiegato, un rispettivo segnale di riferimento EXT_REF, INT_REF.

In dettaglio, il blocco di modifica ODR 49 ? configurato per ricevere il segnale digitale SD e il gruppo di segnali di configurazione CONF e per fornire il segnale di uscita SO e il segnale di riferimento EXT_REF, INT_REF.

Il segnale di uscita SO ? ottenuto a partire dal segnale digitale SD modificandone la frequenza di campioni.

Qui, il segnale di riferimento ? indicato come segnale di riferimento esterno EXT_REF per il primo sensore 5A (figura 2) e come segnale di riferimento interno INT_REF per il secondo sensore 5B (figura 3) e per il terzo sensore 5C.

Il segnale di riferimento esterno EXT_REF ? un segnale periodico, in particolare un segnale ad onda quadra, avente, in questa forma di realizzazione, una frequenza pari al tasso di campioni di uscita fou del segnale di uscita SO del primo sensore 5A.

Tuttavia, in generale, la frequenza del segnale di riferimento EXT_REF pu? essere un sottomultiplo del tasso di campioni di uscita fou del segnale di uscita SO del primo sensore 5A.

In dettaglio, il primo sensore 5A ? accoppiato al secondo e al terzo sensore 5B, 5C e, in uso, genera il segnale di riferimento esterno EXT_REF e fornisce il segnale di riferimento esterno EXT_REF al secondo sensore 5B e al terzo sensore 5C.

Il segnale di riferimento interno INT_REF del secondo sensore 5B e il segnale di riferimento interno INT_REF del terzo sensore 5C sono ciascuno un segnale periodico, in particolare un segnale ad onda quadra, avente una frequenza pari al tasso di campioni di uscita fou del rispettivo segnale di uscita SO.

Come descritto in dettaglio in seguito, il secondo sensore 5B e il terzo sensore 5C ricevono ciascuno il segnale di riferimento esterno EXT_REF e generano un campione del rispettivo segnale di uscita SO in risposta al confronto tra il segnale di riferimento esterno EXT_REF e il rispettivo segnale di riferimento interno INT_REF.

Come mostrato in dettaglio in figura 4, il blocco di modifica ODR 49 del primo, del secondo e del terzo sensore 5A, 5B, 5C comprende un interpolatore 52, un decimatore 55 e un blocco di riferimento 58.

L?interpolatore 52 comprende un filtro di interpolazione 61, ? configurato per ricevere in ingresso il segnale digitale SD, il quale ha la frequenza di campionamento condizionata f?s, ed ? configurato per fornire in uscita un segnale digitale interpolato SD,int avente una frequenza di interpolazione fint, maggiore della frequenza di campionamento condizionata f?s. In particolare, qui, la frequenza di interpolazione fint ? ottenuta incrementando la frequenza di campionamento condizionata f?s di un fattore di interpolazione I1, secondo la formula fint = f?s?I1.

L?interpolatore 52, in particolare il rispettivo filtro di interpolazione 61, pu? essere ottenuto in modo noto, utilizzando ad esempio un circuito di interpolazione a fase lineare o non lineare, in particolare di tipo CIC (?Cascaded Integrator-Comb?), spline, lagrangiano, hermitiano.

Il decimatore 55 ? configurato per ricevere il segnale digitale interpolato SD,int e il gruppo di segnali di configurazione CONF, e per fornire il segnale di uscita SO in risposta alla ricezione del segnale di comando di uscita OUT_TRG.

In dettaglio, come mostrato in figura 5, il decimatore 55 comprende uno stadio di filtraggio 65, un sottocampionatore 68, ed un blocco di guadagno 71, reciprocamente disposti in cascata.

Lo stadio di filtraggio 65 ? un filtro passa-basso, ad esempio un filtro a risposta ad impulso infinita (?Infinite Response Filter?, IIR) o a risposta ad impulso finita (?Finite Impulse Response?, FIR) quale un circuito CIC, ed ? configurato per ricevere il segnale di selezione di frequenza F_C e il segnale digitale interpolato SD,int e fornire un segnale filtrato F.

Lo stadio di filtraggio 65 ha una funzione di trasferimento avente una frequenza di taglio fc, la quale viene scelta in base alla frequenza di uscita fou, in particolare in base al segnale di selezione di frequenza F_C.

Ad esempio, la frequenza di taglio fc viene scelta in modo tale che il rapporto tra la frequenza del segnale di uscita SO e la frequenza di taglio fc rispetti il teorema del campionamento di Nyquist. Inoltre, la frequenza di taglio fc viene scelta in modo da sopprimere le immagini spettrali ad alta frequenza introdotti dall?interpolatore 52.

La funzione di trasferimento dello stadio di filtraggio 65, in particolare la frequenza di taglio fc, pu? essere modificata, in uso, in modo noto. Ad esempio, nel caso in cui lo stadio di filtraggio 65 sia formato da un filtro CIC di ordine N, i relativi coefficienti che ne determinano la funzione di trasferimento possono essere determinati, in modo noto, a partire dal rapporto tra la frequenza del segnale di uscita SO e la frequenza del segnale digitale interpolato SD,int. Nel caso in cui lo stadio di filtraggio 65 sia formato da un filtro IIR, i relativi coefficienti che ne determinano la funzione di trasferimento possono essere scelti da una specifica tabella (?look-up table?), ad esempio memorizzata nella memoria 8.

Il sottocampionatore 68 ? configurato per ricevere il segnale filtrato F e il segnale di comando di uscita OUT_TRG e per fornire un segnale sottocampionato DS.

In dettaglio, il sottocampionatore 68 ? configurato, in risposta alla ricezione di un primo campione Fi(t1) del segnale filtrato F ad un primo istante t1, per memorizzare il primo campione Fi(t1) e, in risposta alla ricezione di un secondo campione Fi(t2) del segnale filtrato F ad un secondo istante t2 successivo al primo istante t1, per sovrascrivere il primo campione Fi(t1) con il secondo campione Fi(t2).

Il sottocampionatore 68 ? configurato, in risposta al rilevamento di un evento, in particolare un fronte di commutazione, del segnale di comando di uscita OUT_TRG, ad esempio un fronte di salita o discesa, per fornire in uscita il campione Fi del segnale filtrato F attualmente memorizzato. Ad esempio, se il sottocampionatore 68 non rileva nessun evento del segnale di comando di uscita OUT_TRG tra il primo istante t1 e il secondo istante t2, e rileva un evento del segnale di comando di uscita OUT_TRG successivo al secondo istante t2, allora il sottocampionatore 68 fornisce in uscita il secondo campione Fi(t2) del segnale filtrato F. L'insieme dei campioni Fi forniti in uscita costituisce il segnale sottocampionato DS.

In altre parole, il sottocampionatore 68 ? configurato per far s? che la frequenza di campioni del segnale sottocampionato DS sia inferiore, o al pi? uguale, rispetto a quella del segnale filtrato F.

Il blocco di guadagno 71 ? configurato per ricevere il segnale sottocampionato DS e il segnale di selezione di frequenza F_C, e fornire il segnale di uscita SO.

In dettaglio, il blocco di guadagno 71 ? configurato per amplificare o attenuare, di un fattore di guadagno G, il valore dei campioni Fi del segnale sottocampionato DS corrispondenti ad una componente continua (ovvero a frequenza nulla) del segnale sottocampionato DS. Ad esempio, la componente a frequenza nulla del segnale sottocampionato DS ? identificata effettuando una trasformata di Fourier del segnale sottocampionato DS. Il fattore di guadagno G ? scelto in funzione del segnale di selezione di frequenza F_C e in funzione del tipo di filtro utilizzato nello stadio di filtraggio 65.

In particolare, se lo stadio di filtraggio 65 ? ottenuto utilizzando un filtro IIR, allora il fattore di guadagno G pu? essere scelto da una specifica tabella, memorizzata nella memoria 8. Se lo stadio di filtraggio 43 ? ottenuto utilizzando un filtro CIC, allora il fattore di guadagno G pu? essere calcolato come 1/D1<N>, in cui N ? l?ordine del filtro CIC dello stadio di filtraggio 65 e D1 un valore indicativo del rapporto tra la frequenza del segnale di uscita SO e il segnale digitale interpolato SD,int.

In pratica, in uso, fornire un campione del rispettivo segnale digitale SD, da parte del blocco di modifica ODR 49 del sensore di riferimento 5A e dei sensori schiavo 5B, 5C, comprende sovracampionare il rispettivo segnale digitale SD, generando cos? un segnale interpolato SD,int e sottocampionare il segnale interpolato SD,int, generando cos? il rispettivo segnale di uscita SO.

Inoltre, sottocampionare il segnale interpolato SD,int comprende filtrare il segnale interpolato mediante un filtro passa-basso (stadio di filtraggio 65), il quale ha una frequenza di taglio fc, ottenendo cos? il segnale filtrato F; sottocampionare il segnale filtrato F in risposta alla ricezione, da parte del sensore di riferimento 5A e del sensore schiavo 5B, 5C, del rispettivo segnale di comando di uscita innesco OUT_TRG, ottenendo cos? un segnale sottocampionato DS, il quale ha una componente continua; e modificare la componente continua del segnale sottocampionato DS tramite amplificazione o attenuazione della componente continua, usando il valore di guadagno G.

Il blocco di riferimento 58 (figura 4) ? configurato per ricevere il segnale di comando di uscita OUT_TRG e per fornire il rispettivo segnale di riferimento (ovvero il segnale di riferimento esterno EXT_REF nel caso del primo sensore 5A e il segnale di riferimento interno INT_REF nel caso del secondo e del terzo sensore 5B, 5C), in risposta alla ricezione del rispettivo segnale di comando di uscita OUT_TRG.

In dettaglio, il blocco di riferimento 58 ? configurato, in risposta alla ricezione del rispettivo segnale di comando di uscita OUT_TRG, in particolare in risposta al rilevamento di un evento o fronte di commutazione del segnale di comando di uscita OUT_TRG, ad esempio un suo fronte di salita o discesa, per generare un fronte di commutazione del rispettivo segnale di riferimento, ad esempio un suo fronte di salita o discesa. In altre parole, il fronte di commutazione del segnale di riferimento esterno EXT_REF del primo sensore 5A ? allineato temporalmente al campione del segnale di uscita SO del primo sensore 5A fornito in risposta alla ricezione del rispettivo segnale di comando di uscita OUT_TRG.

Analogamente, il fronte di commutazione del segnale di riferimento interno INT_REF del secondo sensore 5B ? allineato temporalmente al campione del segnale di uscita SO del secondo sensore 5B fornito in risposta alla ricezione del rispettivo segnale di comando di uscita OUT_TRG. Inoltre, il fronte di commutazione del segnale di riferimento interno INT_REF del terzo sensore 5C ? allineato temporalmente al campione del segnale di uscita SOdel terzo sensore 5C fornito in risposta alla ricezione del rispettivo segnale di comando di uscita OUT_TRG.

Nuovamente con riferimento alla figura 2, il primo sensore 5A comprende inoltre un blocco di configurazione 80, il quale ? configurato per ricevere il rispettivo segnale di clock CLK e un segnale di utente SU, e per generare il rispettivo gruppo di segnali di configurazione CONF.

Come mostrato in figura 1, il segnale di utente SU ? inviato dall?unit? di controllo 7 al primo sensore 5A tramite l?interfaccia 10 ed ? indicativo del tasso desiderato di dati di uscita ODRE dalla pluralit? di sensori 5.

Ad esempio, in uso, un utente dell?apparecchio elettronico 1 pu? indicare il tasso desiderato di dati di uscita ODRE tramite le unit? periferiche 12.

In questa forma di realizzazione, il segnale di utente SU indica un valore di impostazione Ns pari ad un numero di cicli, ad esempio un numero di fronti di salita o discesa, del segnale di clock CLK del primo sensore 5A. Il blocco di configurazione 80 (figura 2) del primo sensore 5A ? configurato per contare i cicli del rispettivo segnale di clock CLK e generare, ogni numero di cicli del rispettivo segnale di clock CLK pari al valore di impostazione Ns, il rispettivo gruppo di segnali di configurazione CONF. In particolare, il segnale di selezione di frequenza F_C del primo sensore 5A ? indicativo del valore di impostazione Ns.

Con riferimento alla figura 3, il blocco di configurazione del secondo e del terzo sensore 5B, 5C, indicato da 83, ? configurato per ricevere il segnale di clock CLK dal rispettivo temporizzatore 30, il segnale di riferimento interno INT_REF dal rispettivo blocco di riferimento 58 e il segnale di riferimento esterno EXT_REF dal primo sensore 5A, e per generare il rispettivo gruppo di segnali di configurazione CONF.

Il blocco di configurazione 83 del secondo sensore 5B e il blocco di configurazione 83 del terzo sensore 5C comprendono ciascuno un rispettivo blocco di misurazione 85 e un rispettivo blocco di correzione 90.

Il blocco di misurazione 85 del secondo e del terzo sensore 5B, 5C ? configurato per ricevere il rispettivo segnale di clock CLK, il rispettivo segnale di riferimento interno INT_REF e il segnale di riferimento esterno EXT_REF; e per generare un rispettivo gruppo di segnali di correzione CORR comprendente un segnale di correzione di fase PH_C e il segnale di selezione di frequenza F_C.

Come mostrato in dettaglio in figura 6, il blocco di misurazione 85 comprende un contatore 100, un primo, un secondo ed un terzo registro 105A, 105B, 105C, e un primo ed un secondo dispositivo di sottrazione 110A, 110B.

Il contatore 100 ? un contatore a corsa libera (?freerunning?) configurato per ricevere il segnale di clock CLK, per memorizzare un numero di conteggio, e per fornire un segnale di conteggio di clock N_CLK indicativo del numero di conteggio. Il contatore 100 incrementa il numero di conteggio di una unit? ad ogni ciclo del segnale di clock CLK (ad esempio ad ogni fronte di salita o discesa). In altre parole, il numero di conteggio ha un valore monot?no crescente pari al numero di cicli del segnale di clock CLK contati da un ultimo ripristino del contatore 100, ad esempio in seguito ad un riavvio dell?apparecchio elettronico 1.

Il primo registro 105A ? configurato per ricevere e memorizzare il segnale di conteggio di clock N_CLK, per ricevere il segnale di riferimento interno INT_REF, e per fornire un segnale interno di fase N_INT, in risposta al rilevamento di un fronte di commutazione, ad esempio un fronte di salita o discesa, del segnale di riferimento interno INT_REF. Il segnale interno di fase N_INT ? pari al valore del segnale di conteggio di clock N_CLK memorizzato nel primo registro 105A al rilevamento del fronte di commutazione del segnale di riferimento interno INT_REF.

Il secondo registro 105B ? configurato per ricevere e memorizzare il segnale di conteggio di clock N_CLK, per ricevere il segnale di riferimento esterno EXT_REF, e per fornire un primo segnale di conteggio esterno N1_EXT in risposta al rilevamento di un fronte di commutazione, ad esempio un fronte di salita o discesa, del segnale di riferimento esterno EXT_REF. Il primo segnale di conteggio esterno N1_EXT ? pari al valore del segnale di conteggio di clock N_CLK memorizzato nel secondo registro 105B al rilevamento del fronte di commutazione del segnale di riferimento esterno EXT_REF.

Il primo elemento di sottrazione 110A ? configurato per ricevere il segnale interno di fase N_INT e il primo segnale di conteggio esterno N1_EXT e per fornire il segnale di correzione di fase PH_C. Il segnale di correzione di fase PH_C ? dato dalla differenza tra il segnale interno di fase N_INT e il primo segnale di conteggio esterno N1_EXT e corrisponde ad un numero di cicli di sfasamento Nd del segnale di temporizzazione CLK. Come visibile in figura 7, il segnale di correzione di fase PH_C ? indicativo della differenza di fase ?? tra il segnale interno di fase N_INT e il primo segnale di conteggio esterno N1_EXT.

In altre parole, il segnale di correzione di fase PH_C generato dal blocco di misurazione 85 del secondo sensore 5B ? indicativo del disallineamento temporale (sfasamento), espresso in numero di cicli del segnale di clock CLK del secondo sensore 5B, tra il segnale di riferimento interno INT_REF del secondo sensore 5B e il segnale di riferimento esterno EXT_REF; in particolare tra un fronte di salita del segnale di riferimento interno INT_REF del secondo sensore 5B e un fronte di salita del segnale di riferimento esterno EXT_REF.

Analogamente, il segnale di correzione di fase PH_C generato dal blocco di misurazione 85 del terzo sensore 5C ? indicativo dello sfasamento, espresso in numero di cicli del segnale di clock CLK del terzo sensore 5C, tra il segnale di riferimento interno INT_REF del terzo sensore 5C e il segnale di riferimento esterno EXT_REF; in particolare tra un fronte di salita del segnale di riferimento interno INT_REF del terzo sensore 5C e un fronte di salita del segnale di riferimento esterno EXT_REF.

Nuovamente con riferimento alla figura 6, il terzo registro 105C ? configurato per ricevere e memorizzare il primo segnale di conteggio esterno N1_EXT, per ricevere il segnale di riferimento esterno EXT_REF, e per fornire un secondo segnale di conteggio esterno N2_EXT, in risposta al rilevamento di un fronte di commutazione, ad esempio un fronte di salita o discesa, del segnale di riferimento esterno EXT_REF. Il secondo segnale di conteggio esterno N2_EXT ? pari al valore del primo segnale di conteggio esterno N1_EXT memorizzato nel terzo registro 105C al rilevamento del fronte di commutazione del segnale di riferimento esterno EXT_REF.

Il secondo elemento di sottrazione 110B ? configurato per ricevere il primo segnale di conteggio esterno N1_EXT e il secondo segnale di conteggio esterno N2_EXT e fornire il segnale di selezione di frequenza F_C. Il segnale di selezione di frequenza F_C ? dato dalla differenza tra il primo segnale di conteggio esterno N1_EXT e il secondo segnale di conteggio esterno N2_EXT e corrisponde ad un numero di cicli di frequenza Nf del segnale di temporizzazione CLK. Come visibile in figura 7, il segnale di selezione di frequenza F_C ? indicativo della differenza di tempo ?t tra due fronti di commutazione successivi, in particolare due fronti di salita successivi, del segnale di riferimento esterno EXT_REF.

In pratica, i segnali di selezione di frequenza F_C generati dai blocchi di misurazione 85 del secondo e del terzo sensore 5B, 5C sono indicativi della frequenza, espressa in numero di cicli del segnale di clock CLK del secondo, rispettivamente del terzo sensore 5B, 5C, del segnale di riferimento esterno EXT_REF; ovvero, della frequenza di uscita fou del segnale di uscita SO del primo sensore 5A, e quindi del tasso desiderato di dati di uscita ODRE dalla pluralit? di sensori 5.

La figura 8 mostra una possibile implementazione del blocco di correzione 90 del secondo sensore 5B e del terzo sensore 5C.

In dettaglio, il blocco di correzione 90 di figura 8 comprende un contatore di decimazione 120 e un comparatore 125, disposto in cascata al contatore di decimazione 120.

Il contatore di decimazione 120 ? configurato per ricevere, dal rispettivo blocco di misurazione 85 (figura 3), il segnale di correzione di fase PH_C; per ricevere, dal rispettivo temporizzatore 30, il segnale di clock CLK; per memorizzare un rispettivo numero di conteggio di decimazione k; e per fornire un rispettivo segnale di comparazione C indicativo del numero di conteggio di decimazione k.

Il comparatore 125 ? configurato per ricevere il segnale di comparazione C e il segnale di selezione di frequenza F_C, e per generare il segnale di comando di uscita OUT_TRG al verificarsi di una condizione di innesco.

In questa forma di realizzazione, il comparatore 125 ? anche configurato per fornire, al verificarsi della condizione di innesco, un segnale di ripristino RST al contatore di decimazione 120.

Il funzionamento del blocco di correzione 90 di figura 8 ? mostrato nel diagramma di flusso 149 di figura 9.

In dettaglio, in un passo iniziale 150, ad esempio in fase di avvio dell?apparecchio elettronico 1, il contatore di decimazione 120 inizializza a zero il valore del numero di conteggio di decimazione k. Successivamente, ad ogni ciclo del segnale di clock CLK, ad esempio ad ogni fronte di salita o discesa del segnale di clock CLK, il contatore 120 verifica, passo 152, se il segnale di correzione di fase PH_C, ovvero il numero di cicli di sfasamento Nd, ? diverso da zero. In caso negativo (uscita N del passo 152), il contatore di decimazione 120 aggiorna il numero di conteggio di decimazione k, incrementandolo di una unit? (passo 154). In caso affermativo (uscita S del passo 152), il contatore di decimazione 120 aggiorna il numero di conteggio di decimazione k, incrementandolo di una unit? e del valore indicato dal segnale di correzione di fase PH_C (passo 156); ovvero k = k 1 Nd.

Il comparatore 125 verifica quindi la condizione di innesco, passo 158, confrontando il valore indicato dal segnale di comparazione C (ovvero il numero di conteggio di decimazione k) con il valore indicato dal segnale di selezione di frequenza F_C. In particolare, la condizione di innesco comprende verificare se il numero di conteggio di decimazione k ? maggiore o uguale del numero di cicli di frequenza Nf indicato dal segnale di selezione di frequenza F_C.

In caso negativo (uscita N del passo 158), il blocco di correzione 90 ripete il passo 152.

In caso affermativo (uscita S del passo 158), il comparatore 125 genera il segnale di comando di uscita OUT_TRG (passo 160) e il segnale di ripristino RST (passo 162).

In risposta alla ricezione del segnale di ripristino RST, il contatore di decimazione 120 ripristina il numero di conteggio di decimazione k. In questa forma di realizzazione, il contatore di decimazione 120 ripristina il numero di conteggio di decimazione k ad un valore pari al risultato di un?operazione modulo tra il numero di conteggio di decimazione k e il numero di cicli di frequenza Nf; ovvero k = mod(k, Nf).

Il blocco di correzione 90 si riporta quindi al passo 152.

In pratica, in uso, e con riferimento alle figure 1, 2, il segnale di utente SU inviato da un utente dell?apparecchio elettronico 1 al primo sensore 5A imposta un tasso desiderato di dati di uscita ODRE dal primo sensore 5A, ovvero la frequenza di uscita fou desiderata del rispettivo segnale di uscita SO.

In particolare, il segnale di comando di uscita OUT_TRG del primo sensore 5A ? generato dal rispettivo blocco di configurazione 80, in modo da innescare il decimatore 55 (figura 4) a fornire i campioni del segnale di uscita SO alla frequenza di uscita fou.

Il blocco di riferimento 58 del primo sensore 5A genera, in risposta alla ricezione del segnale di comando di uscita OUT_TRG, il segnale di riferimento esterno EXT_REF, in modo che i suoi fronti di salita (o discesa) siano generati con la stessa fase e frequenza dei campioni del segnale di uscita SO del primo sensore 5A.

Il segnale di riferimento esterno EXT_REF, fornito dal primo sensore 5A al secondo e al terzo sensore 5B, 5C, ? dunque utilizzato da questi per impostare la frequenza dei campioni dei rispettivi segnali di uscita SO, come discusso in dettaglio in riferimento alla figure 6-9.

Inoltre, il secondo e il terzo sensore 5B, 5C a loro volta generano ciascuno, dal rispettivo blocco di riferimento 58, il rispettivo segnale di riferimento interno INT_REF, in risposta alla ricezione del rispettivo segnale di comando di uscita OUT_TRG. I fronti di salita (o discesa) del segnale di riferimento interno INT_REF del secondo sensore 5B sono generati con la stessa fase e frequenza dei campioni del segnale di uscita SO del secondo sensore 5B. Analogamente, i fronti di salita (o discesa) del segnale di riferimento interno INT_REF del terzo sensore 5C sono generati con la stessa fase e frequenza dei campioni del segnale di uscita SO del terzo sensore 5C.

Di conseguenza, dato che il secondo e il terzo sensore 5B, 5C confrontano ciascuno il segnale di riferimento esterno EXT_REF con il rispettivo segnale di riferimento interno INT_REF, come descritto in dettaglio in riferimento alle figure 6-9, essi sono anche in grado di allineare temporalmente i rispettivi segnali di uscita SO con il segnale di uscita SO del primo sensore 5A, compensando eventuali disallineamenti di fase (ad esempio la differenza di fase ?? di figura 7).

Di conseguenza, a meno di un periodo transitorio iniziale successivo all?avvio dell?apparecchio elettronico 1, ad esempio dopo un numero iniziale di campioni di aggiustamento dei segnali di uscita SO della pluralit? di sensori 5, ad esempio compreso tra 1 e 100, il primo, il secondo ed il terzo sensore 5A, 5B, 5C generano in maniera reciprocamente sincronizzata i campioni del rispettivo segnale di uscita SO. In particolare, i campioni dei segnali di uscita SO della pluralit? di sensori 5 sono temporalmente coerenti tra loro; ovvero hanno non solo la stessa frequenza di uscita fou, ma sono anche allineati temporalmente tra loro (sono in fase).

Ci? comporta numerosi vantaggi.

Infatti, il fatto che i sensori 5 forniscano contemporaneamente alla memoria 8 i campioni dei rispettivi segnali di uscita SO, fa s? che l?unit? di controllo 7 dell?apparecchio elettronico 1 possa essere configurata per leggere dalla memoria 8 in una sola volta, e alla frequenza di uscita fou, i dati ricevuti da tutti i sensori 5. Di conseguenza, l?unit? di controllo 7 pu? dedicare un minore tempo all'attivit? di raccolta dei dati. Ci? fa s? che l?apparecchio elettronico 1 abbia un minore consumo energetico, rispetto al caso in cui i campioni dei segnali di uscita SO non fossero sincronizzati, in cui quindi l?unit? di controllo 7 dovrebbe periodicamente controllare l?effettivo arrivo di tali campioni. In alternativa il tempo risparmiato nell'acquisizione dei dati da parte dell'unit? di controllo 7 pu? essere impiegato in altre attivit?, aumentando le capacit? dell'apparecchio elettronico 1 e/o migliorando l'efficienza di lavoro.

Inoltre, nell?apparecchio elettronico 1, la pluralit? di sensori 5 ? in grado di auto-sincronizzarsi implementando la trasmissione di un solo segnale (il segnale di riferimento esterno EXT_REF), tra i sensori 5 stessi. Inoltre, l?utilizzo da parte del secondo e del terzo sensore 5B, 5C del segnale di riferimento esterno EXT_REF e del rispettivo segnale di riferimento interno INT_REF, permette di compensare eventuali variazioni di comportamento dei temporizzatori 30, ad esempio offset e deriva dovuti al cambiamento di condizioni di utilizzo quali temperatura.

In altre parole, la sincronizzazione dei dati in uscita dai sensori 5 dell?apparecchio elettronico 1 pu? avvenire senza che l?unit? di controllo 7 sia configurata per eseguire protocolli complessi di sincronizzazione, che richiederebbero cospicue risorse hardware e software. Anche per questo motivo, l?apparecchio elettronico 1 presenta efficienza migliorata.

Inoltre, l?interfaccia 10 pu? essere un?interfaccia di comunicazione generica e nota. Ci? permette una elevata versatilit? di utilizzo della pluralit? di sensori 5, che possono essere facilmente incorporati nell?apparecchio elettronico 1.

Allo stesso tempo, il fatto che i segnali di uscita SO dei sensori 5 siano temporalmente coerenti (allineati in frequenza e fase), permette all?unit? di controllo 7 di utilizzare correttamente i dati forniti dai sensori 5 in una successiva elaborazione, ad esempio per una successiva elaborazione combinata dei dati dei sensori 5 per l?esecuzione di funzionalit? avanzate, ad esempio processi di fusione di dati di sensori (?multi-sensor data fusion?), compensazioni avanzate, raggruppamento (?batching?) in un buffer, in particolare di tipo FIFO (?First In First Out?), dell?apparecchio elettronico 1.

La figura 10 mostra una differente forma di realizzazione del presente apparecchio elettronico, qui indicato da 200.

L?apparecchio elettronico 200 ha una struttura generale simile all?apparecchio elettronico 1 di figura 1; di conseguenza, elementi in comune sono dotati degli stessi numeri di riferimento e sono descritti brevemente.

In dettaglio, l?apparecchio elettronico 200 comprende l?unit? di controllo 7, la memoria 8, l?interfaccia 10 e una pluralit? di sensori, qui indicata da 205.

Inoltre, anche qui, l?apparecchio elettronico 200 comprende l?unit? di alimentazione 14 e le periferiche di ingresso e uscita 12.

La pluralit? di sensori 205 comprende anche qui un primo sensore 205A, un secondo sensore 205B e un terzo sensore 205C.

Il primo sensore 205A ha una struttura uguale al primo sensore 5A di figura 1 e dunque non ? ulteriormente mostrato, facendo riferimento alla descrizione della figura 2.

Nella presente forma di realizzazione, il primo sensore 205A genera un segnale di riferimento indicato come primo segnale di riferimento esterno REF1 e destinato ad essere fornito solamente al secondo sensore 205B.

Il secondo sensore 205B, il cui schema a blocchi ? mostrato in figura 11, comprende anche qui l?unit? di rilevamento 20, lo stadio di condizionamento di segnale 25 includente il blocco di modifica ODR 49, il temporizzatore 30 e il blocco di sincronizzazione 83 includente il blocco di misurazione 85 e il blocco di correzione 90.

Il blocco di sincronizzazione 83, in particolare il blocco di misurazione 85, ? qui configurato per ricevere in ingresso il rispettivo segnale di riferimento interno INT_REF e, come segnale di riferimento esterno, il primo segnale di riferimento esterno REF1 generato dal primo sensore 205A.

In questa forma di realizzazione, il secondo sensore 205B ? configurato per generare anche un secondo segnale di riferimento esterno REF2 e per fornirlo al terzo sensore 205C. Il secondo segnale di riferimento esterno REF2 ? un segnale periodico, in particolare un segnale ad onda quadra, i cui fronti di salita (o discesa) sono allineati ai campioni del rispettivo segnale di uscita SO.

In dettaglio, in questa forma di realizzazione, il secondo segnale di riferimento esterno REF2 ? generato dal blocco di riferimento 58 del blocco di modifica ODR 49, ed ? uguale al segnale di riferimento interno INT_REF.

Il terzo sensore 205C ha una struttura uguale al secondo sensore 205B mostrato in figura 11 e quindi non ? ulteriormente mostrato. Il terzo sensore 205C comprende anche qui l?unit? di rilevamento 20, lo stadio di condizionamento di segnale 25 comprendente il blocco di modifica ODR 49, il temporizzatore 30 e il blocco di sincronizzazione 83 comprendente il blocco di misurazione 85 e il blocco di correzione 90. Tuttavia, il blocco di sincronizzazione 83, in particolare il blocco di misurazione 85, riceve qui in ingresso, oltre al rispettivo segnale interno di riferimento INT_REF, come segnale di riferimento esterno, il secondo segnale di riferimento esterno REF2 generato dal secondo sensore 205B.

In questa forma di realizzazione quindi, il secondo sensore 205B opera sia come sensore schiavo, nei confronti del primo sensore 205A, sia come sensore di riferimento, nei confronti del terzo sensore 205C.

In pratica, la pluralit? di sensori 205 dell?apparecchio 200 ? configurata per eseguire una autosincronizzazione, similmente a quanto sopra descritto per l?apparecchio elettronico 1. Di conseguenza, l?apparecchio elettronico 200 condivide i vantaggi dell?apparecchio elettronico 1, sopra discussi.

Risulta infine chiaro che al presente apparecchio elettronico 1, 200 e al relativo metodo di sincronizzazione, qui descritti ed illustrati, possono essere apportate modifiche e varianti senza per questo uscire dall?ambito protettivo della presente invenzione, come definito nelle rivendicazioni allegate.

Ad esempio, le diverse forme di realizzazione descritte possono essere combinate in modo da fornire ulteriori soluzioni.

Ad esempio, nell?apparecchio elettronico 1 di figura 1, il primo sensore 5A pu? fornire il segnale di riferimento esterno EXT_REF anche all?unit? di controllo 7 tramite una connessione dedicata 210, la quale ? rappresentata da una freccia tratteggiata in figura 1. In questo modo, l?unit? di controllo 7 pu? leggere i campioni dei segnali di uscita SO in risposta alla ricezione del segnale di riferimento esterno EXT_REF.

Similmente, nell?apparecchio elettronico 200 di figura 10, il primo sensore 5A pu? inviare il primo segnale di riferimento esterno REF1 all?unit? di controllo 7 attraverso una connessione dedicata, anche qui indicata da 210 e rappresentata da una freccia tratteggiata. In una ulteriore forma di realizzazione, il secondo sensore 5B pu? inviare il secondo segnale di riferimento esterno REF2 all?unit? di controllo 7 attraverso una rispettiva connessione dedicata. In questo modo, l?unit? di controllo 7 pu? leggere i campioni dei segnali di uscita SO in risposta alla ricezione del primo o del secondo segnale di riferimento esterno REF1, REF2.

Ad esempio, l?unit? di controllo 7 pu? essere configurata per leggere i campioni dei segnali di uscita SO ad intervalli corrispondenti a sottomultipli della frequenza di uscita fou, con conseguente risparmio energetico.

Ad esempio, i sensori 5, 205 possono avere la stessa struttura ed essere configurati per operare ciascuno sia come sensore di riferimento che come sensore schiavo. In una fase di configurazione iniziale dell?apparecchio elettronico 1, 200, un utente dell?apparecchio elettronico 1, 200 pu? scegliere quale sensore usare come sensore di riferimento inviando specifiche istruzioni di configurazione attraverso l?interfaccia 10. In particolare, l?utente pu? scegliere, come sensore di riferimento, il sensore avente la frequenza operativa fo minore.

I sensori 5, 205 possono essere uguali, per rilevare le stesse grandezze fisiche in condizioni e/o posizioni diverse, oppure possono essere diversi, per rilevare grandezze fisiche differenti.

I sensori 5, 205 possono essere diversi anche nel rispettivo temporizzatore 30. Ad esempio, i sensori 5, 205 possono avere ciascuno un rispettivo temporizzatore 30 di tipo diverso, in particolare possono avere ciascuno una rispettiva frequenza di clock fclk.

I sensori 5, 205 possono essere formati ciascuno in una rispettiva piastrina o in pi? piastrine di materiale semiconduttore; inoltre, pi? sensori possono essere formati in una sola piastrina. In particolare, per ciascun sensore 5, l?unit? di rilevamento 20 pu? essere formata in una piastrina distinta dagli altri componenti circuitali, ovvero dallo stadio di condizionamento di segnale 25, dal temporizzatore 30 e dal blocco di sincronizzazione 80, 83. In alternativa, per ciascun sensore della pluralit? di sensori 5, le componenti di tipo analogico, ad esempio il circuito di condizionamento analogico 40, possono essere formate in una piastrina diversa dalle componenti di tipo digitale, ad esempio il temporizzatore 30, il blocco di modifica ODR 49 e il blocco di sincronizzazione 80, 83.

In alternativa a quanto mostrato, per ciascun sensore 5, 205, una piastrina pu? integrare sia la rispettiva unit? di rilevamento 20 sia parte dello stadio di condizionamento di segnale 25, in particolare il circuito di condizionamento analogico 40, il convertitore analogico-digitale 43 ed eventualmente il filtro 46, realizzando il blocco di modifica ODR 49 su una piastrina separata.

In generale, comunque, per ciascun sensore 5, 205, l'unit? di rilevamento 20, il circuito di condizionamento analogico 40 e il convertitore analogico-digitale 43 possono essere considerati funzionalmente come formanti un rilevatore digitale 48, il quale ? rappresentato da un blocco tratteggiato nelle figure 2, 3, 11. In alcune applicazioni, anche il filtro 46 pu? essere considerato appartenente al rilevatore digitale 48.

Secondo una forma di realizzazione, il blocco di configurazione 58 del sensore di riferimento (ovvero del primo sensore 5A dell?apparecchio elettronico 1 e il primo e il secondo sensore 205A, 205B dell?apparecchio elettronico 200) pu? essere configurato affinch? il rispettivo segnale di riferimento esterno EXT_REF, REF1, REF2 abbia una frequenza pari ad un sottomultiplo di ordine SM del tasso di campioni di uscita fou del sensore di riferimento. In altre parole, il segnale di riferimento esterno viene generato ogni SM campioni del rispettivo segnale di uscita SO. Di conseguenza, il blocco di configurazione 83 dei sensori schiavo (ovvero il secondo sensore 5B, 205B e il terzo sensore 5C, 205C) ? configurato affinch? il segnale di selezione di frequenza F_C indichi il numero di cicli di frequenza Nf, misurato dal rispettivo blocco di misurazione 85, diviso per l?ordine SM del sottomultiplo di frequenza.

In pratica, il segnale digitale di uscita SO ha una prima frequenza (tasso di campioni di uscita fou) e il segnale di riferimento o di indicazione di frequenza EXT_REF, REF1, REF2 ha una seconda frequenza, in cui la seconda frequenza ? un sottomultiplo pari ad un ordine di divisione SM della prima frequenza, e in cui un primo numero di periodi (numero di cicli di frequenza Nf) ? indicativo del numero di periodi del segnale di clock CLK tra due eventi successivi del segnale di indicazione di frequenza, diviso per l?ordine di divisione SM.

Infine, tutte o parte delle operazioni eseguite dallo stadio di condizionamento di segnale 25 e dal blocco di configurazione 80, 83 possono essere ottenute sia utilizzando una soluzione hardware, tramite circuiti dedicati, sia utilizzando una soluzione software, tramite programmi per elaboratore dedicati.

Claims

RIVENDICAZIONI

1. Sensore integrato (5A-5C; 205A-205C), il sensore integrato essendo configurato per ricevere un segnale di indicazione di frequenza (SU, EXT_REF; REF1, REF2) e per fornire un segnale digitale di uscita (SO) includente una pluralit? di campioni, il sensore integrato comprendendo: un rilevatore digitale (48), configurato per rilevare una grandezza fisica e generare un segnale di rilevamento discreto (SD) indicativo della grandezza fisica rilevata; un blocco di regolazione di temporizzazione di uscita (80, 83), configurato per ricevere il segnale di indicazione di frequenza (SU, EXT_REF; REF1, REF2) e un gruppo di segnali di riferimento locali (CLK, INT_REF) e per generare un segnale di innesco (OUT_TRG) in funzione del segnale di indicazione di frequenza e del gruppo di segnali di riferimento locali; e

uno stadio di uscita (49), configurato per ricevere il segnale di rilevamento discreto e il segnale di innesco (OUT_TRG) e per fornire il segnale digitale di uscita (SO) e un segnale di aggancio (EXT_REF, INT_REF; REF1, REF2), in cui lo stadio di uscita (49) ? configurato per fornire un campione del segnale di rilevamento discreto in risposta alla ricezione del segnale di innesco, generando cos? il segnale digitale di uscita, e per fornire il segnale di aggancio in risposta alla ricezione del segnale di innesco, il segnale di aggancio essendo allineato temporalmente al segnale digitale di uscita.

2. Sensore integrato secondo la rivendicazione precedente, in cui il rilevatore digitale (48) comprende una unit? di rilevamento (20) configurata per rilevare la grandezza fisica e generare un segnale analogico (SA) indicativo della grandezza fisica rilevata, e uno stadio di conversione analogico-digitale (40, 43, 46), configurato per ricevere e discretizzare il segnale analogico (SA) e generare il segnale di rilevamento discreto (SD).

3. Sensore integrato secondo la rivendicazione 1 o 2, comprendente inoltre un temporizzatore (30) configurato per generare un segnale di temporizzazione (CLK) di tipo periodico avente un periodo; in cui il gruppo di segnali di riferimento locali comprende il segnale di aggancio (INT_REF) e il segnale di temporizzazione; e in cui il blocco di regolazione di temporizzazione di uscita (83) comprende:

almeno un contatore (100, 120), configurato per contare i periodi del segnale di temporizzazione;

un circuito di misurazione di frequenza (105B, 105C, 110B), configurato per contare un primo numero di periodi (Nf) del segnale di temporizzazione (CLK) tra due eventi successivi del segnale di indicazione di frequenza e per generare un segnale interno di frequenza (F_C) indicativo del primo numero di periodi, il primo numero di periodi misurando la frequenza (?t) del segnale di indicazione di frequenza (EXT_REF; REF1, REF2);

un circuito di misurazione di fase (105A, 110A), configurato per contare un secondo numero di periodi (Nd) del segnale di temporizzazione (CLK) tra un evento del segnale di indicazione di frequenza (EXT_REF; REF1, REF2) e un evento del segnale di aggancio (INT_REF) e per generare un segnale interno di fase (PH_C) indicativo del secondo numero di periodi, il secondo numero di periodi misurando un disallineamento temporale (??) tra il segnale di indicazione di frequenza (EXT_REF; REF1, REF2) e il segnale di aggancio (INT_REF); e

un circuito di comparazione (90, 120, 125), configurato per generare il segnale di innesco (OUT_TRG) dopo un terzo numero di periodi del segnale di temporizzazione (CLK), il terzo numero di periodi essendo funzione del primo e del secondo numero di periodi.

4. Sensore integrato secondo la rivendicazione precedente, in cui il circuito di comparazione (90, 125) comprende un rispettivo contatore (120) configurato per memorizzare un valore di conteggio (k) e per incrementare il valore di conteggio di un incremento ad ogni periodo del segnale di temporizzazione, l'incremento essendo funzione del secondo numero di periodi (Nd), il circuito di comparazione essendo configurato per generare il segnale di innesco (OUT_TRG) se il valore di conteggio ? maggiore o uguale al primo numero di periodi (Nf).

5. Sensore integrato secondo la rivendicazione precedente, in cui il circuito di comparazione (90) ? configurato per effettuare una operazione di modulo tra il valore di conteggio (k) e il primo numero di periodi, generare un valore di modulo e ripristinare il valore di conteggio (k) al valore di modulo, se il valore di conteggio ? maggiore o uguale al primo numero di periodi.

6. Sensore integrato secondo una qualsiasi delle rivendicazioni 2-5, in cui lo stadio di uscita (49) comprende un interpolatore (52) e un decimatore (55), l?interpolatore essendo configurato per sovracampionare il segnale di rilevamento discreto (SD), generando cos? un segnale interpolato (SD,int), il decimatore essendo configurato per sottocampionare il segnale interpolato in risposta alla ricezione del segnale di innesco, generando cos? il segnale digitale di uscita.

7. Sensore integrato secondo la rivendicazione precedente, in cui il decimatore (55) comprende uno stadio di filtraggio (65), uno stadio di sottocampionamento (68) e uno stadio di guadagno (71); lo stadio di filtraggio (65) comprendendo un filtro passa-basso avente una rispettiva frequenza di taglio (fc) ed essendo configurato per ricevere il segnale interpolato (SD,int) e generare un segnale filtrato (F); lo stadio di sottocampionamento essendo configurato per sottocampionare il segnale filtrato in risposta alla ricezione del segnale di innesco (OUT_TRG) e per generare un segnale sottocampionato (DS) avente una componente continua; e lo stadio di guadagno (71) essendo configurato per amplificare o attenuare la componente continua del segnale sottocampionato di un valore di guadagno (G).

8. Sensore integrato secondo la rivendicazione precedente, in cui la frequenza di taglio dello stadio di filtraggio (65) e il valore di guadagno dello stadio di guadagno (71) sono funzione del segnale di indicazione di frequenza (EXT_REF, F_C).

9. Sensore integrato secondo una qualsiasi delle rivendicazioni precedenti, in cui il sensore integrato ? un sensore MEMS.

10. Sensore integrato secondo una qualsiasi delle rivendicazioni 2-9, in cui l?unit? di rilevamento (20) comprende un oscillatore meccanico (37) soggetto a oscillazioni e un elemento di rilevamento (35), l?oscillatore meccanico essendo configurato per essere attuato ad una frequenza operativa (fo) e ad oscillare ad una frequenza di oscillazione dipendente dalla frequenza operativa e dalla grandezza fisica da rilevare, e l?elemento di rilevamento essendo configurato per convertire le oscillazioni dell?oscillatore meccanico nel segnale analogico (SA).

11. Apparecchio elettronico comprendente una pluralit? di sensori integrati, ciascun sensore integrato essendo conformato secondo una qualsiasi delle rivendicazioni 1-10, in cui la pluralit? di sensori integrati comprende un sensore di riferimento (5A; 205A, 205B) e un sensore schiavo (5B, 5C; 205B, 205C) accoppiati reciprocamente, il sensore di riferimento essendo configurato per fornire il rispettivo segnale di aggancio (EXT_REF; REF1, REF2) al sensore schiavo, in cui il segnale di indicazione di frequenza del sensore schiavo ? il segnale di aggancio del sensore di riferimento.

12. Apparecchio secondo la rivendicazione precedente, comprendente inoltre una unit? di controllo (7) accoppiata alla pluralit? di sensori integrati, i sensori integrati essendo configurati per inviare ciascuno il rispettivo segnale digitale di uscita (SO) all?unit? di controllo.

13. Apparecchio secondo la rivendicazione precedente, in cui il sensore di riferimento ? configurato per inviare il rispettivo segnale di aggancio all?unit? di controllo, l?unit? di controllo essendo configurata per leggere i segnali digitali di uscita ricevuti dalla pluralit? di sensori integrati in risposta alla ricezione del segnale di aggancio.

14. Metodo di sincronizzazione di campioni di segnali digitali di uscita (SO) forniti da una pluralit? di sensori integrati (5; 205) comprendente un sensore di riferimento (5A; 205A, 205B) e un sensore schiavo (5B, 5C; 205B, 205C), i sensori integrati della pluralit? di sensori integrati comprendendo ciascuno un blocco di regolazione di temporizzazione di uscita (80, 83) e uno stadio di uscita (49), in cui lo stadio di uscita riceve un segnale di rilevamento discreto (SD) correlato ad una grandezza fisica rilevata, il metodo comprendendo:

ricevere, da parte del blocco di regolazione di temporizzazione di uscita (80) del sensore di riferimento, un primo segnale di indicazione di frequenza (SU) e un primo gruppo di segnali di riferimento locali (CLK);

fornire, da parte del blocco di regolazione di uscita (83) del sensore di riferimento, un primo segnale di innesco (OUT_TRG) in funzione del primo segnale di indicazione di frequenza e del primo gruppo di segnali di riferimento locali (CLK);

fornire, da parte dello stadio di uscita del sensore di riferimento, un campione del rispettivo segnale di rilevamento discreto in risposta alla ricezione del primo segnale di innesco (OUT_TRG), generando cos? il rispettivo segnale digitale di uscita;

fornire, da parte dello stadio di uscita del sensore di riferimento, un primo segnale di aggancio (EXT_REF) allineato temporalmente al rispettivo segnale digitale di uscita, in risposta alla ricezione del primo segnale di innesco;

ricevere, da parte del blocco di regolazione di uscita (83) del sensore schiavo, il primo segnale di aggancio;

fornire, da parte del blocco di regolazione di uscita del sensore schiavo, un secondo segnale di innesco (OUT_TRG) in funzione del primo segnale di aggancio e di un secondo gruppo di segnali di riferimento locali (CLK, INT_REF);

fornire, da parte dello stadio di uscita (49) del sensore schiavo, un campione del rispettivo segnale di rilevamento discreto in risposta alla ricezione del secondo segnale di innesco (OUT_TRG), generando cos? il rispettivo segnale digitale di uscita; e

fornire, da parte dello stadio di uscita (49) del sensore schiavo, un secondo segnale di aggancio (INT_REF; REF2) allineato temporalmente al rispettivo segnale digitale di uscita, in risposta alla ricezione del secondo segnale di innesco (OUT_TRG).

15. Metodo secondo la rivendicazione precedente, in cui fornire, da parte del blocco di regolazione di temporizzazione di uscita del sensore schiavo, un secondo segnale di innesco comprende:

contare periodi di un segnale di temporizzazione (CLK) del sensore schiavo;

contare un primo numero di periodi (Nf) del segnale di temporizzazione (CLK) tra due eventi successivi del primo segnale di aggancio (EXT_REF; REF1, REF2);

generare un segnale interno di frequenza (F_C) indicativo del primo numero di periodi, il primo numero di periodi misurando la frequenza (?t) del primo segnale di aggancio (EXT_REF; REF1, REF2);

contare un secondo numero di periodi (Nd) del segnale di temporizzazione (CLK) tra un evento del primo segnale di aggancio (EXT_REF; REF1, REF2) e un evento del secondo segnale di aggancio (INT_REF);

generare un segnale interno di fase (PH_C) indicativo del secondo numero di periodi, il secondo numero di periodi misurando un disallineamento temporale (??) tra il primo segnale di aggancio (EXT_REF; REF1, REF2) e il secondo segnale di aggancio (INT_REF); e

generare il secondo segnale di innesco (OUT_TRG) dopo un terzo numero di periodi del segnale di temporizzazione (CLK), il terzo numero di periodi essendo funzione del primo e del secondo numero di periodi.

16. Metodo secondo la rivendicazione precedente, in cui il segnale digitale di uscita del sensore di riferimento ha una prima frequenza (fou) e il primo segnale di aggancio (EXT_REF; REF1, REF2) ha una seconda frequenza, la seconda frequenza essendo un sottomultiplo pari ad un ordine di divisione (SM) della prima frequenza, e in cui contare un primo numero di periodi del segnale di temporizzazione comprende dividere il primo numero di periodi (Nf) per l?ordine di divisione.

17. Metodo secondo la rivendicazione 15 o 16, in cui generare il secondo segnale di innesco (OUT_TRG) dopo un terzo numero di periodi comprende, da parte del blocco di regolazione di temporizzazione di uscita del sensore schiavo:

memorizzare un valore di conteggio (k);

aumentare, ad ogni periodo del segnale di temporizzazione, il valore di conteggio di un incremento, l'incremento essendo funzione del secondo numero di periodi (Nd);

verificare se il valore di conteggio ? maggiore o uguale al primo numero di periodi (Nf); e

generare il secondo segnale di innesco (OUT_TRG) se il valore di conteggio ? maggiore o uguale al primo numero di periodi.

18. Metodo secondo la rivendicazione precedente, comprendente inoltre effettuare una operazione di modulo tra il valore di conteggio (k) e il primo numero di periodi (Nf), generare un valore di modulo e ripristinare il valore di conteggio (k) al valore di modulo, se il valore di conteggio ? maggiore o uguale al primo numero di periodi.