CN110828471A - 3d存储器件及其制造方法 - Google Patents
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Abstract
本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：衬底；位于衬底上的栅叠层结构，栅叠层结构包括交替堆叠的多个导体层和多个绝缘层，栅叠层结构分为中间区域和位于中间区域两侧的台阶区域；以及多个沟道柱，贯穿栅叠层结构，其中，台阶区域被划分为多个子台阶区域，多个子台阶区域在中间区域的两侧分别沿第一方向间隔分布，且在中间区域的两侧交错分布，每个子台阶区域至少在第一方向上形成台阶结构。该3D存储器件的子台阶区域交错分布且在第一方向形成台阶，有利于形成形状互补的存储块，提高了台阶区域的利用率，从而提高了3D存储器件的位密度。
Description
技术领域
本发明涉及存储器技术领域，更具体地，涉及一种3D存储器件及其制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。
在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储单元的导体层。叠层结构通常具有中间区域(core region)、位于中间区域两侧的台阶区域(stair-step region)以及栅线缝隙，栅线缝隙将叠层结构分为多个存储块(memory block)，在各个存储块中，叠层结构中的多个导体层经由位于一侧台阶区域的字线连接至其他电路，另一侧台阶区域为无效区域，为无效区域一侧的台阶区域阻碍了位密度的提高。
因此，亟需对现有技术的3D存储器件及其制造方法进行进一步改进，以解决上述问题。
发明内容
鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造方法，其中，子台阶区域交错分布且在第一方向形成台阶，有利于形成形状互补的存储块，提高了台阶区域的利用率。
根据本发明的一方面，提供一种3D存储器件，包括：衬底；位于所述衬底上的栅叠层结构，所述栅叠层结构包括交替堆叠的多个导体层和多个绝缘层，所述栅叠层结构分为中间区域和位于所述中间区域两侧的台阶区域；以及多个沟道柱，贯穿所述栅叠层结构，其中，所述台阶区域被划分为多个子台阶区域，所述多个子台阶区域在所述中间区域的两侧分别沿第一方向间隔分布，且在所述中间区域的两侧交错分布，每个所述子台阶区域至少在所述第一方向上形成台阶结构。
优选地，所述中间区域的两侧在垂直于所述第一方向的第二方向上相对，每个所述子台阶区域还在所述第二方向上形成台阶结构，其中，所述台阶结构中的各级台阶沿所述第一方向和所述第二方向之一延伸。
优选地，所述中间区域被划分为多个子中间区域，各个所述子中间区域和相应的所述子台阶结构形成存储块，其中，所述台阶结构在所述第一方向上分布于所述子中间区域的一侧或两侧。
优选地，各个所述存储块中的所述子台阶区域的延伸至与之相邻的所述存储块。
优选地，各个所述存储块的形状为“L”形或“T”形，相邻两个所述存储块的形状互补。
优选地，还包括：贯穿所述栅叠层结构的多条栅线缝隙，用于形成共源极连接，多条所述栅线缝隙将所述栅叠层结构划分为所述多个存储块，其中，所述栅线缝隙沿垂直于所述多个沟道柱的方向呈折线形。
根据本发明的第二方面，提供一种3D存储器件的制造方法，包括：形成位于衬底上的栅叠层结构，所述栅叠层结构包括交替堆叠的多个导体层和多个绝缘层，所述栅叠层结构分为中间区域和位于所述中间区域两侧的台阶区域；形成贯穿所述栅叠层结构的多个沟道柱；以将所述台阶区域划分为多个子台阶区域；其中，所述多个子台阶区域在所述中间区域的两侧分别沿第一方向间隔分布，且在所述中间区域的两侧交错分布，每个所述子台阶区域至少在所述第一方向上形成台阶结构。
优选地，所述中间区域的两侧在垂直于所述第一方向的第二方向上相对，在形成所述子台阶区域之后，还包括：在每个所述子台阶区域的所述第二方向上形成台阶结构，其中，所述台阶结构中的各级台阶沿所述第一方向和所述第二方向之一延伸。
优选地，还包括：形成贯穿所述栅叠层结构的多条栅线缝隙，所述栅线缝隙将所述中间区域划分为多个子中间区域，各个所述子中间区域和相应的所述子台阶结构形成存储块，其中，所述栅线缝隙沿垂直于所述多个沟道柱的方向呈折线形，从而所述台阶结构在所述第一方向上分布于所述子中间区域的一侧或两侧。
优选地，各个所述存储块的形状为“L”形或“T”形，相邻两个所述存储块的形状互补。
本发明提供的3D存储器件及其制造方法，该3D存储器件的子台阶区域交错分布且在第一方向形成台阶，有利于形成形状互补的存储块，使得位于中间区域两侧的多个子台阶区域均能被有效利用，提高了3D存储器件的位密度。进一步地，该3D存储器件及其制造方法，可以同时在第一方向和第二方向形成台阶结构，并且存储块的整体形状互补，可以满足堆叠层数增加导致的字线增加的需求，并且提高3D存储器件的台阶区域的利用率，并提高了位密度。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。
图2示出了根据本发明实施例的3D存储器件的透视图。
图3示出了根据传统的3D存储器件的俯视图。
图4示出了根据本发明实施例的3D存储器件的俯视图。
图5a示出了根据本发明第一实施例的存储块的示意图。
图5b示出了根据本发明第二实施例的存储块的示意图。
图5c示出了根据本发明第三实施例的存储块的示意图。
图6a示出了根据本发明第一实施例的存储块的分布图。
图6b示出了根据本发明第二实施例的存储块的分布图。
图7a至7f示出本发明实施例的3D存储器件制造方法的各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。
如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括导体层122和123，存储晶体管M1至M4分别包括导体层121。导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，导体层122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。本实施例中仅给出4个存储晶体管作为示例，可以理解，本发明不限于此，存储晶体管个数可以为任意多个。
在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，导体层121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的栅叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的栅叠层结构。
在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的外延层和阻挡介质层以及存储晶体管M1至M4的外延层和阻挡介质层。
在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL(参见图1)偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的导体层121、122和123。导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。
沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，导体层122和123与沟道柱110内部的沟道层111和阻挡介质层114一起，形成选择晶体管Q1和Q2。
沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底101形成共源极连接。
第一选择晶体管Q1的导体层122由栅线缝隙(gate line slit)161分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线。
存储晶体管M1和M4的导体层121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的导体层121由栅线缝隙分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层(未示出)，从而彼此互连，然后经由导电通道连接至同一条字线。
在该实施例中，栅叠层结构120分为中间区域和位于中间区域两侧的台阶区域，台阶区域被划分为多个子台阶区域，多个子台阶区域在中间区域的两侧分别沿y方向(第一方向)间隔分布，且在中间区域的两侧交错分布，每个子台阶区域至少在y方向上形成台阶结构。优选地，每个子台阶区域还在y方向(第二方向)上形成台阶结构。优选地，台阶结构中的各级台阶沿第一方向和第二方向之一延伸，例如，栅叠层结构120中的各层导体层121、122和123在每个子台阶区域的x方向和y方向之一上延伸，从而形成各级台阶。
第二选择晶体管Q2的导体层连接成一体。如果第二选择晶体管Q2的导体层123由栅线缝隙161分割成不同的栅线，则栅线经由各自的导电通道131到达互连层，从而彼此互连，然后经由导电通道连接至同一条地选择。
在另外一些实施例中，在3D存储器件200的非存储区域具有多个假沟道柱(未示出)，假沟道柱与沟道柱110的内部结构可以相同或不同，并且至少穿过栅叠层结构中的至少一部分导体层。在最终的3D存储器件中，假沟道柱并未与位线相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。因此，假沟道柱没有形成有效的存储单元。
图3示出了根据传统的3D存储器件的俯视图。
如图3所示，3D存储器件包括中间区域170和位于中间区域170两侧的台阶区域160，两侧的台阶区域160被划分为多个子台阶区域165，多个子台阶区域165分别邻接于中间区域170，多个子台阶区域165间隔分布。在传统的3D存储器件中，3D存储器件被划分为多个存储块，例如存储块164a和存储块164b，多个存储块的中间区域170内形成多个存储单元，多个存储单元经由位于一侧台阶区域160连接至字线，另一侧台阶区域160为无效区域，为无效区域一侧的台阶区域阻碍了位密度的提高。
图4示出了根据本发明实施例的3D存储器件的俯视图。
如图4所示，3D存储器件包括中间区域170和位于中间区域170两侧的台阶区域180，两侧的台阶区域180被划分为多个子台阶区域185，多个子台阶区域185分别邻接于中间区域170，多个子台阶区域185在中间区域170的两侧分别沿y方向(第一方向)间隔分布。在该实施例中，位于中间区域170第一侧的多个子台阶区域185与位于中间区域170第二侧的多个子台阶区域185交错分布，每个子台阶区域185至少在y方向上形成台阶结构。
在该实施例中，中间区域170内形成多个存储单元，并被划分为多个存储块，以第一存储块181a和第二存储块181b为例，第一存储块181a和第二存储块181b被栅线缝隙(未示出)分隔开。与第一存储块181a对应的子台阶区域185位于中间区域170的第一侧，并在y方向延伸至第二存储块181b对应的台阶区域180；与第二存储块181b对应的子台阶区域185位于中间区域170的第二侧，并在y方向延伸至第一存储块181a对应的台阶区域180，中间区域170的所述第一侧和所述第二侧在x方向(第二方向)彼此相对。x方向与y方向呈角度设置，优选地，x方向与y方向互相垂直。
图4中示出的3D存储器件的一侧仅示例性示出2个子台阶区域165，然而，本发明不局限于此，存储器件的一侧分布的子台阶区域165的数量可以为任意多个。
图5a示出了根据本发明第一实施例的存储块的示意图。
在3D存储器件中，形成了多个如图5a所示的存储块，各个存储块包括子中间区域a和位于中间区域170一侧的子台阶区域b，子中间区域a包括栅叠层结构120中的导体层121、122和123以及贯穿栅叠层结构120的沟道柱110，子台阶区域b包括形成的台阶结构以及连接至各层台阶结构的导电通道131。子中间区域a的长度方向沿x方向分布，子台阶区域b在y方向形成台阶结构。在该实施例中，台阶结构位于子中间区域a的一侧。如图6a所示，在垂直于xy平面的方向上观察，各个存储块的形状为沿x方向分布的“L”形(如图6a中虚线框所示)。
图5b示出了根据本发明第二实施例的存储块的示意图。
在3D存储器件中，形成了多个如图5b所示的存储块，各个存储块包括子中间区域a和位于中间区域170一侧的子台阶区域c，子中间区域a包括栅叠层结构120中的导体层121、122和123以及贯穿栅叠层结构120的沟道柱110，子台阶区域c包括形成的台阶结构以及连接至各层台阶结构的导电通道131。子中间区域a的长度方向沿x方向分布，子台阶区域c在y方向形成台阶结构。在该实施例中，台阶结构位于子中间区域a的两侧。如图6b所示，在垂直于xy平面的方向上观察，各个存储块的形状为沿x方向分布的“T”形(如图6b中虚线框所示)。
图5c示出了根据本发明第三实施例的存储块的示意图。
在3D存储器件中，形成了多个如图5c所示的存储块，各个存储块包括子中间区域a和位于中间区域170一侧的子台阶区域d，子中间区域a包括栅叠层结构120中的导体层121、122和123以及贯穿栅叠层结构120的沟道柱110，子台阶区域d包括形成的台阶结构以及连接至各层台阶结构的导电通道131。子中间区域a的长度方向沿x方向分布，子台阶区域d在x方向和y方向形成台阶结构，并且台阶结构中的各级台阶沿x方向和y方向之一延伸，从而可以提高空间利用率。由于各层导体层都需要经由台阶结构连接至导电通道131，并进一步连接至字线或选择线，随着3D存储器件的堆叠层数的增加，仅在y方向形成台阶结构不能满足堆叠层数的需要，因此在子台阶结构d中，在x方向和y方向形成台阶结构，可以满足堆叠层数增加导致的字线增加的需求，并且提高3D存储器件的台阶区域的利用率，并提高了位密度。
图6a示出了根据本发明第一实施例的存储块的分布图。
图6a示出了根据本发明实施例的3D存储器件的存储块分布图。
如图6a所示，从垂直于栅叠层结构的方向观察，该3D存储器件包括多个存储块，图6a中示出了存储块181a～181g。在该实施例中，形成了多个形状互补的存储块，各个存储块的形状为沿x方向分布的“L”形(如图6a中虚线框所示)，各个存储块分别包括位于中间区域中的多个存储单元(未示出)以及位于中间区域一侧的子台阶区域，子台阶区域在y方向延伸至相邻存储块对应的台阶区域。在图6a中，黑色线段表示钨塞接触(tungsten plug Itcontacts,SSCT)，钨塞接触用于连接字线，位于中间区域两侧的钨塞接触均得到了有效利用，大大提高了3D存储器件的位密度。
图6b示出了根据本发明第二实施例的存储块的分布图。
图6b示出了根据本发明实施例的3D存储器件的存储块分布图。
如图6b所示，从垂直于栅叠层结构的方向观察，该3D存储器件包括多个存储块，图6b中示出了存储块181a～181g。在该实施例中，形成了多个形状互补的存储块，各个存储块的形状为沿x方向分布的“T”形(如图6b中虚线框所示)，各个存储块分别包括位于中间区域中的多个存储单元(未示出)以及位于中间区域一侧的子台阶区域，子台阶区域在y方向延伸至相邻存储块对应的台阶区域。在图6b中，黑色线段表示钨塞接触，钨塞接触用于连接字线，位于中间区域两侧的钨塞接触均得到了有效利用，大大提高了3D存储器件的位密度。
图7a至7f示出本发明实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。
该方法开始于已经形成沟道柱110的半导体结构，如图7a所示。
在衬底101上形成绝缘层151和牺牲层152交替堆叠形成的绝缘叠层结构150，以及形成贯穿绝缘叠层结构150的沟道柱110。如下文所述，牺牲层152将替换成导体层。在该实施例中，衬底101例如是单晶硅衬底，绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。
为了清楚起见，在图7a中未示出沟道柱110的内部结构。参见图1b，在沟道柱110的中间部分，沟道柱110包括依次堆叠的沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114，在沟道柱110的两端，沟道柱110包括依次堆叠的沟道层111和阻挡介质层114。
进一步地，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在绝缘叠层结构150中形成栅线缝隙161，如图7b所示。
在形成栅线缝隙161之前，已经将绝缘叠层结构150的台阶区域划分为多个子台阶区域，如图6所示，位于中间区域170第一侧的多个子台阶区域185与位于中间区域170第二侧的多个子台阶区域185交错分布。在形成多个子台阶区域之后，形成栅线缝隙161，栅线缝隙161如图6a和图6b所示。在该实施例中，在垂直于绝缘叠层结构150的方向观察，栅线缝隙161呈折线形，从而将3D存储器件划分为多个“L”形或“T”形的存储块(参见图6a和图6b)。
各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在衬底101的表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
在该实施例中，栅线缝隙161用于将导体层分割成多条栅线。为此，栅线缝隙161贯穿叠层结构150到达衬底101。
优选地，经由栅线缝隙161进行离子注入，在衬底101中形成N型(使用N型掺杂剂，例如P、As)或P型(使用P型掺杂剂，例如B)的掺杂区102。掺杂区102作为共源极连接的接触区，用于降低随后形成的导电通道与衬底101之间的接触电阻。
进一步地，利用栅线缝隙161作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构150中的牺牲层152从而形成空腔162，如图7c所示。
各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。在绝缘叠层结构150中的绝缘层151和牺牲层152分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙161。绝缘叠层结构150中的牺牲层152的端部暴露于栅线缝隙161的开口中，因此，牺牲层152接触到蚀刻剂。蚀刻剂由栅线缝隙161的开口逐渐向绝缘叠层结构150的内部蚀刻牺牲层152。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构150中的绝缘层151去除牺牲层152。
优选地，在上述的湿法蚀刻步骤之后，可以采用附加的蚀刻步骤去除在绝缘层151上附着的蚀刻产物(例如氧化硅)，使得绝缘层151在空腔162中的暴露表面平整。
进一步地，利用栅线缝隙161作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙161和空腔162中填充导电材料154，如图7d所示。
在该实施例中，导电材料154例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。
进一步地，在半导体结构的表面上形成光致抗蚀剂掩模，然后进行回蚀刻(etchback)，在导电材料154中重新形成栅线缝隙161，如图7e所示。
该回蚀刻使用氟化硫、氮及氯作为蚀刻剂，以移除该栅线缝隙161的钨材料。进一步地，栅线缝隙161不仅将导电材料154分离成不同的层面，从而形成导体层121、122和123，而且将每个层面的导体层分隔成多条导电线。在该步骤中形成的导体层121、122和123与绝缘层151交替堆叠，从而形成栅叠层结构120。与绝缘叠层结构150相比，栅叠层结构120中的导体层121、122和123置换了绝缘叠层结构150中的牺牲层152。
进一步地，在所述栅线缝隙161侧壁形成绝缘层163，并向所述栅线缝隙161中填充导电材料，形成导电通道171，如图7f所示。沟道柱110经由衬底100形成共源极连接，经由导电通道171提供共源极连接至源极线SL的导电路径。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (10)
1.一种3D存储器件，其特征在于，包括：
衬底；
位于所述衬底上的栅叠层结构，所述栅叠层结构包括交替堆叠的多个导体层和多个绝缘层，所述栅叠层结构分为中间区域和位于所述中间区域两侧的台阶区域；以及
多个沟道柱，贯穿所述栅叠层结构，
其中，所述台阶区域被划分为多个子台阶区域，所述多个子台阶区域在所述中间区域的两侧分别沿第一方向间隔分布，且在所述中间区域的两侧交错分布，每个所述子台阶区域至少在所述第一方向上形成台阶结构。
2.根据权利要求1所述的3D存储器件，其特征在于，所述中间区域的两侧在垂直于所述第一方向的第二方向上相对，每个所述子台阶区域还在所述第二方向上形成台阶结构，
其中，所述台阶结构中的各级台阶沿所述第一方向和所述第二方向之一延伸。
3.根据权利要求1所述的3D存储器件，其特征在于，所述中间区域被划分为多个子中间区域，各个所述子中间区域和相应的所述子台阶结构形成存储块，
其中，所述台阶结构在所述第一方向上分布于所述子中间区域的一侧或两侧。
4.根据权利要求3所述的3D存储器件，其特征在于，各个所述存储块中的所述子台阶区域的延伸至与之相邻的所述存储块。
5.根据权利要求4所述的3D存储器件，其特征在于，各个所述存储块的形状为“L”形或“T”形，相邻两个所述存储块的形状互补。
6.根据权利要求3所述的3D存储器件，其特征在于，还包括：贯穿所述栅叠层结构的多条栅线缝隙，用于形成共源极连接，多条所述栅线缝隙将所述栅叠层结构划分为所述多个存储块，
其中，所述栅线缝隙沿垂直于所述多个沟道柱的方向呈折线形。
7.一种3D存储器件的制造方法，其特征在于，包括：
形成位于衬底上的栅叠层结构，所述栅叠层结构包括交替堆叠的多个导体层和多个绝缘层，所述栅叠层结构分为中间区域和位于所述中间区域两侧的台阶区域；
形成贯穿所述栅叠层结构的多个沟道柱；以及
将所述台阶区域划分为多个子台阶区域；
其中，所述多个子台阶区域在所述中间区域的两侧分别沿第一方向间隔分布，且在所述中间区域的两侧交错分布，每个所述子台阶区域至少在所述第一方向上形成台阶结构。
8.根据权利要求7所述的制造方法，其特征在于，所述中间区域的两侧在垂直于所述第一方向的第二方向上相对，在形成所述子台阶区域之后，还包括：
在每个所述子台阶区域的所述第二方向上形成台阶结构，
其中，所述台阶结构中的各级台阶沿所述第一方向和所述第二方向之一延伸。
9.根据权利要求7所述的制造方法，其特征在于，还包括：
形成贯穿所述栅叠层结构的多条栅线缝隙，所述栅线缝隙将所述中间区域划分为多个子中间区域，各个所述子中间区域和相应的所述子台阶结构形成存储块，
其中，所述栅线缝隙沿垂直于所述多个沟道柱的方向呈折线形，从而所述台阶结构在所述第一方向上分布于所述子中间区域的一侧或两侧。
10.根据权利要求9所述的制造方法，其特征在于，各个所述存储块的形状为“L”形或“T”形，相邻两个所述存储块的形状互补。
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