CN110678926A - 闪速存储器件中的编程方法 - Google Patents

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Abstract

一种对闪速存储器件编程的方法包括：选择多个字线中的第一字线以选定所选字线，所述所选字线对应于目标存储单元；以及执行编程循环。所述编程循环包括对所选字线施加编程电压以及对目标存储单元执行验证。所述验证包括对所选字线施加预脉冲电压，对所述多个字线中的未选字线施加多个越过电压，在施加所述预脉冲电压之后对所选字线施加一系列递增的验证电压，以及在施加预脉冲电压之后对所述多个字线中的第二字线施加浮置电压。所述第二字线与所选字线相邻并且在所选字线之后被编程。

Description

闪速存储器件中的编程方法
技术领域
本发明涉及闪速存储器件，并且更具体而言涉及闪速存储器件中的编程方法。
背景技术
非易失性存储器是能够在不加电的情况下保持其存储的数据达延续的时段的存储器。闪速存储器件已经发展成了用于广泛种类的应用的普及型的非易失性存储器。闪速存储器件常被用到诸如个人计算机、数字相机、数字媒体播放器、数字记录仪、车辆、无线设备、蜂窝电话和可拆卸存储模块的电子系统当中，而且闪速存储器的用途还在不断扩展。
闪速存储器使用两种基本架构中的一种基本架构，这两种基本架构被称为NOR闪存和NAND闪存。典型地，用于NAND闪速存储器件的存储单元阵列被排列为使得存储单元的串从源极到漏极地被串联到一起。闪速存储器可以包括具有大量的浮栅晶体管的存储阵列。NAND架构阵列使其闪速存储单元的阵列按照具有行和列的矩阵排列，就像常规NOR阵列那样，使得阵列的每一个闪速存储单元的栅极按行耦接至字线。然而，与NOR不同的是每一个存储单元不直接耦接至源极线和列位线。相反，阵列的存储单元按照串被排列到一起，通常为8个、16个、32个或更多。串中的存储单元在公共源极线与列位线之间从源极到漏极被串联耦接在一起。
一些闪速存储器被设计为每存储单元储存多于一位的数据。每存储单元储存多于一位的数据的闪速存储器被称为多级单元(MLC)闪速存储器。通常使用增量步进脉冲编程(ISPP)来对MLC闪速存储器编程。在增量步进脉冲编程中，通过多个编程循环对所选择的存储单元编程，其中，每一个编程循环包括编程操作和验证操作，在编程操作中编程电压被施加至所选择的存储单元以修改其状态，在验证操作中验证电压被施加至所选择的存储单元以确定其是否已经达到了目标状态。通过按照这种方式执行编程循环，所选择的存储单元被逐步编程，并且能够避免诸如过编程的某些编程错误。
发明内容
一种对闪速存储器件编程的方法的实施例包括：选择多个字线中的第一字线以选定所选字线，所选字线对应于目标存储单元；以及执行编程循环。所述编程循环包括对所选字线施加编程电压以及对目标存储单元执行验证。所述验证包括对所选字线施加预脉冲电压，对所述多个字线中的未选字线施加多个越过电压，在施加所述预脉冲电压之后对所选字线施加一系列递增的验证电压，以及在施加预脉冲电压之后对所述多个字线中的第二字线施加浮置电压。所述第二字线与所选字线相邻并且在所选字线之后被编程。
一种对闪速存储器件编程的方法的实施例包括：选择多个字线中的第一字线以选定所选字线，所选字线对应于目标存储单元；以及执行编程循环。所述编程循环包括对所选字线施加编程电压以及对目标存储单元执行验证。所述验证包括对所选字线施加预脉冲电压，对所述多个字线中的未选字线施加多个越过电压，在施加所述预脉冲电压之后对所选字线施加一系列递增的验证电压，以及在施加预脉冲电压之后将所述多个字线中的第二字线放电至系统电压电平，以及在将第二字线放电至系统电压电平之后，对所述第二字线施加浮置电压。所述第二字线与所选字线相邻并且在所选字线之后被编程。
一种对闪速存储器件编程的方法的实施例包括：选择多个字线中的第一字线以选定所选字线，所选字线对应于目标存储单元；以及执行编程循环。所述编程循环包括对所选字线施加编程电压以及对目标存储单元执行验证。所述验证包括对所选字线施加预脉冲电压，对所述多个字线中的未选字线施加多个越过电压，在施加所述预脉冲电压之后对所选字线施加一系列递增的验证电压，以及在施加预脉冲电压之后将所述多个字线中的第二字线放电至地电压电平，以及在将第二字线放电至地电压电平之后，对所述第二字线施加浮置电压。所述第二字线与所选字线相邻并且在所选字线之后被编程。
对于本领域技术人员而言，在阅读了下文对通过各幅附图例示的优选实施例的详细描述之后，本发明的这些和其它目标无疑将变得显而易见。
附图说明
图1是在实施例中实现的闪速存储器件的图。
图2A是2位MLC存储单元的阈值电压范围的示例的图。
图2B是3位MLC存储单元的阈值电压范围的示例的图。
图3A、图3B和图3C是示出了用于对所选择的存储单元编程的增量步进脉冲编程(ISPP)方案的图。
图4是在实施例中实现的存储单元串的图。
图5示出了实施例的编程方法的验证方案。
图6A是示出了现有技术的验证时间的图。图6B是示出了实施例的验证时间的图。
图7示出了实施例的编程方法的验证方案。
图8示出了实施例的编程方法的验证方案。
图9是用于对闪速存储器件编程的方法的流程图。
具体实施方式
图1示出了本发明的实施例的闪速存储器件100。闪速存储器件100包括多个存储单元C(1,1)到C(M,N)，其中，M和N是正整数。在本发明的一些实施例中，非易失性存储器件100可以是NAND型闪速存储器。N个存储单元可以耦接至同一字线，并且M个存储单元可以耦接至同一位线。例如，一行存储单元C(1,1)到C(1,N)可以耦接至字线WL1，并且一行存储单元C(M,1)到C(M,N)可以耦接至字线WLM。一列存储单元C(1,1)到C(M,1)可以耦接至位线BL1，并且一列存储单元C(M,1)到C(M,N)可以耦接至位线BLN。存储列的一个端子经由对应于该存储列的位线晶体管Tb耦接至位线，以及另一端子经由源极线晶体管Ts耦接至源极线。位线BL1到BLN耦接至感测电路(例如，感测放大器)300，感测电路300通过感测所选位线BLn上的电压或电流来检测目标存储单元的状态，其中，n是在1与N(含1和N)之间的正整数。闪速存储器件100进一步包括用于对存储单元阵列实现编程脉冲的控制单元(图中未示出)。
存储单元C(1,1)到C(M,N)可以被配置为单级存储单元(SLC)或多级存储单元(MLC)。利用在存储单元中存储的阈值电压的具体范围将数据状态分配给所述存储单元。SLC允许在一个存储单元中的单个二进制数位的数据，而MLC则允许在一个存储单元中存储两个或更多二进制数位，这取决于阈值电压的范围和紧密性。例如，一个位可以由两个阈值电压范围表示，两个位可以由四个范围表示，以及三个位可以由八个范围表示，等等。SLC存储器使用表示0或1的两个阈值电压范围来储存单位数据(两个范围)。MLC存储器可以被配置为储存两位数据(四个范围)、三位数据(八个范围)或更多位数据。
图2A是2位MLC存储单元的阈值电压范围的示例的图。存储单元可以被编程至落入四个不同范围S0、S1、S2和S3中的一个范围内的阈值电压；每一个范围表示对应于两位的模式的数据状态。在每一个范围S0到S3之间保持一定裕量，以防止重叠。例如，如果存储单元的电压落入第一阈值电压范围S0内，那么该单元存储“11”状态，其通常表示擦除状态。如果存储单元的电压落入第二阈值电压范围S1内，那么该单元存储“10”状态。如果存储单元的电压落入第三阈值电压范围S2内，那么该单元存储“00”状态。如果存储单元的电压落入第四阈值电压范围S3内，那么该单元存储“01”状态。
图2B是3位MLC存储单元的阈值电压范围的示例的图。存储单元可以被编程至落入八个不同范围L0、L1、L2、L3、L4、L5、L6和L7中的一个范围内的阈值电压；每一个范围表示对应于三位的模式的数据状态。例如，如果存储单元的电压落入第一阈值电压范围L0内，那么该单元存储“111”状态，其通常表示擦除状态。如果存储单元的电压落入第二阈值电压范围L1内，那么该单元存储“110”状态。如果存储单元的电压落入第三阈值电压范围L2内，那么该单元存储“101”状态。如果存储单元的电压落入第四阈值电压范围L3内，那么该单元存储“100”状态。如果存储单元的电压落入第五阈值电压范围L4内，那么该单元存储“011”状态。如果存储单元的电压落入第六阈值电压范围L5内，那么该单元存储“010”状态。如果存储单元的电压落入第七阈值电压范围L6内，那么该单元存储“001”状态。如果存储单元的电压落入第八阈值电压范围L7内，那么该单元存储“000”状态。
闪速编程涉及向字线(例如，图1中的字线WLm)施加一个或多个编程电压，其中，m是1与M之间的整数。这是要控制每一个存储单元C(m,1)到C(m,N)的栅极。例如，编程脉冲可以开始于15V，并且对于每一后续编程脉冲都所有提高。这种编程方法是公知的增量步进脉冲编程(ISPP)。在编程脉冲被施加至字线WLm的同时，电压还被施加至具有这些存储单元的沟道的衬底，产生从所选存储单元的隧道到浮栅的电荷转移。来自沟道的电子可以通过直接注入或福勒-诺德海姆隧穿被注入到浮栅内。因此，在编程状态下，阈值电压往往大于零。
图3A是进一步示出了用于对所选的存储单元编程的增量步进脉冲编程(ISPP)方案的图。图3A的示例是一般的ISPP方案。编程脉冲的编程电压被施加以控制所选存储单元的栅极。编程脉冲的编程电压的电平在每一个连续环中提高。
在编程脉冲之间，执行验证操作来检查所选的存储单元，以确定它们是否已经达到了它们的目标编程状态。在图3B中，在2位MLC存储单元中，使用一系列的三个递增的验证电压执行验证操作，以确定所选存储单元(诸如，C(m,n))是否已被成功编程到对应于图2A中的阈值电压分布S0至S3中的一者的状态(例如，目标状态)。与图3C中类似，使用一系列的七个递增的验证电压执行针对3位MLC存储单元的验证操作，以确定所选的存储单元(例如，C(m,n))是否已经被成功编程到对应于图2B中的阈值电压分布L0至L7中的一者的状态。
如果存储单元C(m,n)已经达到了其目标编程状态，其被禁止或不将通过对耦接至存储单元C(m,n)的位线BLn偏置抑制电压来对其进一步编程。在感测操作之后，如果还有存储单元尚未完成编程则应用额外的编程脉冲。这个应用编程脉冲继而执行感测操作的过程继续直到所有的所选的存储单元都已经达到它们的目标编程状态为止。在已经施加了最大数量的编程脉冲，并且一些选定存储单元仍然未完成编程时，这些存储单元将被指定为缺陷存储单元。
还是在图1中，越过电压(pass voltage)被施加至每一个未选择的字线，例如，除了WLm之外的字线WL1到WLM。在不同字线上施加的越过电压可以是不同的。与所选择的字线WLm相邻的字线WLm-1可以具有9V的越过电压，并且其它字线可以具有8V的越过电压。越过电压总是足够低，以避免发起存储单元的编程。此外，还对未耦接至具有被选定用于编程的存储单元的存储单元串的位线施加抑制电压。在编程操作期间，可以对交替位线进行激活或去活，以便进行编程。例如，诸如BL2、BL4等的偶数编号位线可以被激活以用于对耦接至这些位线的存储单元编程，同时诸如BL1、BL3等的奇数编号的位线可以被去活，以防对耦接至这些位线的存储单元编程。后续的编程操作可以随后去活偶数编号的位线并且激活奇数编号的位线。
使用图3A的ISPP方案执行编程操作所需的时间倾向于根据存储单元的状态的数量按比例增大。此外，在这些编程操作中，验证操作倾向于占据总编程时间的一大部分。因此，闪速存储器件需要甚至在所选存储单元的编程状态的数量相对较大的情况下，缩短验证时间的验证方案。
下文的描述参考图4和图5。图4是在本发明的实施例中实现的存储单元串的图。图5示出了本发明的实施例的编程方法的验证方案。在验证操作中，所有的字线WL1到WLM开始于系统电压Vdd。在时间t1处，预脉冲电压被施加至所选的字线WLm和第一相邻字线WLm+1。此外，第一越过电压Vpass1被施加至第二相邻字线WLm-1和未选字线(除了WLm、Wlm+1之外的所有字线)。在时间t2处，所选字线WLm和第一相邻字线WLm+1开始放电。第二越过电压Vpass2被施加至第二相邻字线WLm-1。其余未选字线保持在第一越过电压Vpass1的电平处。在时间t3处，一系列的递增验证电压Vvry被施加至第二字线WLm。在这种情况下，施加七个验证电压。此外，当第一相邻字线WLm+1上的电压降到系统电压Vdd时，浮置电压被施加至第一相邻字线WLm+1。第二相邻字线WLm-1上的电压保持在第二越过电压Vpass2处，并且其余未选字线上的电压保持在第一越过电压Vpass1处。在时间t4处，后脉冲电压被施加至所选的字线WLm和第一相邻字线WLm+1。第二相邻字线WLm-1被放电至第一越过电压Vpass1的电平，并且其余未选字线上的电压保持在第一越过电压Vpass1处。在时间t5处，包括WLm、WLm+1和WLm-1在内的所有字线被放电至系统电压Vdd的电平，因此完成了验证操作。当验证电压Vvry被施加到所选的字线WLm处时，与第一相邻字线WLm+1相关联的存储单元仍然处于擦除状态，因此在第一相邻字线WLm+1上施加浮置电压将不影响后续的编程操作。由于第二相邻字线WLm-1可能不再处于擦除状态，因而浮置电压不应被施加至第二相邻字线WLm-1，以避免改变其内的编程单元。此外，在验证操作期间，浮置电压通过所选字线WLm与第一相邻字线WLm+1之间的寄生电容器Cap的耦合效应而被提高。
图6A是示出了现有技术的验证电压建立时间的图。图6B是示出了本发明的实施例的验证电压建立时间的图。如图中所示，与现有技术相比，实施例的方法需要更少的时间达到目标验证电压Vtarget。诸如WLm、WLm+1和WLm-1的图4中的字线之间的寄生电容Cap将影响这些字线上的电压充电时间。在对第一相邻字线WLm+1施加浮置电压时，减少了寄生电容Cap的影响，从而缩短了验证电压达到目标验证电压Vtarget的斜升时间。因此，其能够改善总体编程性能。此外，通过对第一相邻字线WLm+1施加浮置电压，能够在一定程度上降低电路的功耗。此外，可以在不需要增加设计和制造的复杂性的加法电路的情况下实现所述方法。
图7示出了本发明的另一实施例的编程方法的验证方案。图7所示的验证操作大部分与图5中的说明类似，除了浮置电压在时间t2处被立即施加至第一相邻字线WLm+1。第一相邻字线WLm+1上的浮置电压一直保持直到时间t4为止。其余操作基本上与图5所示的图相同。
图8示出了本发明的又一实施例的编程方法的验证方案。图8所示的验证操作大部分与图5中的说明类似，除了当在时间t3处第一相邻字线WLm+1上的电压降至低电压GND时在第一相邻字线WLm+1上施加浮置电压。第一相邻字线WLm+1上的浮置电压一直保持直到时间t4为止。其余操作基本上与图5所示的图相同。
图9是用于对闪速存储器件编程的方法900的流程图。所述方法合并了前述验证操作。系统900包括：
S902：选择对应于目标存储单元的字线并且将编程循环计数设置为0；
S904：确定编程循环计数是否达到了最大循环计数；如果是，则进行至步骤S920；否则进行至S906；
S906：对所选字线施加编程电压；
S908：对所选字线施加预脉冲电压；并且对未选字线施加多个越过电压；
S910：对所选字线施加一系列递增验证电压；并且对第一相邻字线施加浮置电压；
S912：对所选字线施加后脉冲电压；
S914：对所有字线放电；
S916：确定具有大于目标电压的阈值电压的存储单元的数量是否大于预定数量；如果是，则进行至步骤S920；否则进行至步骤S918；
S918：提高编程电压；并且使编程循环计数增加1；进行至步骤S904；
S920：编程结束。
概括地说，该实施例的编程方法包括对最接近所选字线并且在所选字线之后被编程的相邻字线施加浮置电压。能够降低字线之间的寄生电容的影响。因此，其能够有效地缩短验证电压的斜升时间，从而缩短验证时间，并提高总体编程性能。此外，该方法能够在某种程度上降低电路的功耗。此外，可以在不需要增加设计和制造的复杂性的加法电路的情况下实现所述方法。
本领域的技术人员将容易地观察到在遵循本发明的教导的同时可以对所述器件和方法做出很多修改和变更。相应地，应当将上文的公开内容解释为仅受到所附权利要求的划定范围来限定。

Claims (15)

1.一种对闪速存储器件编程的方法，包括：
选择多个字线中的第一字线以选定所选字线，所述所选字线对应于目标存储单元；以及
执行编程循环，包括：
对所述所选字线施加编程电压；以及
对所述目标存储单元执行验证，所述验证包括：
对所述所选字线施加预脉冲电压；
对所述多个字线中的未选字线施加多个越过电压；
在施加所述预脉冲电压之后，对所述所选字线施加一系列递增的验证电压；以及
在施加所述预脉冲电压之后，对所述多个字线中的第二字线施加浮置电压，所述第二字线与所述所选字线相邻并且所述第二字线在所述所选字线之后被编程。
2.根据权利要求1所述的方法，所述编程循环进一步包括在所述验证之后对所述多个字线中的每个字线放电。
3.根据权利要求1所述的方法，所述编程循环进一步包括如果具有大于目标电压的阈值电压的存储单元的数量大于预定数量则结束所述编程循环。
4.根据权利要求1所述的方法，所述编程循环进一步包括提高所述编程电压。
5.根据权利要求1所述的方法，进一步包括：如果编程循环计数达到最大循环计数，则结束所述编程循环。
6.一种对闪速存储器件编程的方法，包括：
选择多个字线中的第一字线以选定所选字线，所述所选字线对应于目标存储单元；以及
执行编程循环，包括：
对所述所选字线施加编程电压；以及
对所述目标存储单元执行验证，所述验证包括：
对所述所选字线施加预脉冲电压；
对所述多个字线中的未选字线施加多个越过电压；
在施加所述预脉冲电压之后，对所述所选字线施加一系列递增的验证电压；以及
在施加所述预脉冲电压之后，将所述多个字线中的第二字线放电到系统电压电平，所述第二字线与所述所选字线相邻并且所述第二字线在所述所选字线之后被编程；以及
在将所述第二字线放电至所述系统电压电平之后，对所述第二字线施加浮置电压。
7.根据权利要求6所述的方法，所述编程循环进一步包括在所述验证之后对所述多个字线中的每个字线放电。
8.根据权利要求6所述的方法，所述编程循环进一步包括：如果具有大于目标电压的阈值电压的存储单元的数量大于预定数量，则结束所述编程循环。
9.根据权利要求6所述的方法，所述编程循环进一步包括提高所述编程电压。
10.根据权利要求6所述的方法，进一步包括：如果编程循环计数达到最大循环计数，则结束所述编程循环。
11.一种对闪速存储器件编程的方法，包括：
选择多个字线中的第一字线以选定所选字线，所述所选字线对应于目标存储单元；以及
执行编程循环，包括：
对所述所选字线施加编程电压；以及
对所述目标存储单元执行验证，所述验证包括：
对所述所选字线施加预脉冲电压；
对所述多个字线中的未选字线施加多个越过电压；
在施加所述预脉冲电压之后，对所述所选字线施加一系列递增的验证电压；以及
在施加所述预脉冲电压之后，将所述多个字线中的第二字线放电至地电压电平，所述第二字线与所述所选字线相邻并且处于所述所选字线的最接近位线晶体管的一侧上；以及
在将所述第二字线放电至所述地电压电平之后，对所述第二字线施加浮置电压。
12.根据权利要求11所述的方法，所述编程循环进一步包括在所述验证之后对所述多个字线中的每个字线放电。
13.根据权利要求11所述的方法，所述编程循环进一步：包括如果具有大于目标电压的阈值电压的存储单元的数量大于预定数量，则结束所述编程循环。
14.根据权利要求11所述的方法，所述编程循环进一步包括提高所述编程电压。
15.根据权利要求11所述的方法，进一步包括：如果编程循环计数达到最大循环计数，则结束所述编程循环。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112802525A (zh) * 2021-01-28 2021-05-14 长江存储科技有限责任公司 三维存储器及其控制方法
TWI736306B (zh) * 2020-04-15 2021-08-11 大陸商長江存儲科技有限責任公司 3d nand快閃記憶體的編程方法、3d nand快閃記憶體及其相關電子裝置
US11250910B2 (en) 2020-05-06 2022-02-15 Yangtze Memory Technologies Co., Ltd. Control method and controller of a programming process for 3D NAND flash
US11342023B2 (en) 2020-05-19 2022-05-24 Yangzte Memory Technologies., Ltd. 3D NAND flash and operation method thereof

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200144000A (ko) * 2019-06-17 2020-12-28 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
CN110678926B (zh) * 2019-08-28 2021-07-16 长江存储科技有限责任公司 闪速存储器件中的编程方法
KR20210106753A (ko) * 2020-02-21 2021-08-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US11894059B2 (en) * 2021-07-28 2024-02-06 SK Hynix Inc. Apparatus and method for programming data in a non-volatile memory device
JP2023086292A (ja) * 2021-12-10 2023-06-22 キオクシア株式会社 半導体記憶装置
US20230410923A1 (en) * 2022-06-21 2023-12-21 Sandisk Technologies Llc Hybrid precharge select scheme to save program icc
US11972805B2 (en) 2022-08-05 2024-04-30 Sandisk Technologies Llc Non-volatile memory with narrow and shallow erase

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101388248A (zh) * 2007-09-10 2009-03-18 海力士半导体有限公司 闪存器件及其操作方法
CN101414483A (zh) * 2007-08-20 2009-04-22 三星电子株式会社 用于非易失性存储器的编程和擦除方法
CN101556827A (zh) * 2008-04-11 2009-10-14 海力士半导体有限公司 使用自升压对闪存器件编程的方法
CN109308929A (zh) * 2017-07-28 2019-02-05 三星电子株式会社 包括nand串的存储器设备及操作存储器设备的方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3886673B2 (ja) 1999-08-06 2007-02-28 株式会社東芝 不揮発性半導体記憶装置
JP2002246430A (ja) 2001-02-21 2002-08-30 Hitachi Ltd 半導体装置の製造方法
US6811075B2 (en) 2002-12-16 2004-11-02 Printmark Industries, Inc. Coin wrapper and method of wrapping coins using coin wrapper
JP4157065B2 (ja) * 2004-03-29 2008-09-24 株式会社東芝 半導体記憶装置
JP4836548B2 (ja) * 2005-11-11 2011-12-14 株式会社東芝 半導体集積回路装置
US8051240B2 (en) 2008-05-09 2011-11-01 Sandisk Technologies Inc. Compensating non-volatile storage using different pass voltages during program-verify and read
KR100960448B1 (ko) * 2008-05-13 2010-05-28 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 검증 방법
US8223556B2 (en) 2009-11-25 2012-07-17 Sandisk Technologies Inc. Programming non-volatile memory with a reduced number of verify operations
KR20110131648A (ko) * 2010-05-31 2011-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및 메모리 카드 및 그것의 프로그램 방법
JP2012133833A (ja) 2010-12-20 2012-07-12 Samsung Yokohama Research Institute Co Ltd 不揮発性半導体記憶装置
US8811075B2 (en) 2012-01-06 2014-08-19 Sandisk Technologies Inc. Charge cycling by equalizing and regulating the source, well, and bit line levels during write operations for NAND flash memory: verify to program transition
KR102127416B1 (ko) * 2013-06-27 2020-06-26 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 읽기 방법
KR20150033129A (ko) 2013-09-23 2015-04-01 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102116668B1 (ko) * 2014-02-04 2020-05-29 삼성전자주식회사 불 휘발성 메모리 장치 및 불 휘발성 메모리 장치의 동작 방법
KR102333738B1 (ko) * 2015-02-03 2021-12-01 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
JP6400547B2 (ja) 2015-09-14 2018-10-03 東芝メモリ株式会社 メモリデバイス
JP6495852B2 (ja) * 2016-03-15 2019-04-03 東芝メモリ株式会社 記憶装置
CN108986861B (zh) * 2017-06-02 2023-09-26 三星电子株式会社 对非易失性存储器装置进行编程的方法
CN109065091B (zh) * 2018-08-01 2022-11-08 长江存储科技有限责任公司 3d nand闪存的读取方法
CN109658964B (zh) * 2018-11-15 2020-08-14 长江存储科技有限责任公司 闪存器的数据写入方法及装置、存储设备及存储介质
CN110678926B (zh) * 2019-08-28 2021-07-16 长江存储科技有限责任公司 闪速存储器件中的编程方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101414483A (zh) * 2007-08-20 2009-04-22 三星电子株式会社 用于非易失性存储器的编程和擦除方法
CN101388248A (zh) * 2007-09-10 2009-03-18 海力士半导体有限公司 闪存器件及其操作方法
CN101556827A (zh) * 2008-04-11 2009-10-14 海力士半导体有限公司 使用自升压对闪存器件编程的方法
CN109308929A (zh) * 2017-07-28 2019-02-05 三星电子株式会社 包括nand串的存储器设备及操作存储器设备的方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI736306B (zh) * 2020-04-15 2021-08-11 大陸商長江存儲科技有限責任公司 3d nand快閃記憶體的編程方法、3d nand快閃記憶體及其相關電子裝置
CN113823347A (zh) * 2020-04-15 2021-12-21 长江存储科技有限责任公司 3d nand闪存及其操作方法
US11250910B2 (en) 2020-05-06 2022-02-15 Yangtze Memory Technologies Co., Ltd. Control method and controller of a programming process for 3D NAND flash
US11948641B2 (en) 2020-05-06 2024-04-02 Yangtze Memory Technologies Co., Ltd. Control method and controller of 3D NAND flash
US11342023B2 (en) 2020-05-19 2022-05-24 Yangzte Memory Technologies., Ltd. 3D NAND flash and operation method thereof
TWI791155B (zh) * 2020-05-19 2023-02-01 大陸商長江存儲科技有限責任公司 3d nand快閃記憶體及其操作方法
US11727990B2 (en) 2020-05-19 2023-08-15 Yangtze Memory Technologies Co., Ltd. 3D NAND flash and operation method thereof
CN112802525A (zh) * 2021-01-28 2021-05-14 长江存储科技有限责任公司 三维存储器及其控制方法

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