CN110648961A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN110648961A
CN110648961A CN201910119139.0A CN201910119139A CN110648961A CN 110648961 A CN110648961 A CN 110648961A CN 201910119139 A CN201910119139 A CN 201910119139A CN 110648961 A CN110648961 A CN 110648961A
Authority
CN
China
Prior art keywords
layer
dielectric layer
dielectric
carbon
deposition
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910119139.0A
Other languages
English (en)
Other versions
CN110648961B (zh
Inventor
刘中伟
邱意为
沈柏志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN110648961A publication Critical patent/CN110648961A/zh
Application granted granted Critical
Publication of CN110648961B publication Critical patent/CN110648961B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02345—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
    • H01L21/02348—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light treatment by exposure to UV light
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1042—Formation and after-treatment of dielectrics the dielectric comprising air gaps
    • H01L2221/1047—Formation and after-treatment of dielectrics the dielectric comprising air gaps the air gaps being formed by pores in the dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Inorganic Chemistry (AREA)

Abstract

本发明的实施例描述了形成具有在约15原子％和约20原子％之间的碳浓度的基于硅的富碳低k ILD层的方法。例如，一种方法包括在衬底上沉积具有介电材料的介电层，该介电材料具有低于3.9的介电常数和在约15％和约20％之间的碳原子浓度；将介电层暴露于热工艺，该热工艺配置为使介电材料脱气；蚀刻介电层以形成开口；以及用导电材料填充开口以形成导电结构。本发明的实施例还涉及半导体结构及其形成方法。

Description

半导体结构及其形成方法
技术领域
本发明的实施例涉及半导体结构及其形成方法。
背景技术
集成电路(IC)制造处理在层上连续进行，该层在衬底(例如，晶圆)上形成为彼此堆叠。取决于设计复杂性和应用，IC可以包括大量的层(例如，数百个)。这些层通过层间介电(ILD)层彼此分隔开。
发明内容
本发明的实施例提供了一种形成半导体结构的方法，包括：在衬底上沉积具有介电材料的介电层，所述介电材料具有低于3.9的介电常数和在15％和20％之间的碳原子浓度；将所述介电层暴露于热工艺，所述热工艺配置为使所述介电材料脱气；蚀刻所述介电层以形成开口；以及用导电材料填充所述开口以形成导电结构。
本发明的另一实施例提供了一种半导体结构，包括：衬底；介电层，位于所述衬底上，所述介电层具有低于3.9的介电常数和在15％和20％之间的碳原子浓度；以及导电结构，位于所述介电层中。
本发明的又一实施例提供了一种形成半导体结构的方法，包括：利用热沉积方法或电子束(e束)沉积方法在衬底上沉积介电材料，其中，所述介电材料具有低于3.9的介电常数；形成经处理的介电材料，所述经处理的介电材料具有在15％至20％的碳原子浓度和在1.2gr/cm3至1.4gr/cm3之间的密度；蚀刻所述经处理的介电材料以形成开口；以及用导电材料填充所述开口。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的描述制造富碳低k层间介电层的方法的流程图。
图2是根据一些实施例的部分制造的晶圆的截面图。
图3是根据一些实施例的具有沉积的富碳低k介电层的部分制造的晶圆的截面图。
图4是根据一些实施例的具有经处理的富碳低k介电层的部分制造的晶圆的截面图。
图5至图7是根据一些实施例的描述在富碳低k层间介电层中形成互连开口的各个处理步骤期间的部分制造的晶圆上的富碳低k层间介电层的截面图。
图8是根据一些实施例的部分制造的晶圆上的富碳低k层间介电层中的互连层的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
本文使用的术语“标称”是指在产品或工艺的设计阶段期间设定的组件或工艺操作的特征或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围通常是由于制造工艺或公差的微小变化。除非另外定义，否则本文使用的技术和科学术语具有与本发明所属领域的普通技术人员通常理解的含义相同的含义。
这里使用的术语“基本上”表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“基本上”可以指示在例如目标(或预期)值的±5％内变化的给定量的值。
这里使用的术语“约”表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“约”可以指示在例如值的5-30％内变化(例如，值的±5％、±10％、±20％或±30％)的给定量的值。
集成电路(IC)中的后段制程(BEOL)层由具有低介电常数(“低k”)的层间介电(ILD)层分隔开。例如，低k ILD层(或低k介电层)可具有低于3.9的介电常数值(例如，3.2或更低)。在BEOL中期望低k ILD层，因为它们可以减小互连件(例如，通孔和线)之间的寄生电容，并因此减轻IC中的电阻-电容(RC)延迟(信号延迟)。然而，随着IC从一个技术代(节点)按比例缩小到下一代，BEOL层中的通孔之间的间隔(例如，通孔间距)相应地减小。结果，形成具有垂直侧壁的通孔(例如，在约84°和约90°之间)可能变得具有挑战性，并且增加了紧密间隔的通孔或线之间短路的可能性。此外，通孔间距减小会加剧蚀刻负载效应(“负载效应”)-例如，蚀刻速率依赖于通孔密度、通孔位置(例如，在管芯上或晶圆上)、通孔尺寸或它们的组合。
为了解决上述限制，本文描述的实施例涉及基于硅的低k ILD层，其具有范围在约15％和约20％之间的碳原子浓度(例如，富含碳)。在一些实施例中，富碳低k ILD层可以是多孔材料。由于其提高的碳含量，低k ILD层可以表现出改善的机械强度，减轻负载效应并且为间距在约20nm和约130nm之间(例如，28nm)的通孔提供改进的通孔轮廓控制。根据一些实施例，可以通过沉积后处理来调节富碳低k ILD层的某些膜性质-例如密度、孔隙率、粘附性和表面质量。在一些实施例中，沉积后处理包括紫外线处理、热处理、等离子体处理、电子束(e束)处理或它们的组合。根据一些实施例，本文所述的基于硅的富碳低k ILD层内形成的通孔的底部侧壁角度可在约84°至约90°的范围内(例如，约86°)。此外，隔离通孔和密集通孔之间的通孔高度差(例如，由于蚀刻负载效应)可以是约
Figure BDA0001971245190000041
或更小。
图1是根据一些实施例的描述制造富碳低k ILD层的制造方法100的流程图。可以在制造方法100的各个操作之间实施其他制造操作，并且仅为了清楚起见而省略。此外，制造方法100可以不限于下面描述的操作，并且可以实施其他操作。
在一些实施例中，制造方法100开始于操作110，其中使用半导体制造方法形成其上具有一个或多个接触层的部分制造的晶圆。在一些实施例中，部分制造的晶圆的一个或多个接触层用作制造方法100的后续操作的起始点。部分制造的晶圆可包括在衬底上的一个或多个先前形成的层。作为示例而非限制，部分形成的晶圆可包括场效应晶体管(FET)、掺杂区域、存储器阵列、电容器结构、一个或多个接触层、电阻器结构等。根据一些实施例，图2是根据以上描述的简化的部分制造的晶圆200。更具体地，部分制造的晶圆200可以包括在衬底205上形成的层210。如上所述，可以在层210和衬底205之间形成附加组件(例如，FET、掺杂区域、电容器结构、电阻器结构、存储器阵列等)。为简单起见，图2中未示出这些附加组件，但是这些组件在本发明的精神和范围内。
在一些实施例中，衬底205可以是裸半导体块衬底、绝缘体上半导体(SOI)衬底的顶层或任何其他合适的衬底材料。作为示例而非限制，衬底205可包括硅(Si)或另一元素半导体，例如(i)锗(Ge)；(ii)化合物半导体，包括硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)和/或锑化铟(InSb)；(iii)合金半导体，包括硅锗(SiGe)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)和/或砷化镓铟砷(GaInAsP)；或(iv)它们的组合。在一些实施例中，衬底205可以是非半导体衬底，例如石英。
在一些实施例中，层210包括金属接触件215，金属接触件215可以填充有钴(Co)、钨(W)、另一种合适的导电材料或它们的组合。作为示例而非限制，层210可以包括具有例如不同深度或高度的金属接触件215，如图2所示。金属接触件215嵌入在ILD层或ILD层堆叠件220中。作为示例而非限制，ILD层220可包括氧化硅(SiO2)、碳氧化硅(SiOxC)、氮氧化硅(SiON)、碳氮氧化硅(SiOCN)、碳化硅(SiC)、碳氮化硅(SiCN)或它们的组合。此外，ILD层220的厚度可以在约10nm至约40nm的范围内。ILD层220的前述厚度范围不是限制性的，并且在所提供的范围之外的更厚或更薄的ILD层是可能的。此外，层210可以在ILD层220上具有约10nm的蚀刻停止层225(设置在ILD层220上)。作为示例而非限制，蚀刻停止层225可以是氮化物，例如氮化硅(SiN)。
参考图1，制造方法100继续操作120并且在蚀刻停止层225上的层210上沉积富碳低k介电层。根据一些实施例，图3示出了在沉积富碳低k层300之后的部分制造的晶圆200。在一些实施例中，富碳低k层300(在本文中也称为“沉积的层300”)是介电材料(例如，具有硅烷或硅氧烷官能团的硅基材料)，其包括提高的碳浓度。例如，低k层300中的碳浓度可以为约15％至约20％。掺入低k层300中的碳的量可以源自用于沉积它的前体。在一些实施例中，如果在富碳低k层300的沉积期间添加致孔剂前体或“填料”，则可以随后处理富碳低k层300以形成孔的网络。
根据一些实施例，可以使用等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺、等离子体辅助原子层沉积工艺(PEALD)或电子束(e束)辅助沉积工艺来实施富碳低k层300的沉积。作为示例而非限制，在PECVD工艺的示例中，可以将前体引入等离子体(例如，氧等离子体)中以沉积富碳低k层300。在一些实施例中，可以用于沉积富碳低k层300的前体包括但不限于正硅酸乙酯(TEOS)、甲基二乙氧基二烷(mDEOS)、二甲基二甲氧基硅烷(DMDMOS)、二甲氧基四甲基二硅氧烷(DMTMDSO)、八甲基环四硅氧烷(OMCTS)、四甲基环四硅氧烷(TMTCS)、二乙氧基甲基硅烷(DEMS)、三甲基硅烷(3MS)或四甲基硅烷(4MS)。作为实例而非限制，上述前体可以在惰性气体(如氦气或氩气)中稀释。
在一些实施例中，可能需要在富碳低k层300中形成孔。为了形成孔，可以在沉积期间添加致孔剂前体。在一些实施例中，可用于在富碳低k层300中形成孔的致孔剂前体包括但不限于丙烷(C3H8)、苯(C6H6)或α-萜品烯(ATRP)(C10H16)。通过将沉积的层300暴露于紫外(UV)光来完成孔的形成，其中来自层的主体的烃的脱气在层中留下孔的网络。
在一些实施例中，PECVD工艺可以在约100℃至约500℃的温度下，并且在约0.5托至约20托(例如，约5托)的压力下进行。射频(RF)电源可以为氧等离子体提供电力。施加到氧等离子体的RF功率可以在约200瓦特和约600瓦特之间(例如，500瓦特)。在PECVD沉积期间，前体(例如，TEOS、mDEOS、DEMS、3MS或4MS)与氧气之间的流量比率较高，并且可以在约25至约100的范围内。此外，PECVD反应器中的总气体流量的范围可为约1500sccm至约5000sccm。在一些实施例中，以更高的流量比率(例如，约100)实现更高的碳浓度。必须注意，上述范围是示例性的而非限制性的。例如，取决于前体，可以使用其他工艺范围来沉积具有期望碳浓度的低k层300。
ALD(例如，热)或PEALD(例如，等离子体)工艺可以使用与上述PECVD工艺相同或不同的前体。例如，用于ALD工艺的前体化学物质可包括TEOS和/或六甲基二硅氮烷(HMDS，HN[Si(CH3)3]2)。ALD或PEALD工艺中的反应气体可包括氮气、氩气、氧气、氦气、氢气、任何其他合适的气体或它们的组合。在PEALD工艺中，上述气体可用于产生等离子体，该等离子体可从外部RF电源接收约20瓦至约1000瓦的功率。在一些实施例中，ALD或PEALD工艺在约100℃至约500℃的沉积温度下并且在约10毫托至约10托的工艺压力下进行。ALD或PEALD工艺可包括多于一个的多步循环。作为示例而非限制，示例性ALD或PEALD工艺中的单个多步循环可包括以下步骤：(i)前体流动，(ii)前体净化，(iii)具有或不具有等离子体点火的反应气体流动，(v)净化。上述工艺步骤和范围是示例性的而非限制性的。
在电子束辅助或电子束诱导沉积中，前体可以通过蚀刻停止层225的顶面上的气体入口引入。电子束可以用于促进衬底的表面上的前体和反应气体之间的反应。作为示例而非限制，当前体和反应气体分子与晶圆的表面上的电子束相互作用时，可发生沉积。电子束诱导沉积期间的衬底温度可低于PECVD或PEALD/ALD工艺的衬底温度。例如，电子束诱导沉积的温度可以在约室温(例如，24℃)至约300℃的范围内(例如，24℃、40℃、80℃、110℃、200℃、240℃、300℃等)。气体入口可以是例如具有可根据前体的气体压力调节的直径的孔口，使得在电子束沉积工艺期间向蚀刻停止层225的表面提供恒定的反应物流。作为实例而非限制，前体可包括稀释在氦气或氩气中的TEOS、mDEOS、DEMS、六甲基二硅氧烷(HMDSO)、3MS或4MS。如果需要，可在沉积期间使用一种或多种致孔剂前体。致孔剂前体可包括烃源，例如丙烷、苯或ATRP。为电子束产生提供的功率可以在约0.5kW至约30kW的范围内(例如，从0.5kW至10kW、从5kW至15kW、从10kW至30kW等)。可在电子束诱导的沉积工艺中使用的反应气体包括但不限于压力在约0.01毫托和约30毫托之间的氮气、氩气、氧气、氦气、氢气、任何其他合适的气体或它们的组合。沉积速率取决于各种处理参数，例如前体的分压、衬底温度、电子束参数等。电子束诱导的沉积的沉积速率可以是几nm/s级(例如，等于或大于约10nm/s)。
参考图1和操作130，将沉积的富碳低k层300暴露于处理工艺。在操作130的处理工艺之后，将沉积的富碳低k层300“转变”为图4所示的经处理的富碳低k ILD层400(在本文中也称为“处理层400”)。作为示例而非限制，处理层400可具有：孔的网络(例如，如果在沉积期间使用致孔剂前体)；通过X射线光电子能谱(XPS)测量的在约15％和约20％之间的碳含量(例如，以原子百分比计)；通过椭圆光度法测量的在约1.42和约1.48之间的折射率；通过X射线反射计测量的在约1.2gr/cm3和约1.4gr/cm3之间的密度；以及低于约3.0(例如2.9)的k值。在一些实施例中，处理层400比沉积的层300更致密。此外，取决于处理，与沉积的层300相比，处理层400可具有改善的蚀刻特性。在一些实施例中，处理层400的碳含量与沉积的层300的碳含量相同(例如，在约15％和约20％之间)。
根据一些实施例，不同的处理工艺对沉积的层具有不同的影响。例如，一些处理工艺针对沉积的层的主体，而其他处理针对沉积的层的暴露表面。如果在层300的沉积期间使用致孔剂，则将在处理层400中形成孔的网络。尽管，孔的网络可将膜的总介电常数降低至低于3.9的值(例如，约2.5)，它还会降低所得低k ILD层的机械强度。例如，多孔低k ILD层在经受引起显著机械应力的工艺或操作(例如化学平坦化(CMP)、热处理、晶圆处理等)时可能会塌陷。在一些实施例中，增加多孔低k ILD层的碳浓度改善其机械强度而不会不利地影响层的介电常数。在一些实施例中，处理工艺可以包括可以增加(例如，提高)处理层400的碳浓度的添加剂或环境气体。在一些实施例中，一些处理可以通过去除水、二氧化碳和/或松散结合的烃(例如-CH3)来使沉积的层300致密。
作为示例而非限制，处理工艺可以在约24℃至约500℃之间的温度下实施。处理工艺可以包括热工艺、等离子体工艺、UV工艺、e-束工艺、任何其他合适的处理工艺或它们的组合，以在处理层400中获得所需的碳浓度、密度、k值、折射率和/或蚀刻特性。
在热处理中，富碳低k层300可以在约100℃至约500℃的温度下在可包括一种或多种气体的环境中退火。例如，环境可包括氦气、氩气、氮气、氢气、一氧化碳、二氧化碳、一氧化二氮、任何其他合适的气体或它们的组合。热工艺的目的是通过除去湿气(例如水)、二氧化碳、一氧化碳或松散结合的烃(例如-CH3)来使沉积的层300致密。热工艺的另一个目的是加强硅原子、碳原子、氢原子和氧原子之间的键合。如上所述，添加剂可以掺入气体混合物中以提高沉积的层300的碳浓度。作为示例而非限制，这些添加剂可以包括硅烷、3MS、4MS、mDEOS、可以引入碳的任何其他合适的添加剂或它们的组合。在一些实施例中，热处理使沉积的层300的主体致密。
根据一些实施例，等离子体处理工艺可以采用与热处理工艺相同的气体化学物来产生等离子体。等离子体可以与层300的暴露表面相互作用，以改善随后将沉积在处理层400的暴露表面上的材料的粘附。作为示例而非限制，等离子体处理工艺可以在热处理工艺之后进行。根据一些实施例，等离子体处理可以在与热处理工艺相同或更低的温度下进行。作为示例而非限制，如果热处理在500℃下进行，则等离子体处理可以在500℃或低于500℃下进行。作为示例而非限制，等离子体处理工艺中的等离子体功率可以在约100瓦特至约500瓦特的范围内(例如，100瓦特、200瓦特、250瓦特、400瓦特等)。
在UV处理工艺中，沉积的层300可以经受波长在约150nm和约400nm之间的UV辐射。UV辐射暴露可以在约100℃和约500℃之间的温度下在包括氦气、氩气、氮气、氢气、任何其他合适的气体或它们的组合的环境中进行。此外，UV处理工艺期间的工艺压力可在约1托至约50托的范围内。在一些实施例中，UV处理工艺可具有与热处理工艺类似的效果。例如，UV处理工艺可以通过去除松散结合的烃(例如-CH3)来使沉积的层300致密。如果在层300的沉积期间使用致孔剂前体，则UV处理可导致在处理层400中形成孔网络。换句话说，如果在富碳低k层300的沉积期间使用致孔剂前体，则在UV处理之后，处理层400将变为多孔的。
根据一些实施例，富碳低k层300可以在室温(例如，约24℃)和约300℃之间的温度(例如，24℃、40℃、80℃、110℃、200℃、240℃、300℃等)下经受电子束处理工艺。电子束处理工艺在可包括氮气、氩气、氧气、氦气、氢气、一氧化碳、二氧化碳、一氧化二氮、任何其他合适的气体或它们的组合的环境中进行。此外，该工艺期间的压力可在约0.01毫托至约100毫托的范围内。在一些实施例中，为电子束产生供应的功率可在约100瓦特至约500瓦特的范围内。在一些实施例中，电子束处理工艺可用于处理沉积的层300的暴露表面和主体。
参考图1，制造方法100继续进行操作140，其中图案化经处理的富碳低k层400以在其中形成互连开口。下面将描述经处理的富碳低k层400的图案化工艺。图5中所示的硬掩模层500可毯式沉积在经处理的富碳低k层400上。在一些实施例中，硬掩模层500可包括具有底部氧化物层505和顶部的抗反射涂层510的双层堆叠件。在一些实施例中，底部氧化物层505可以是氧化硅层，并且抗反射涂层510可以是无氮抗反射涂层(NFARC)。抗反射涂层510可以在随后的光刻步骤(下面描述)期间抑制UV或极紫外(EUV)光反射，并最小化不希望的驻波的产生。驻波可以增加所得图案化结构的边缘粗糙度。抗反射涂层510还形成平坦表面，通过作为填充氧化物层505的小缺陷的“填料”的操作，在光刻步骤期间可以在平坦表面上形成光刻胶层(图5中未示出)。
在随后的光刻操作中，可以在抗反射涂层510上旋涂光刻胶(图5中未示出)并随后图案化光刻胶，使得可以在抗反射涂层510上的光刻胶中形成开口。光刻胶中的开口形成暴露抗反射涂层510的顶面的一部分的图案。作为示例而非限制，光刻胶中的开口可选择性地对准层210的一些或全部金属接触件215。通过光刻胶中的开口，蚀刻工艺去除暴露的抗反射涂层510和下面的氧化物层505。因此，在硬掩模层500中形成现在与光刻胶中的开口对准的开口。换句话说，光刻胶图案已经根据上述工艺转移到硬掩模层500。随后可以用湿蚀刻工艺去除光刻胶。图6示出了在如上所述的光刻胶的图案转移工艺之后的图案化的硬掩模层500。
在随后的蚀刻和光刻操作中，参考图7，根据图1的操作140，在经处理的富碳低k层400中形成线开口700和通孔开口705(例如，互连开口)。在一些实施例中，线开口700的深度可以短于经处理的富碳低k层400的厚度，并且通孔开口705的深度可以大于经处理的富碳低k层400的厚度。结果，如图7所示，可以暴露来自层210的相应金属接触件215。在一些实施例中，蚀刻工艺可以是端点蚀刻和定时蚀刻的组合。例如，蚀刻工艺可以自动终止(例如，自动停止)在蚀刻停止层225上并且在随后的定时蚀刻操作中“穿透”蚀刻停止层225。
作为示例而非限制，操作140包括使用电感耦合等离子体(ICP)(RIE-ICP)的低压(例如，在约10毫托和约60毫托之间)反应离子蚀刻(RIE)工艺。作为示例而非限制，RIE-ICP工艺可以使用在一种或多种非有机气体(例如氮气、氩气、氢气等)中稀释的有机氟化学物。有机氟化学物可包括气体，例如四氟甲烷(CF4)、六氟-2-丁炔(C4F6)、八氟环丁烷(C4F8)或任何其他合适的气体。有机氟气体的流量可以为约10sccm至约300sccm，非有机气体的流量可以为约100sccm至约800sccm。
根据一些实施例，在RIE-ICP工艺中，等离子体由有机氟化学物和一种或多种非有机气体之间的气体混合物形成。高频(例如，在约30MHz和约60MHz之间)、高功率(例如，在约100瓦特到约1000瓦特之间)信号与低频(例如，在约10MHz到约30MHz之间)、低功率(例如，在约50瓦特和约500瓦特之间)信号同时施加到等离子体。高频信号与低频信号之间的功率比可在约2：1至10：1之间。在一些实施例中，高频/高功率信号产生负责化学蚀刻的自由基，并且低频/低功率信号产生负责通过离子轰击进行物理蚀刻的离子。
在一些实施例中，RIE-ICP工艺在经处理的富碳低k层400中产生基本上垂直的通孔轮廓，其底部侧壁角度θ在约84°至约90°之间，如图7所示。在一些实施例中，侧壁角度θ的范围(例如，在约84°至约90°之间)归因于经处理的富碳低k层400的性质，例如其碳含量和密度，负责层的蚀刻性质。根据一些实施例，当通孔间距减小到约25nm以下时，具有基本垂直轮廓的通孔可以防止相邻通孔之间的电短路。此外，并且由于蚀刻负载效应，隔离通孔(例如，间距P大于约84nm)和密集通孔(例如，间距P小于约25nm)之间的通孔高度H差异可以小于约这意味着，隔离通孔和密集通孔可以具有约50埃或更小的高度差，这取决于隔离通孔和密集通孔之间的间距差异。作为示例而非限制，通孔间距P可以跨衬底205在约20nm和约130nm之间变化。在一些实施例中，这些结果归因于经处理的富碳低k层400的碳含量升高(例如，在约15原子％至约20原子％之间)。
参考图1，制造方法100继续操作150，其中用金属填充经处理的富碳低k层400中的互连开口(例如，通孔开口705和线开口700)以形成互连层。在一些实施例中，在金属沉积之前，阻挡层共形地沉积在线开口700、通孔开口705和硬掩模层500的暴露表面上。在一些实施例中，阻挡层配置为防止来自金属填充物的原子穿过经处理的富碳低k层400扩散到下面的层。作为示例而非限制，阻挡层可以是通过例如物理气相沉积(PVD)沉积的单层或层的堆叠件。例如，阻挡层可以是单层钴(Co)或具有底部TaN层和顶部Ta层的层堆叠件(例如，TaN/Ta堆叠件)。在一些实施例中，可以在阻挡层上用PVD沉积用于金属填充物的晶种层。或者，晶种层可能不是必需的。晶种层可以用作金属填充物的成核层，金属填充物随后可以电镀在晶种层上。作为示例而非限制，晶种层可包括铜(Cu)或另一种低电阻率金属，低电阻率金属上可电镀Cu或铜合金。如上所述，可以电镀金属填充物以填充经处理的富碳低k层400中的互连开口。
一旦填充互连开口(例如，通孔开口705和线开口700)，CMP工艺就可以抛光金属填充物，直到去除硬掩模层500并且金属填充物的顶面与周围的经处理的富碳低k层400的顶面基本上共面。图8示出了在上面讨论的CMP工艺之后的经处理的富碳低k层400中的具有金属填充的通孔805和线810(例如，互连件)的形成的互连层800。通孔805和线810中的每一个包括阻挡层815和金属填充物820。在一些实施例中，蚀刻停止层825可以沉积在金属填充物820和经处理的富碳低k层400的抛光表面上。此外，通过重复图1的制造方法100的操作120至150，可以在互连层800上形成额外的互连层。在一些实施例中，互连层(形成在互连层800上)包括具有与经处理的富碳低k层400相同特性的ILD层。
本文描述的实施例涉及基于硅的富碳低k ILD层，其具有约15原子％至约20原子％的碳浓度、约1.42至约1.48的折射率、在约1.2gr/cm3和约1.4gr/cm3之间的密度、低于约3.0(例如2.9)的k值。低k介电层可以用作一个或多个互连层中(例如，在BEOL中)的ILD层。根据一些实施例，可以通过将沉积的层暴露于沉积后处理工艺来调节富碳低k ILD层的性质(例如，密度、孔隙率、粘附性和表面质量)。沉积后处理工艺可包括紫外线工艺、热工艺、等离子体工艺、电子束工艺或它们的组合。富碳低k ILD层可以通过PECVD、ALD、PEALD或低氧环境中的电子束沉积方法来沉积(例如，前体和氧的流量比在约25和约100之间)。由于其碳含量，低k ILD层可以减轻后续蚀刻工艺期间的负载效应，并且对于具有在约20nm和约130nm之间(例如，28nm)的间距的通孔提供改进的通孔轮廓控制。
在一些实施例中，在富碳低k ILD层中形成的隔离通孔(例如，具有大于约84nm的间距P)和密集通孔(例如，具有小于约25nm的间距P)之间的通孔高度差可以为约50埃或更小。此外，在本文所述的富碳低k ILD层内形成的通孔的底部侧壁角度可在约84°至约90°的范围内(例如，约86°)。
在一些实施例中，一种方法包括在衬底上沉积具有介电材料的介电层，该介电材料具有低于3.9的介电常数和在约15％和约20％之间的碳原子浓度；将介电层暴露于热工艺，该热工艺配置为使介电材料脱气；蚀刻介电层以形成开口；以及用导电材料填充开口以形成导电结构。
在上述方法中，还包括：将所述介电层暴露于等离子体，所述等离子体具有在100瓦特和500瓦特之间的等离子体功率并且包括氦气、氩气、氮气、氢气、一氧化碳、二氧化碳、一氧化二氮或它们的组合。
在上述方法中，其中，沉积所述介电层包括利用等离子体增强化学气相沉积(PECVD)工艺在100℃至500℃的沉积温度下、在0.5托至20托的沉积压力下并且在200瓦特和600瓦特之间的射频(RF)等离子体功率下沉积所述介电层。
在上述方法中，其中，沉积所述介电层包括利用等离子体辅助原子层沉积(PEALD)工艺在100℃至500℃的沉积温度下、在10毫托至10托的沉积压力下并且在20瓦特和1000瓦特之间的射频(RF)等离子体功率下沉积所述介电层。
在上述方法中，其中，所述热工艺包括在100℃至500℃的温度下并且在包括氦气、氩气、氮气、氢气、一氧化碳、二氧化碳、一氧化二氮、硅烷、三甲基硅烷(3MS)、四甲基硅烷(4MS)、甲基二乙氧基二烷(mDEOS)或它们的组合的环境中的热退火。
在上述方法中，其中，沉积所述介电层包括利用前体沉积所述介电层，所述前体包括正硅酸乙酯(TEOS)、甲基二乙氧基二烷(mDEOS)、二甲基二甲氧基硅烷(DMDMOS)、二甲氧基四甲基二硅氧烷(DMTMDSO)、六甲基二硅氧烷(HMDSO)、八甲基环四硅氧烷(OMCTS)、四甲基环四硅氧烷(TMTCS)、二乙氧基甲基硅烷(DEMS)、六甲基二硅氮烷(HMDS)、三甲基硅烷(3MS)、四甲基硅烷(4MS)或它们的组合。
在上述方法中，其中，沉积所述介电层包括利用前体沉积所述介电层，所述前体包括正硅酸乙酯(TEOS)、甲基二乙氧基二烷(mDEOS)、二甲基二甲氧基硅烷(DMDMOS)、二甲氧基四甲基二硅氧烷(DMTMDSO)、六甲基二硅氧烷(HMDSO)、八甲基环四硅氧烷(OMCTS)、四甲基环四硅氧烷(TMTCS)、二乙氧基甲基硅烷(DEMS)、六甲基二硅氮烷(HMDS)、三甲基硅烷(3MS)、四甲基硅烷(4MS)或它们的组合，其中，所述前体和氧气的流量比率在25和100之间。
在上述方法中，其中，沉积所述介电层包括利用前体沉积所述介电层，所述前体包括丙烷(C3H8)、苯(C6H6)或α-萜品烯(ATRP)(C10H16)或它们的组合。
在上述方法中，其中，暴露所述介电层包括从所述介电层去除水、二氧化硅、烃或它们的组合。
在一些实施例中，一种结构包括衬底；介电层，位于衬底上，介电层具有低于3.9的介电常数和在约15％和约20％之间的碳原子浓度。该结构还包括位于介电层中的导电结构。
在上述结构中，还包括：另一介电层，位于所述衬底和所述介电层之间；以及导电结构，位于所述另一介电层中，其中，来自所述介电层的一个或多个导电结构与所述另一介电层中的相应的导电结构接触。
在上述结构中，其中，所述介电层具有在1.2gr/cm3至1.4gr/cm3之间的密度以及在1.42和1.48之间的折射率。
在上述结构中，其中，所述介电层包括孔的网络。
在上述结构中，其中，所述导电结构包括角度在84°和90°之间的侧壁。
在一些实施例中，一种方法包括利用热沉积方法或电子束(e束)沉积方法在衬底上沉积介电材料，其中介电材料具有低于3.9的介电常数。该方法还包括形成经处理的介电材料，经处理的介电材料具有在约15％至约20％的碳原子浓度和在约1.2gr/cm3至约1.4gr/cm3之间的密度；蚀刻经处理的介电材料以形成开口；以及用导电材料填充开口。
在上述方法中，其中，所述热沉积方法包括原子层沉积工艺，所述原子层沉积工艺具有：在100℃和500℃之间的沉积温度；包括氮气、氩气、氧气、氦气、氢气或它们的组合的沉积反应气体；以及在10毫托和10托之间的沉积压力。
在上述方法中，其中，所述电子束沉积方法包括：在24℃和300℃之间的沉积温度；包括氮气、氩气、氦气、氢气或它们的组合的沉积反应气体；在0.01毫托和30毫托之间的沉积压力；以及从0.5kW至30kW的电子束功率。
在上述方法中，其中，形成所述经处理的介电材料包括用热工艺、等离子体工艺、紫外线工艺、电子束工艺或它们的组合处理所述介电材料。
在上述方法中，其中，所述经处理的介电材料具有在1.42和1.48之间的折射率。
在上述方法中，其中，所述经处理的介电材料包括孔。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体结构的方法，包括：
在衬底上沉积具有介电材料的介电层，所述介电材料具有低于3.9的介电常数和在15％和20％之间的碳原子浓度；
将所述介电层暴露于热工艺，所述热工艺配置为使所述介电材料脱气；
蚀刻所述介电层以形成开口；以及
用导电材料填充所述开口以形成导电结构。
2.根据权利要求1所述的方法，还包括：
将所述介电层暴露于等离子体，所述等离子体具有在100瓦特和500瓦特之间的等离子体功率并且包括氦气、氩气、氮气、氢气、一氧化碳、二氧化碳、一氧化二氮或它们的组合。
3.根据权利要求1所述的方法，其中，沉积所述介电层包括利用等离子体增强化学气相沉积(PECVD)工艺在100℃至500℃的沉积温度下、在0.5托至20托的沉积压力下并且在200瓦特和600瓦特之间的射频(RF)等离子体功率下沉积所述介电层。
4.根据权利要求1所述的方法，其中，沉积所述介电层包括利用等离子体辅助原子层沉积(PEALD)工艺在100℃至500℃的沉积温度下、在10毫托至10托的沉积压力下并且在20瓦特和1000瓦特之间的射频(RF)等离子体功率下沉积所述介电层。
5.根据权利要求1所述的方法，其中，所述热工艺包括在100℃至500℃的温度下并且在包括氦气、氩气、氮气、氢气、一氧化碳、二氧化碳、一氧化二氮、硅烷、三甲基硅烷(3MS)、四甲基硅烷(4MS)、甲基二乙氧基二烷(mDEOS)或它们的组合的环境中的热退火。
6.根据权利要求1所述的方法，其中，沉积所述介电层包括利用前体沉积所述介电层，所述前体包括正硅酸乙酯(TEOS)、甲基二乙氧基二烷(mDEOS)、二甲基二甲氧基硅烷(DMDMOS)、二甲氧基四甲基二硅氧烷(DMTMDSO)、六甲基二硅氧烷(HMDSO)、八甲基环四硅氧烷(OMCTS)、四甲基环四硅氧烷(TMTCS)、二乙氧基甲基硅烷(DEMS)、六甲基二硅氮烷(HMDS)、三甲基硅烷(3MS)、四甲基硅烷(4MS)或它们的组合。
7.根据权利要求6所述的方法，其中，所述前体和氧气的流量比率在25和100之间。
8.根据权利要求1所述的方法，其中，沉积所述介电层包括利用前体沉积所述介电层，所述前体包括丙烷(C3H8)、苯(C6H6)或α-萜品烯(ATRP)(C10H16)或它们的组合。
9.一种半导体结构，包括：
衬底；
介电层，位于所述衬底上，所述介电层具有低于3.9的介电常数和在15％和20％之间的碳原子浓度；以及
导电结构，位于所述介电层中。
10.一种形成半导体结构的方法，包括：
利用热沉积方法或电子束(e束)沉积方法在衬底上沉积介电材料，其中，所述介电材料具有低于3.9的介电常数；
形成经处理的介电材料，所述经处理的介电材料具有在15％至20％的碳原子浓度和在1.2gr/cm3至1.4gr/cm3之间的密度；
蚀刻所述经处理的介电材料以形成开口；以及
用导电材料填充所述开口。
CN201910119139.0A 2018-06-27 2019-02-18 半导体结构及其形成方法 Active CN110648961B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862690726P 2018-06-27 2018-06-27
US62/690,726 2018-06-27
US16/138,106 2018-09-21
US16/138,106 US11749563B2 (en) 2018-06-27 2018-09-21 Interlayer dielectric layer

Publications (2)

Publication Number Publication Date
CN110648961A true CN110648961A (zh) 2020-01-03
CN110648961B CN110648961B (zh) 2023-05-23

Family

ID=68886260

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910119139.0A Active CN110648961B (zh) 2018-06-27 2019-02-18 半导体结构及其形成方法

Country Status (5)

Country Link
US (2) US11749563B2 (zh)
KR (3) KR20200001545A (zh)
CN (1) CN110648961B (zh)
DE (1) DE102019116924A1 (zh)
TW (1) TWI810324B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115775768A (zh) * 2023-02-13 2023-03-10 长鑫存储技术有限公司 半导体结构及其制作方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11101175B2 (en) * 2018-11-21 2021-08-24 International Business Machines Corporation Tall trenches for via chamferless and self forming barrier
US11164776B2 (en) * 2019-09-30 2021-11-02 International Business Machines Corporation Metallic interconnect structure
US11545431B2 (en) * 2020-11-16 2023-01-03 Nanya Technology Corporation Semiconductor device with carbon hard mask and method for fabricating the same
US11848198B2 (en) * 2021-08-30 2023-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing semiconductor device having low-k carbon-containing dielectric layer
CN116497340B (zh) * 2023-06-21 2023-09-12 上海陛通半导体能源科技股份有限公司 一种形成低温碳氧化硅薄膜的方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020142579A1 (en) * 2001-01-17 2002-10-03 Vincent Jean Louise Organosilicon precursors for interlayer dielectric films with low dielectric constants
CN1783479A (zh) * 2004-11-04 2006-06-07 国际商业机器公司 互连结构及其形成方法
CN1782125A (zh) * 2004-10-13 2006-06-07 国际商业机器公司 形成介电膜的方法和介电膜
CN1787881A (zh) * 2003-03-18 2006-06-14 国际商业机器公司 超低介电常数的SiCOH薄膜及其制造方法
US20070020952A1 (en) * 2005-07-19 2007-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Repairing method for low-k dielectric materials
CN1957108A (zh) * 2004-03-31 2007-05-02 应用材料公司 低k纳米多孔膜的多阶段固化方法
CN101005023A (zh) * 2006-01-10 2007-07-25 台湾积体电路制造股份有限公司 低介电常数介电层的形成方法
CN101575700A (zh) * 2008-05-05 2009-11-11 气体产品与化学公司 致孔剂,致孔的前体以及使用其来提供低介电常数的多孔有机硅玻璃膜的方法
US20120074535A1 (en) * 2010-09-29 2012-03-29 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Low dielectric constant material
CN106469653A (zh) * 2015-08-21 2017-03-01 台湾积体电路制造股份有限公司 半导体装置及其制造方法
CN106711025A (zh) * 2015-11-12 2017-05-24 Asm Ip控股有限公司 SiOCN薄膜的形成

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4509451A (en) 1983-03-29 1985-04-09 Colromm, Inc. Electron beam induced chemical vapor deposition
JP3688726B2 (ja) * 1992-07-17 2005-08-31 株式会社東芝 半導体装置の製造方法
JP2845176B2 (ja) * 1995-08-10 1999-01-13 日本電気株式会社 半導体装置
US6147009A (en) * 1998-06-29 2000-11-14 International Business Machines Corporation Hydrogenated oxidized silicon carbon material
US6204201B1 (en) * 1999-06-11 2001-03-20 Electron Vision Corporation Method of processing films prior to chemical vapor deposition using electron beam processing
US6441491B1 (en) * 2000-10-25 2002-08-27 International Business Machines Corporation Ultralow dielectric constant material as an intralevel or interlevel dielectric in a semiconductor device and electronic device containing the same
KR100390831B1 (ko) 2000-12-18 2003-07-10 주식회사 하이닉스반도체 플라즈마 원자층 증착법에 의한 탄탈륨옥사이드 유전막형성 방법
SG98468A1 (en) 2001-01-17 2003-09-19 Air Prod & Chem Organosilicon precursors for interlayer dielectric films with low dielectric constants
US6486059B2 (en) * 2001-04-19 2002-11-26 Silicon Intergrated Systems Corp. Dual damascene process using an oxide liner for a dielectric barrier layer
US6846515B2 (en) * 2002-04-17 2005-01-25 Air Products And Chemicals, Inc. Methods for using porogens and/or porogenated precursors to provide porous organosilica glass films with low dielectric constants
US6962869B1 (en) * 2002-10-15 2005-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. SiOCH low k surface protection layer formation by CxHy gas plasma treatment
US6914014B2 (en) * 2003-01-13 2005-07-05 Applied Materials, Inc. Method for curing low dielectric constant film using direct current bias
US7193325B2 (en) * 2004-04-30 2007-03-20 Taiwan Semiconductor Manufacturing Company, Ltd. Reliability improvement of SiOC etch with trimethylsilane gas passivation in Cu damascene interconnects
US20090075491A1 (en) * 2007-09-13 2009-03-19 Tokyo Electron Limited Method for curing a dielectric film
KR20100074631A (ko) 2008-12-24 2010-07-02 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성 방법
US7855142B2 (en) 2009-01-09 2010-12-21 Samsung Electronics Co., Ltd. Methods of forming dual-damascene metal interconnect structures using multi-layer hard masks
US10269558B2 (en) * 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
CN107978622B (zh) 2017-11-22 2020-08-11 上海天马有机发光显示技术有限公司 一种阵列基板、显示面板和显示装置

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020142579A1 (en) * 2001-01-17 2002-10-03 Vincent Jean Louise Organosilicon precursors for interlayer dielectric films with low dielectric constants
CN1787881A (zh) * 2003-03-18 2006-06-14 国际商业机器公司 超低介电常数的SiCOH薄膜及其制造方法
CN1957108A (zh) * 2004-03-31 2007-05-02 应用材料公司 低k纳米多孔膜的多阶段固化方法
CN1782125A (zh) * 2004-10-13 2006-06-07 国际商业机器公司 形成介电膜的方法和介电膜
CN1783479A (zh) * 2004-11-04 2006-06-07 国际商业机器公司 互连结构及其形成方法
US20070020952A1 (en) * 2005-07-19 2007-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Repairing method for low-k dielectric materials
CN101005023A (zh) * 2006-01-10 2007-07-25 台湾积体电路制造股份有限公司 低介电常数介电层的形成方法
CN101575700A (zh) * 2008-05-05 2009-11-11 气体产品与化学公司 致孔剂,致孔的前体以及使用其来提供低介电常数的多孔有机硅玻璃膜的方法
US20120074535A1 (en) * 2010-09-29 2012-03-29 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Low dielectric constant material
CN106469653A (zh) * 2015-08-21 2017-03-01 台湾积体电路制造股份有限公司 半导体装置及其制造方法
CN106711025A (zh) * 2015-11-12 2017-05-24 Asm Ip控股有限公司 SiOCN薄膜的形成

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115775768A (zh) * 2023-02-13 2023-03-10 长鑫存储技术有限公司 半导体结构及其制作方法

Also Published As

Publication number Publication date
US20200006126A1 (en) 2020-01-02
US20230369106A1 (en) 2023-11-16
DE102019116924A1 (de) 2020-01-02
TWI810324B (zh) 2023-08-01
TW202015107A (zh) 2020-04-16
KR20200001545A (ko) 2020-01-06
CN110648961B (zh) 2023-05-23
US11749563B2 (en) 2023-09-05
KR20220019252A (ko) 2022-02-16
KR20240046474A (ko) 2024-04-09

Similar Documents

Publication Publication Date Title
CN110648961B (zh) 半导体结构及其形成方法
US7371461B2 (en) Multilayer hardmask scheme for damage-free dual damascene processing of SiCOH dielectrics
US7326651B2 (en) Method for forming damascene structure utilizing planarizing material coupled with compressive diffusion barrier material
US8017522B2 (en) Mechanically robust metal/low-κ interconnects
US6756321B2 (en) Method for forming a capping layer over a low-k dielectric with improved adhesion and reduced dielectric constant
US9059259B2 (en) Hard mask for back-end-of-line (BEOL) interconnect structure
US7465676B2 (en) Method for forming dielectric film to improve adhesion of low-k film
JP5006428B2 (ja) 窒素含有前駆物質を用いる誘電体バリアの堆積
JP2010153859A (ja) Ｐｅｃｖｄを用いた流動性誘電体による間隙の充填
US6518646B1 (en) Semiconductor device with variable composition low-k inter-layer dielectric and method of making
JP2001168193A (ja) バイア被毒を緩和しつつ金属ライン間にボイドフリー低ｋ誘電性材料を提供する集積回路構造のための低Ｋ誘電性複合材層
TWI763324B (zh) 積體電路元件及其形成方法
US11676898B2 (en) Diffusion barrier for semiconductor device and method
US20230253247A1 (en) Interconnect structure with dielectric cap layer and etch stop layer stack
TW201920731A (zh) 半導體裝置及其製造方法
US10804145B2 (en) Methods of fabricating semiconductor devices
US12021009B2 (en) Semiconductor device with plug structure
US20090017615A1 (en) Method of removing an insulation layer and method of forming a metal wire
CN107919319B (zh) 内连线结构的制造方法
US11823984B2 (en) Method for fabricating semiconductor device with plug structure
KR102403920B1 (ko) 구리 확산을 저감시키기 위한 비정질층 및 이것을 형성하는 방법
US8035201B2 (en) Reliable interconnection
Zhou et al. Improvement of Rough Interface Between Barrier/Seed Layer and Porous Ultralow k Film for 28nm Technological Node and Beyond

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant