CN110634872A - 包括穿过栅极堆叠结构的贯穿区域的三维半导体存储器件 - Google Patents

包括穿过栅极堆叠结构的贯穿区域的三维半导体存储器件 Download PDF

Info

Publication number
CN110634872A
CN110634872A CN201910445216.1A CN201910445216A CN110634872A CN 110634872 A CN110634872 A CN 110634872A CN 201910445216 A CN201910445216 A CN 201910445216A CN 110634872 A CN110634872 A CN 110634872A
Authority
CN
China
Prior art keywords
region
gate stack
stack structure
memory device
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910445216.1A
Other languages
English (en)
Inventor
金光洙
金是完
金俊亨
吴京泽
崔凤贤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110634872A publication Critical patent/CN110634872A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/46—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with an inter-gate dielectric layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供了一种包括穿过栅极堆叠结构的贯穿区域的三维半导体存储器件，所述三维半导体存储器件包括：基底；栅极堆叠结构，所述栅极堆叠结构设置在所述基底上，并且包括在与所述基底的顶表面基本垂直的方向上堆叠的栅电极；贯穿区域，所述贯穿区域穿过所述栅极堆叠结构并被所述栅极堆叠结构围绕；以及垂直沟道结构，所述垂直沟道结构穿过所述栅极堆叠结构。所述栅电极中的最下面的栅电极彼此间隔开，并且至少一个所述最下面的栅电极的一部分具有朝向所述贯穿区域弯曲的形状。

Description

包括穿过栅极堆叠结构的贯穿区域的三维半导体存储器件
相关申请的交叉引用
本申请要求于2018年6月22日在韩国知识产权局提交的韩国专利申请No.10-2018-0072302的优先权，该韩国专利申请的全部公开内容以引用的方式合并于本申请中。
技术领域
本发明构思的示例性实施例涉及一种半导体器件，更具体地，涉及一种包括穿过栅极堆叠结构的贯穿区域的三维半导体存储器件。
背景技术
包括堆叠在半导体衬底上的栅电极的半导体器件正在开发中。增加堆叠的栅电极的数目来提高半导体器件的集成度。随着堆叠的栅电极的数目逐渐增加，当将栅电极连接到外围电路时，可能会出现缺陷。
发明内容
根据本发明够构思的示例性实施例，一种三维半导体存储器件，包括：基底；栅极堆叠结构，所述栅极堆叠结构设置在所述基底上，并且包括在与所述基底的顶表面基本垂直的方向上堆叠并且彼此间隔开的栅电极；贯穿区域，所述贯穿区域穿过所述栅极堆叠结构并被所述栅极堆叠结构围绕；以及垂直沟道结构，所述垂直沟道结构穿过所述栅极堆叠结构。所述栅电极中的最下面的栅电极在与所述基底的所述顶表面平行的第一方向上彼此间隔开，并且至少一个所述最下面的栅电极的一部分具有朝向所述贯穿区域弯曲的形状。
根据本发明构思的示例性实施例，一种三维半导体存储器件，包括：基底；存储单元阵列区域，所述存储单元阵列区域设置在所述基底上；第一内阶梯区域和第二内阶梯区域，所述第一内阶梯区域和所述第二内阶梯区域设置在所述存储单元阵列区域之间；桥接区域，所述桥接区域设置在所述第一内阶梯区域与所述第二内阶梯区域之间；栅极堆叠结构，所述栅极堆叠结构包括堆叠在所述存储单元阵列区域中并沿平行于所述基底的顶表面的第一方向延伸到所述第一内阶梯区域和所述第二内阶梯区域的字线，以及设置在所述字线下方的下部选择线；以及贯穿区域，所述贯穿区域在所述桥接区域中穿过所述栅极堆叠结构。所述字线分别从所述存储单元阵列区域延伸到所述桥接区域并在所述桥接区域中彼此连接，所述下部选择线在所述桥接区域中彼此间隔开，并且至少一个所述下部选择线的一部分包括折向第二方向并且在所述第二方向上延伸的延伸部分，所述第二方向与所述第一方向相交并且与所述基底的所述顶表面平行。
根据本发明构思的示例性实施例，一种三维半导体存储器件，包括：基底；堆叠在所述基底上的第一栅极堆叠结构和第二栅极堆叠结构；贯穿区域，所述贯穿区域被所述第一栅极堆叠结构和所述第二栅极堆叠结构围绕，并且穿过所述第一栅极堆叠结构和所述第二栅极堆叠结构，以及垂直沟道结构，所述垂直沟道结构穿过所述第一栅极堆叠结构和所述第二栅极堆叠结构。所述第一栅极堆叠结构和所述第二栅极堆叠结构包括沿平行于所述基底的顶表面的第一方向延伸的字线，所述第一栅极堆叠结构还包括设置在所述字线下方的下部选择线，并且至少一个所述下部选择线的一部分包括折向所述贯穿区域并且在第二方向上延伸的延伸部分，所述第二方向不同于所述第一方向且平行于所述基底的所述顶表面。在所述延伸部分上设置下部接触焊盘。
附图说明
通过参考附图详细描述本发明构思的示例性实施例，本发明构思的上述以及其它特征将变得更加明显，在附图中：
图1是示出根据本发明构思的示例性实施例的三维半导体存储器件的示意性框图；
图2是示出根据本发明构思的示例性实施例的三维半导体存储器件的存储单元阵列区域的电路图；
图3是示出根据本发明构思的示例性实施例的三维半导体存储器件的俯视图；
图4、图5和图6是示出根据本发明构思的示例性实施例的三维半导体存储器件的截面图；
图7和图8是示出根据本发明构思的示例性实施例的三维半导体存储器件的一部分的截面图；
图9和图10是示出根据本发明构思的示例性实施例的三维半导体存储器件的部分栅电极的俯视图；
图11是示出根据本发明构思的示例性实施例的三维半导体存储器件的俯视图；
图12和图13是示出根据本发明构思的示例性实施例的三维半导体存储器件的部分栅电极的俯视图；
图14是示出根据本发明构思的示例性实施例的三维半导体存储器件的俯视图；
图15和图16是示出根据本发明构思的示例性实施例的三维半导体存储器件的部分栅电极的俯视图；
图17是示出根据本发明构思的示例性实施例的三维半导体存储器件的俯视图；以及
图18和图19是示出根据本发明构思的示例性实施例的三维半导体存储器件的部分栅电极的俯视图。
具体实施方式
在下文中，将如下参考附图描述本发明构思的示例实施例。
图1是根据本发明的示例性实施例的三维半导体存储器件的示意性框图。
参照图1，根据本发明的示例性实施例的三维半导体存储器件10可包括存储单元阵列区域20和控制逻辑区域30。存储单元阵列区域20可以包括多个存储块BLK，并且每个存储块BLK可以包括多个存储单元。控制逻辑区域30可以包括行译码器32、页面缓冲器34和控制电路36。
存储单元阵列区域20中的多个存储单元可以经由串选择线SSL、多条字线WL和接地选择线GSL连接到行译码器32，并且可以经由位线BL连接到页面缓冲器34。
行译码器32可以对输入地址进行译码以生成和发送字线WL的驱动信号。行译码器32可以响应于控制电路36的控制信号，将由控制电路36中的电压产生电路产生的字线电压分别提供给从字线WL中选择的字线和字线WL中的未选择的字线WL。
页面缓冲器34可以通过位线BL连接到存储单元阵列区域20，以读取存储在存储单元中的信息。页面缓冲器34可以根据操作模式临时存储要存储在存储单元中的数据，或者可以读出已经存储在存储单元中的数据。例如，页面缓冲器34可以包括列译码器和读出放大器。
列译码器可以选择性地激活存储单元阵列区域20的位线BL，并且读出放大器可以在读取操作期间感测由列译码器选择的位线BL的电压，以读取存储在所选择的存储单元中的数据。控制电路36可以控制行译码器32的操作和页面缓冲器34的操作。控制电路36可以接收外部控制信号和外部电压，并且可以响应于所接收的控制信号而操作。控制电路36可以包括使用外部电压产生内部操作所需的电压(例如，编程电压、读取电压、擦除电压等)的电压产生电路。控制电路36可以响应于控制信号控制读取操作、写入操作和/或擦除操作。此外，控制电路36可以包括输入/输出电路。输入/输出电路可以在编程操作中接收数据(DATA)，以将所接收的数据发送到页面缓冲器34，并且可以在读取操作中向外部输出从页面缓冲器34接收的数据(DATA)。
将参照图2说明三维半导体存储器件(参见例如图1中的10)的存储单元阵列区域(参见例如图1中的20)中的每个存储块BLK的电路的示例。图2是示出存储单元阵列区域(例如，参见图1中的20)的示例的电路图。
参照图2，存储单元阵列区域20的每个存储块BLK(参见例如图1)可以包括彼此串联连接的存储单元MC以及分别串联连接到存储单元MC的端部的第一选择晶体管ST1和第二选择晶体管ST2。
第一选择晶体管ST1和第二选择晶体管ST2以及第一选择晶体管ST1与第二选择晶体管ST2之间的存储单元MC可以是存储串S。彼此串联连接的存储单元MC的栅极端子可以分别连接到字线WL，以选择存储单元MC。
第一选择晶体管ST1的栅极端子可以连接到第一选择线SL1，并且其源极端子可以连接到公共源极线CSL。第二选择晶体管ST2的栅极端子可以连接到第二选择线SL2，并且其源极端子可以连接到存储单元MC的漏极端子。
例如，第一选择晶体管ST1可以是接地选择晶体管，第二选择晶体管ST2可以是串选择晶体管。第一选择线SL1可以是图1中的接地选择线(参见例如图1中的GSL)，第二选择线SL2可以是图1中的串选择线(参见例如图1中的SSL)。
虽然图2示出了一个第一选择晶体管ST1和一个第二选择晶体管ST2连接到存储单元MC的结构，但是多个第一选择晶体管ST1和/或多个第二选择晶体管ST2也可以连接到存储单元MC。
例如，第一伪线DL1可以设置在字线WL中的最下面的字线WL与第一选择线SL1之间，第二伪线DL2可以设置在字线WL中的最上面的字线WL与第二选择线SL2之间。第一伪线DL1可以是单条或多条伪线，第二伪线DL2可以是单条或多条伪线。
第二选择晶体管ST2的漏极端子可以连接到位线BL。例如，当通过第二选择线SL2将信号施加到第二选择晶体管ST2的栅极端子时，通过位线BL施加的信号可以被发送到存储单元MC并且可以执行数据读取和写入操作。此外，通过经由衬底施加预定的擦除电压，可以执行擦除记录在存储单元MC中的数据的擦除操作。
根据本发明构思的示例性实施例的三维半导体存储器件可以包括至少一个伪串DS。伪串DS可以是包括与位线BL电隔离的伪沟道的串。例如，伪沟道可以与位线BL绝缘。
图3是根据本发明构思的示例性实施例的三维半导体存储器件的俯视图。图4、图5和图6是根据本发明构思的示例性实施例的三维半导体存储器件的截面图。图4是根据本发明构思的示例性实施例的沿图3中的线I-I'截取的区域的截面图。图5是根据本发明构思的示例性实施例的沿图3中的线II-II'截取的区域的截面图。图6是根据本发明构思的示例性实施例的沿图3中的线III-III'截取的区域的截面图。
参照图3、图4、图5和图6，包括外围电路107的下部结构110可以设置在下部衬底105上。下部衬底105可以是例如可以由诸如单晶硅等的半导体材料形成的半导体衬底。
外围电路107可以是可以形成在上面参照图1描述的控制逻辑区域30中的电路。外围电路107可以包括电连接外围晶体管以构成外围电路的外围布线。下部结构110可以包括覆盖外围电路107的下部绝缘体109。例如，下部绝缘体109可以包围外围电路107。下部绝缘体109可以由诸如氧化硅等的绝缘材料形成。
基底(base substrate)115可以设置在下部结构110上。基底115可以是可以由诸如多晶硅等的半导体材料形成的半导体衬底。例如，基底115可以是上部衬底。例如，基底115可以设置在下部衬底105上方。
间隙填充绝缘层117可以设置在穿过基底115的孔117h中。间隙填充绝缘层117可以穿过基底115的至少一部分。间隙填充绝缘层117可以由诸如氧化硅等的绝缘材料形成。
存储单元阵列区域MA1和MA2可以沿平行于基底115的表面的第一方向(例如，X方向)顺序地布置在基底115上。存储单元阵列区域MA1和MA2可以包括第一存储单元阵列区域MA1和第二存储单元阵列区域MA2。第一存储单元阵列区域MA1和第二存储单元阵列区域MA2均可以对应于存储单元阵列区域(参见例如图1中的20)。
第一内阶梯区域C_ST1和第二内阶梯区域C_ST2可以设置在第一存储单元阵列区域MA1与第二存储单元阵列区域MA2之间。桥接区域BG可以设置在第一内阶梯区域C_ST1与第二内阶梯区域C_ST2之间。第一外阶梯区域E_ST1可以面向第一内阶梯区域C_ST1，并且第一外阶梯区域E_ST1与第一内阶梯区域C_ST1之间插有第一存储单元阵列区域MA1。因此，第一存储单元阵列区域MA1可以设置在第一内阶梯区域C_ST1与第一外阶梯区域E_ST1之间。第二外阶梯区域E_ST2可以面向第二内阶梯区域C_ST2，并且第二外阶梯区域E_ST2与第二内阶梯区域C_ST2之间插有第二存储单元阵列区域MA2。因此，第二存储单元阵列区域MA2可以设置在第二内阶梯区域C_ST2与第二外阶梯区域E_ST2之间。
例如，第一外阶梯区域E_ST1、第一内阶梯区域C_ST1、桥接区域BG、第二内阶梯区域C_ST2和第二外阶梯区域E_ST2可以在第一方向(X方向)上顺序排列。
可以沿与沿平行于基底115的表面的第一方向(X方向)基本上垂直的第二方向(例如，Y方向)将伪阶梯区域D_ST彼此面对地布置在平面上。例如，第一存储单元阵列区域MA1和第二存储单元阵列区域MA2、第一外阶梯区域E_ST1、第一内阶梯区域C_ST1、桥接区域BG、第二内阶梯区域C_ST2和第二外阶梯区域E_ST2可以设置在伪阶梯区域D_ST之间。
栅极堆叠结构GS可以设置在多个存储单元阵列区域(例如，第一存储单元阵列区域MA1和第二存储单元阵列区域MA2)中，并且可以延伸到第一外阶梯区域E_ST1和第二外阶梯区域E_ST2以及第一内阶梯区域C_ST1和第二内阶梯区域C_ST2中。设置在第一存储单元阵列区域MA1和第二存储单元阵列区域MA2中的栅极堆叠结构GS可以在桥接区域BG中连接。例如，栅极堆叠结构GS可以在桥接区域BG中连接到外围电路107。贯穿区域TH可以设置在桥接区域BG中，以穿过栅极堆叠结构GS。每个贯穿区域TH可以被栅极堆叠结构GS围绕。在同一平面上，贯穿区域TH可以被至少一个中间栅电极G_M(例如，一条字线WL)围绕(参见例如图10)。贯穿区域TH可以与间隙填充绝缘层117交叠。设置在桥接区域BG中的栅极堆叠可以被称为桥接栅极堆叠，例如，桥接部分。
第二内阶梯区域C_ST2在第一方向(X方向)上的宽度或长度可以小于第一内阶梯区域C_ST1在第一方向(X方向)上的宽度或长度。设置在第二内阶梯区域C_ST2中的栅极堆叠结构GS在第一方向(X方向)上的长度可以比设置在第一内阶梯区域C_ST1中的栅极堆叠结构GS在第一方向(X方向)上的长度短。
栅极堆叠结构GS可以包括沿与基底115的表面基本上垂直的第三方向(例如，Z方向)顺序堆叠在基底115上的第一栅极堆叠结构GS1和第二栅极堆叠结构GS2。栅极堆叠结构GS可以包括在与基底115的表面基本上垂直的第三方向(例如，Z方向)上彼此间隔开的栅电极G_L、G_M和G_U。栅电极G_L、G_M和G_U可以包括下部栅电极G_L、设置在下部栅电极G_L上的中间栅电极G_M，以及设置在中间栅电极G_M上的上部栅电极G_U。第一栅极堆叠结构GS1可以包括在第三方向(Z方向)上彼此间隔开的下部栅电极G_L和中间栅电极G_M。第二栅极堆叠结构GS2可以包括在第三方向(Z方向)上彼此间隔开的中间栅电极G_M和上部栅电极G_U。
栅电极G_L、G_M和G_U可以由包括例如掺杂多晶硅、诸如氮化钛等的金属氮化物和诸如钨等的金属中的至少一种的导电材料形成。
例如，上部栅电极G_U可以被设置为在第三方向(Z方向)上彼此间隔开的多个栅电极。上部栅电极G_U可以在第一方向(X方向)上彼此面对并且可以彼此间隔开，贯穿区域TH位于其间。上部栅电极G_U可以设置在第一存储单元阵列区域MA1和第二存储单元阵列区域MA2中，并且可以在桥接区域BG中彼此不连接。中间栅电极G_M和下部栅电极G_L可以被设置为围绕贯穿区域TH。设置在第一存储单元阵列区域MA1和第二存储单元阵列区域MA2中的中间栅电极G_M可以在桥接区域BG中彼此连接。设置在第一存储单元阵列区域MA1和第二存储单元阵列区域MA2中的下部栅电极G_L可以在桥接区域BG中彼此不连接，并且可以在第一方向(X方向)上彼此间隔开。
下部栅电极G_L可以是如上面参照图2所描述的第一选择线SL1，上部栅电极G_U可以是如上面参照图2所描述的第二选择线SL2。中间栅电极G_M可以是如上面参照图2所描述的字线WL。因此，中间栅电极G_M可以对应于对字线WL的描述。
主隔离结构MS可以被设置为沿第一方向(X方向)延伸。主隔离结构MS可以在第三方向(Z方向)上穿过栅极堆叠结构GS，以接触基底115。从三维半导体存储器件的俯视图中看，主隔离结构MS可以彼此平行地延伸，并且可以在第二方向(Y方向)上分割栅极堆叠结构GS。主隔离结构MS可以在第二方向(Y方向)上分割第一栅极堆叠结构GS1和第二栅极堆叠结构GS2。栅极堆叠结构GS可以具有沿第一方向(X方向)上延伸的线形，并且可以在第二方向(Y方向)上被主隔离结构MS分割。
贯穿区域TH可以设置在主隔离结构MS之间。
在第一存储单元阵列区域MA1和第二存储单元阵列区域MA2中的每一个存储单元阵列区域中，如上面参照图1所描述的存储块BLK可以设置在相邻的主隔离结构MS之间。主隔离结构MS可以将存储块BLK彼此分隔开。可以为每个存储块BLK设置一个贯穿区域TH。例如，每个存储块BLK可以包括贯穿区域TH。
可以在主隔离结构MS之间设置五个辅助隔离结构SS。辅助隔离结构SS也可以在第三方向(Z方向)上穿过栅极堆叠结构GS，以接触基底115。辅助隔离结构SS可以包括在第一方向(X方向)上顺序布置的多个部分。例如，辅助隔离结构SS可以包括：在第一方向上横穿第一存储单元阵列区域MA1和第二存储单元阵列区域MA2的单元分隔部分SSm；设置在第一外阶梯区域E_ST1和第二外阶梯区域E_ST2中的边缘分隔部分SSe，边缘分隔部分SSe的端部面向单元分隔部分SSm的端部同时与单元分隔部分SSm的端部间隔开；以及设置在第一内阶梯区域C_ST1和第二内阶梯区域C_ST2中的中间分隔部分SSc1和SSc2，中间分隔部分SSc1和SSc2的端部面向单元分隔部分SSm的端部并且与单元分隔部分SSm的端部间隔开。中间分隔部分SSc1和SSc2可以包括设置在第一内阶梯区域C_ST1中的第一中间分隔部分SSc1和设置在第二内阶梯区域C_ST2中的第二中间分隔部分SSc2。第二内阶梯区域C_ST2在第一方向(X方向)上的宽度可以小于第一内阶梯区域C_ST1在第一方向(X方向)上的宽度。第二中间分隔部分SSc2在第一方向(X方向)上的长度可以小于第一中间分隔部分SSc1在第一方向(X方向)上的长度。辅助隔离结构SS的与主隔离结构MS相邻或最接近的部分可以包括：从第一中间分隔部分SSc1和第二中间分隔部分SSc2起沿第二方向(Y方向)延伸的分支分隔部分SSb；以及设置在第一中间分隔部分SSc1与第二中间分隔部分SSc2之间的位于桥接区域BG中的伪分隔部分SSd。分支分隔部分SSb可以朝向贯穿区域TH延伸。例如，分支分隔部分SSb可以延伸到贯穿区域TH中。
在第二方向(Y方向)上彼此间隔开的多个上部栅电极G_U可以设置在一对彼此面对的主隔离结构MS之间。例如，在一对彼此面对的主隔离结构MS之间，在单个存储块BLK中，五个辅助隔离结构SS可以设置在一对主隔离结构MS之间，并且例如，至少一条绝缘线IL可以设置在辅助隔离结构SS之间以及主隔离结构MS与辅助隔离结构SS之间。例如，在每对辅助隔离结构SS之间，可以设置绝缘线IL，并且在每个主隔离结构MS与辅助隔离结构SS之间，可以设置绝缘线IL。另外，多个上部栅电极G_U可以通过多个辅助隔离结构SS和绝缘线IL而彼此分隔开。例如，在一对彼此面对的主隔离结构MS之间，十二个上部栅电极G_U可以被设置为通过在单个存储块BLK中的五个辅助隔离结构SS和六条绝缘线IL而彼此分隔开。在这种情况下，绝缘线IL可以设置在中间栅电极G_M上。
例如，在一对彼此面对的主隔离结构MS之间，多个下部栅电极G_L可以被设置为在第二方向(Y方向)上彼此间隔开。另外，多个下部栅电极G_U可以通过多个辅助隔离结构SS而彼此分隔开。例如，在一对彼此面对的主隔离结构MS之间，六个下部栅电极G_L可以被设置为通过一个存储块BLK中的五个辅助隔离结构SS而彼此分隔开。可以为被绝缘线IL分隔开的两个上部栅电极G_U设置一个下部栅电极G_L。例如，被绝缘线IL分隔开的两个上部栅电极G_U可以与下部栅电极G_L交叠。
栅极堆叠结构GS可以具有栅极接触焊盘C_Ua、C_Ub、C_Ma、C_Mb、C_La和C_Lb。
栅极接触焊盘可以包括上部栅电极G_U的内上部接触焊盘C_Ua和外上部接触焊盘C_Ub，以及中间栅电极G_M的内中间接触焊盘C_Ma和外中间接触焊盘C_Mb，以及下部栅电极C_L的内下部接触焊盘C_La和外下部接触焊盘C_Lb。例如，上部栅电极G_U可以包括位于第一内阶梯区域C_ST1和第二内阶梯区域C_ST2中的内上部接触焊盘C_Ua，以及位于第一外阶梯区域E_ST1和第二外阶梯区域E_ST2中的外上部接触焊盘C_Ub。例如，中间栅电极G_M可以包括位于第一内阶梯区域C_ST1和第二内阶梯区域C_ST2中的内中间接触焊盘C_Ma，以及位于第一外阶梯区域E_ST1和第二外阶梯区域E_ST2中的外中间接触焊盘C_Mb。例如，下部栅电极G_L可以包括位于第一内阶梯区域C_ST1、第二内阶梯区域C_ST2以及桥接区域BG中的内下部接触焊盘C_La，以及位于第一外阶梯区域E_ST1和第二外阶梯区域E_ST2中的外下部接触焊盘C_Lb。
内下部接触焊盘C_La、内中间接触焊盘C_Ma和内上部接触焊盘C_Ua可以形成在朝向贯穿区域TH的方向上降低的中间阶梯。例如，可以由内下部接触焊盘C_La、内中间接触焊盘C_Ma和内上部接触焊盘C_Ua形成的中间阶梯可以包括沿第一方向(X方向)降低的阶梯以及沿第二方向(Y方向)降低的阶梯。
第一栅极堆叠结构GS1的中间栅电极G_M可以包括以朝向贯穿区域TH降低的阶梯形状布置，同时围绕贯穿区域TH的第一中间接触焊盘C_Ma1。第二栅极堆叠结构GS2的中间栅电极G_M可以包括以朝向贯穿区域TH降低的阶梯形状布置，同时围绕贯穿区域TH的第二中间接触焊盘C_Ma2。在俯视图中，第二中间接触焊盘C_Ma2可以与第一中间接触焊盘C_Ma1的一部分交叠。例如，在俯视图中，在第二内阶梯区域C_ST2中，第二中间接触焊盘C_Ma2可以与第一中间接触焊盘C_Ma1交叠。
内中间接触焊盘C_Ma可以由堆叠在基底115上的第一中间接触焊盘C_Ma1和第二中间接触焊盘C_Ma2形成。
辅助隔离结构SS的一部分(例如，设置在第一内阶梯区域C_ST1中的第一中间分隔部分SSc1和设置在第二内阶梯区域C_ST2中的第二中间分隔部分SSc2)可以穿过第一中间接触焊盘C_Ma1和第二中间接触焊盘C_Ma2。
可以由外下部接触焊盘C_Lb、外中间接触焊盘C_Mb和外上部接触焊盘C_Ub构成的边缘阶梯可以包括可以在远离第一存储单元阵列区域MA1和第二存储单元阵列区域MA2的方向(例如，X方向)上降低的阶梯。
垂直沟道结构VS可以设置在第一存储单元阵列区域MA1和第二存储单元阵列区域MA2中。垂直沟道结构VS可以设置在基底115上，并且可以穿过栅极堆叠结构GS。垂直沟道结构VS可以包括堆叠在基底115上的第一垂直沟道结构VS1和第二垂直沟道结构VS2。第一垂直沟道结构VS1可以穿过第一栅极堆叠结构GS1，第二垂直沟道结构VS2可以穿过第二栅极堆叠结构GS2。第一垂直沟道结构VS1的下端可以设置在基底115上。第二垂直沟道结构VS2的下端可以设置在第一垂直沟道结构VS1的上端上。如上面参照图1和图2所描述的位线BL可以设置在垂直沟道结构VS上。位线接触插塞B_P可以设置在位线BL与垂直沟道结构VS之间。
栅极堆叠结构GS可以电连接到下部结构110中的外围电路107。
栅极接触插塞G_Pa可以设置在栅极堆叠结构GS的栅极接触焊盘C_Ua、C_Ub、C_Ma、C_Mb、C_La和C_Lb上。外围接触插塞P_Pa可以设置在外围电路107上。
外围接触插塞P_Pa可以穿过间隙填充绝缘层117和贯穿区域TH，以电连接到外围电路107。
栅极连接布线G_Ia可以设置为将栅极接触插塞G_Pa和外围接触插塞P_Pa彼此电连接。
栅极堆叠结构GS的栅电极G_L、G_M和G_U可以通过栅极接触插塞G_Pa、外围接触插塞P_Pa和栅极连接布线G_Ia电连接到外围电路107。
例如，栅极堆叠结构GS的栅电极G_L、G_M和G_U中的至少一部分栅电极可以通过第一内阶梯区域C_ST1和第二内阶梯区域C_ST2电连接到外围电路107。
在第一内阶梯区域C_ST1和第二内阶梯区域C_ST2以及桥接区域BG中，第一多个栅极接触插塞G_Pa可以设置在第一栅极堆叠结构GS1的栅极接触焊盘C_Ma和C_La上，第二多个栅极接触插塞G_Pa可以设置在第二栅极堆叠结构GS2的栅极接触焊盘C_Ua和C_Ma上。
例如，栅极堆叠结构GS的栅电极G_L、G_M和G_U中的一部分栅电极可以通过第一外阶梯区域E_ST1和第二外阶梯区域E_ST2电连接到外围电路107。
例如，中间栅电极G_M和下部栅电极G_L中的至少一部分栅电极可以通过被设置在内中间接触焊盘C_Ma上的栅极接触插塞G_Pa、电连接到外围电路107同时穿过贯穿区域TH的外围接触插塞P_Pa、以及将栅极接触插塞G_Pa与外围接触插塞P_Pa彼此电连接的栅极连接布线G_Ia电连接到外围电路107。在第一内阶梯区域C_ST1和第二内阶梯区域C_ST2中，内中间接触焊盘C_Ma可以包括由第一栅极堆叠结构GS1的字线以阶梯形状布置的第一中间接触焊盘C_Ma1，以及由第二栅极堆叠结构GS2的字线以阶梯形状布置的第二中间接触焊盘C_Ma2。第二中间接触焊盘C_Ma2可以被设置成在俯视图中至少在第二内阶梯区域C_ST2中与第一中间接触焊盘C_Ma1交叠。第二中间接触焊盘C_Ma2可以被设置成在俯视图中在桥接区域BG中与第一中间接触焊盘C_Ma1交叠。在第一内阶梯区域C_ST1中，第二中间接触焊盘C_Ma2可以在第一方向(X方向)上与第一接触焊盘C_Ma1间隔开。在本发明构思的示例性实施例中，第二中间接触焊盘C_Ma2可以在第三方向(Z方向)上与第一接触焊盘C_Ma1间隔开。
例如，第一多个栅极接触插塞G_Pa可以设置在第二内阶梯区域C_ST2中的第二中间接触焊盘C_Ma2上，第二多个栅极接触插塞G_Pa可以设置在第一内阶梯区域C_ST1中的不与第二中间接触焊盘C_Ma2交叠的第一中间接触焊盘C_Ma1上。
图7是如上面参照图3至图6所描述的垂直沟道结构VS的截面图。
参照图7以及图3至图6，如上所述，栅极堆叠结构GS可以包括设置在基底115上的栅电极G_L、G_M和G_U。栅极堆叠结构GS可以包括第一栅极堆叠结构GS1和第二栅极堆叠结构GS2。
每个垂直沟道结构VS可以穿过栅极堆叠结构GS。垂直沟道结构VS可以包括穿过第一栅极堆叠结构GS1的第一垂直沟道结构VS1和穿过第二栅极堆叠结构GS2的第二垂直沟道结构VS2。
第一垂直沟道结构VS1可以包括在与基底115的表面垂直的方向上延伸并且穿过第一栅极堆叠结构GS1的绝缘芯层148。第一垂直沟道结构VS1还可以包括覆盖绝缘芯层148的侧表面和底表面的沟道半导体层146、包围沟道半导体层146的外侧的第一栅极电介质140以及设置在绝缘芯层148上以电连接到沟道半导体层146的焊盘层150。第二垂直沟道结构VS2可以包括在与基底115的表面垂直的方向上延伸并且穿过第二栅极堆叠结构GS2的绝缘芯层148。第二垂直沟道结构VS2还可以包括覆盖绝缘芯层148的侧表面和底表面的沟道半导体层146、包围沟道半导体层146的外侧的第一栅极电介质140以及设置在绝缘芯层148上并电连接到沟道半导体层146的焊盘层150。
第一垂直沟道结构VS1的沟道半导体层146可以接触基底115，并且第二垂直沟道结构VS2的沟道半导体层146可以接触第一垂直沟道结构VS1的焊盘层150。
绝缘材料INS可以设置在栅极堆叠结构GS的上部和下部上以及栅电极G_L、G_M和G_U之间。例如，绝缘材料INS可以设置在第一栅极堆叠结构GS1与第二栅极堆叠结构GS2之间。绝缘材料INS可以是例如氧化硅。垂直沟道结构VS可以穿过绝缘材料INS，同时穿过栅极堆叠结构GS。
例如，第二栅极电介质168可以设置在栅电极G_L、G_M和G_U与垂直沟道结构VS之间，并且可以在栅电极G_L、G_M和G_U与绝缘材料INS之间延伸。例如，第二栅极电介质168可以覆盖栅电极G_L、G_M和G_U的侧表面以及上表面和下表面。
沟道半导体层146可以电连接到基底115。沟道半导体层146可以由诸如硅等的半导体材料形成。焊盘层150可以由具有N型导电性的掺杂多晶硅形成。绝缘芯层148可以由诸如氧化硅等的绝缘材料形成。
第一栅极电介质140可以包括隧道电介质144、信息存储层143和阻挡电介质142。信息存储层143可以设置在隧道电介质144与阻挡电介质142之间。隧道电介质144可以被设置成与沟道半导体层146相邻，并且阻挡电介质142可以被设置成与栅电极G_L、G_M和G_U相邻。例如，隧道电介质144可以设置在沟道半导体层146与信息存储层143之间，并且阻挡电介质142可以设置在栅电极G_L、G_M和G_U与信息存储层143之间。
隧道电介质144可以包括例如氧化硅和/或掺杂杂质的氧化硅。阻挡电介质142可以包括例如氧化硅和/或高k电介质。信息存储层143可以是沟道半导体层146与中间栅电极G_M之间的用来存储信息的层。信息存储层143可以由能够捕获从沟道半导体层146通过隧道电介质144注入的电子的材料(例如，氮化硅)形成。第二栅极电介质168可以包括诸如氧化铝(AlO)等的高k电介质。
信息存储层143可以将信息存储在栅极堆叠结构GS中面向中间栅电极G_M的区域中，该中间栅电极G_M可以对应于上面参照图1和图2所描述的字线WL(参见例如图1和图2)。在垂直沟道结构VS中，信息存储层143的可以存储信息的区域可以在与基底115的表面垂直的方向上延伸，并且可以构成上面参照图2所描述的存储单元MC。
沟道半导体层146可以直接连接到基底115，但是本发明构思的示例性实施例不限于此。
图8是如上面参照图3至图6所描述的主隔离结构MS的截面图。
参照图8以及图3至图6，如上面参照图3至图6所描述的，栅极堆叠结构GS可以包括栅电极G_L、G_M和G_U，并且主隔离结构MS可以穿过栅极堆叠结构GS的栅电极G_L、G_M和G_U。
绝缘材料INS可以设置在栅极堆叠结构GS的上部和下部上以及栅电极G_L、G_M和G_U之间。例如，绝缘材料INS可以设置在第一栅极堆叠结构GS1与第二栅极堆叠结构GS2之间。主隔离结构MS可以穿过栅极堆叠结构GS的栅电极G_L、G_M和G_U以及绝缘材料INS。第二栅极电介质168可以被设置成在栅电极G_L、G_M、G_U与绝缘材料INS之间延伸。例如，第二栅极电介质168可以覆盖栅电极G_L、G_M和G_U的上表面和下表面。
每个主隔离结构MS可以包括导电图案176和覆盖导电图案176的侧表面的间隔物174。间隔物174可以由诸如氧化硅、氮化硅等的绝缘材料形成。间隔物174可以将导电图案176与栅极堆叠结构GS分隔开。导电图案176可以由包括例如掺杂多晶硅、诸如氮化钛等的金属氮化物或诸如坞等的金属中的至少一种的导电材料形成。例如，辅助隔离结构SS(参见例如图3至图6)可以由与主隔离结构MS的材料相同的材料形成，并且可以具有与主隔离结构MS的结构相同的结构。
杂质区域172可以设置在主隔离结构MS下方的基底115中。杂质区域172可以是N型导电区域，并且基底115的与杂质区域172相邻的部分可以是P型导电区域。杂质区域172可以是上面参照图1和图2所描述的公共源极线CSL(参见例如图1和图2)。
图9和图10是示出根据本发明构思的示例性实施例的三维半导体存储器件的栅电极的俯视图。图9示出了根据本发明构思的示例性实施例的设置在单个存储块BLK中的下部栅电极G_L。图10示出了设置在单个存储块BLK中的最靠近下部栅电极G_L的中间栅电极G_M。
参照图9，下部栅电极G_L可以设置在第一存储单元阵列区域MA1和第二存储单元阵列区域MA2处，并且可以延伸到内阶梯区域C_ST1和C_ST2。下部栅电极G_L中的一部分可以进一步延伸到桥接区域BG中。从第一存储单元阵列区域MA1和第二存储单元阵列区域MA2延伸的下部栅电极G_L在桥接区域BG中可以不彼此连接，以在第一方向(X方向)上彼此间隔开。下部栅电极G_L在同一平面上可以包括在第二方向(Y方向)上彼此间隔开的六个下部栅电极G_L1、G_L2、G_L3、G_L4、G_L5和G_L6。第一下部栅电极G_L1、第二下部栅电极G_L2、第三下部栅电极G_L3、第四下部栅电极G_L4、第五下部栅电极G_L5和第六下部栅电极G_L6可以彼此电绝缘。第一下部栅电极G_L1的端部、第二下部栅电极G_L2的端部、第三下部栅电极G_L3的端部、第四下部栅电极G_L4的端部、第五下部栅电极G_L5的端部和第六下部栅电极G_L6的端部可以包括设置在贯穿区域TH周围的内下部接触焊盘C_La。例如，内下部接触焊盘C_La可以从第一下部栅电极G_L1的端部、第二下部栅电极G_L2的端部、第三下部栅电极G_L3的端部、第四下部栅电极G_L4的端部、第五下部栅电极G_L5的端部和第六下部栅电极G_L6的端部延伸。栅极接触插塞G_Pa可以设置在内下部接触焊盘C_La上。
第一下部栅电极G_L1、第二下部栅电极G_L2、第三下部栅电极G_L3、第四下部栅电极G_L4、第五下部栅电极G_L5和第六下部栅电极G_L6中的一部分下部栅电极可以具有朝向贯穿区域TH延伸的形状(参见例如图3)。第一下部栅电极G_L1和第六部下栅电极G_L6可以与主隔离结构MS相邻(参见例如图3)。第一下部栅电极G_L1和第六下部栅电极G_L6均可以包括在桥接区域BG中折向第二方向(Y方向)并且沿第二方向延伸的延伸部分，内下部接触焊盘C_La可以设置在用于提供内下部接触焊盘C_La的延伸部分上。延伸部分可以朝向贯穿区域TH延伸(参见例如图3)。延伸部分可以包括具有相对较窄的宽度的区域。例如，延伸部分可以具有恒定宽度地延伸。在另一个示例中，延伸部分可以具有变化的宽度。
第二下部栅电极G_L2和第五部下栅电极G_L5均可以包括与贯穿区域TH相邻的端部，这些端部具有与贯穿区域TH相邻地延伸的突出部分，并且突出部分的宽度小于第二下部栅电极G_L2和第五下部栅电极G_L5的宽度。例如，第二下部栅电极G_L2的与贯穿区域TH相邻的端部和第五下部栅电极G_L5的与贯穿区域TH相邻的端部可以具有阶梯形状。
参照图10，中间栅电极G_M可以设置在第一存储单元阵列区域MA1和第二存储单元阵列区域MA2处，并且可以延伸到内阶梯区域C_ST1和C_ST2以及桥接区域BG。中间栅电极G_M可以在桥接区域BG中彼此连接。例如，在同一平面上，贯穿区域TH(参见图3)可以被一个中间栅电极G_M(例如，一条字线WL)围绕。
在本发明构思的示例性实施例中，中间栅电极G_M可以彼此连接。
中间栅电极G_M可以包括在同一平面上的在第二方向(Y方向)上彼此间隔开的六个子中间栅电极G_M1、G_M2、G_M3、G_M4、G_M5和G_M6。第一子中间栅电极G_M1、第二子中间栅电极G_M2、第三子中间栅电极G_M3、第四子中间栅电极G_M4、第五子中间栅电极G_M5和第六子中间栅电极G_M6可以通过连接部分IR彼此电连接。
第一子中间栅电极G_M1和第六子中间栅电极G_M6可以与主隔离结构MS相邻(参见例如图3)。第一子中间栅电极G_M1和第六子中间栅电极G_M6可以从第一存储单元阵列区域MA1和第二存储单元阵列区域MA2延伸到桥接区域BG，同时分别具有基本恒定的宽度。例如，延伸部分可以从第一子中间栅电极G_M1的长边朝向贯穿区域TH延伸，并且延伸部分可以从第六子中间栅电极G_M6的长边朝向贯穿区域TH延伸。例如，第一子中间栅电极G_M1的延伸部分可以面对第六子中间栅电极G_M6的延伸部分。
第二子中间栅电极G_M2和第五子中间栅电极G_M5可以具有在桥接区域BG中的断开部分。
在本发明构思的示例性实施例中，第二子中间栅电极G_M2和第五子中间栅电极G_M5均可以包括与贯穿区域TH相邻的端部，这些端部具有与贯穿区域TH相邻地延伸的突出部分，该突出部分的宽度小于第二子中间栅电极G_M2的宽度和第五子中间栅电极G_M5的宽度。例如，第二子中间栅电极G_M2的与贯穿区域TH相邻的端部和第五子中间栅电极G_M5的与贯穿区域TH相邻的端部可以具有阶梯形状。例如，第二子中间栅电极G_M2的与贯穿区域TH相邻的端部可以不连接到第一子中间栅电极G_M1，第五子中间栅电极G_M5的与贯穿区域TH相邻的端部可以不连接到第六子中间栅电极G_M6。
图11是根据本发明构思的示例性实施例的三维半导体存储器件的俯视图。图12和图13是示出根据本发明构思的示例性实施例的三维半导体存储器件的部分栅电极的俯视图。
在图11至图13中，可以省略对与图3至图10中的部分和/或元件相同的部分和/或元件的描述，并且可以仅简要描述其他部分。
参照图11，辅助隔离结构SS的与主隔离结构MS相邻的部分可以不包括在桥接区域BG中从第一中间分隔部分SSc1和第二中间分隔部分SSc2沿第二方向(Y方向)延伸的分支分隔部分SSb。
辅助隔离结构SS的与主隔离结构MS相邻的部分可以包括设置第一中间分隔部分SSc1与第二中间分隔部分SSc2之间的位于桥接区域BG中的伪分隔部分SSd。
参照图12，以类似于图9的方式，下部栅电极G_L可以包括在同一平面上的在第二方向(Y方向)上彼此间隔开的六个下部栅电极G_L1、G_L2、G_L3、G_L4、G_L5和G_L6。第一下部栅电极G_L1的端部、第二下部栅电极G_L2的端部、第三下部栅电极G_L3的端部、第四下部栅电极G_L4的端部、第五下部栅电极G_L5的端部和第六下部栅电极G_L6的端部可以提供设置在贯穿区域TH周围的内下部接触焊盘C_La。栅极接触插塞G_Pa可以设置在内下部接触焊盘C_La上。
第一下部栅电极G_L1、第二下部栅电极G_L2、第三下部栅电极G_L3、第四下部栅电极G_L4、第五下部栅电极G_L5和第六下部栅电极G_L6中的一部分下部栅电极可以具有朝向贯穿区域TH延伸的形状(参见例如图3)。与主隔离结构MS相邻的第一下部栅电极G_L1和第六下部栅电极G_L6(参见例如图3)均可以具有在桥接区域BG中的折向第二方向(Y方向)并且在第二方向上延伸的延伸部分，以提供内下部接触焊盘C_La。延伸部分可以包括具有相对较窄的宽度的区域。第一下部栅电极G_L1和第六下部栅电极G_L6均可以具有在第二方向(Y方向)上凹陷并且与延伸部分相邻的凹口。
参照图13，中间栅电极G_M可以包括在同一平面上的在第二方向(Y方向)上彼此间隔开的六个子中间栅电极G_M1、G_M2、G_M3、G_M4、G_M5和G_M6。第一子中间栅电极G_M1、第二子中间栅电极G_M2、第三子中间栅电极G_M3、第四子中间栅电极G_M4、第五子中间栅电极G_M5和第六子中间栅电极G_M6可以通过连接部分IR以类似于图10的方式彼此电连接。
第二子中间栅电极G_M2和第五子中间栅电极G_M5可以不具有在桥接区域BG中的断开部分。第二子中间栅电极G_M2和第五子中间栅电极G_M5可以从第一存储单元阵列区域MA1和第二存储单元阵列区域MA2延伸到桥接区域BG，并且可以彼此连接。
图14是根据本发明构思的示例性实施例的三维半导体存储器件的俯视图。图15和图16是示出根据本发明构思的示例性实施例的三维半导体存储器件的部分栅电极的俯视图。图15示出了设置在两个存储块BLK中的下部栅电极G_L。图16示出了设置在两个存储块BLK中的最靠近下部栅电极G_L的中间栅电极G_M。
参照图14至图16，可以为多个存储块设置贯穿区域TH'，例如，为每两个存储块BLK设置贯穿区域TH'。例如，贯穿区域TH'设置在两个存储块BLK中。
主隔离结构MS可以被设置成沿第一方向(X方向)延伸，同时使存储块BLK在第二方向(Y方向)上彼此间隔开。主隔离结构MS可以在第二方向Y上分割栅极堆叠结构GS。主隔离结构MS可以包括第一主隔离结构MS1和在第一主隔离结构MS1之间的第二主隔离结构MS2。
贯穿区域TH'可以设置在第一主隔离结构MS1之间，并且第二主隔离结构MS2可以在第二方向(Y方向)上分割与贯穿区域TH'相邻的第一内阶梯区域C_ST1和第二内阶梯区域C_ST2的栅极堆叠结构GS。第二主隔离结构MS2的长度可以小于第一主隔离结构MS1的长度，并且可以不横穿贯穿区域TH'。
一个存储块BLK可以设置在第一主隔离结构MS1与第二主隔离结构MS2之间。
在同一平面上，贯穿区域TH'可以被两个中间栅电极G_M(例如，两条字线WL)围绕。
可以在第一主隔离结构MS1与第二主隔离结构MS2之间设置五个辅助隔离结构SS。辅助隔离结构SS中的与第一主隔离结构MS1相邻的两个辅助隔离结构SS可以包括从第一中间分隔部分SSc1和第二中间分隔部分SSc2沿第二方向(Y方向)延伸的多个分支分隔部分SSb，以及设置在第一中间分隔部分SSc1与第二中间分隔部分SSc2之间的位于桥接区域BG中的伪分隔部分SSd。分支分隔部分SSb可以朝向贯穿区域TH'延伸。分支分隔部分SSb的长度可以彼此不同，并且可以延伸到贯穿区域TH'。
参照图15，下部栅电极G_L可以设置在第一存储单元阵列区域MA1和第二存储单元阵列区域MA2中，并且可以延伸到内阶梯区域C_ST1和C_ST2。下部栅电极G_L的一部分可以延伸到桥接区域BG中。从第一存储单元阵列区域MA1和第二存储单元阵列区域MA2延伸的下部栅电极G_L可以不在桥接区域BG中彼此连接，并且可以在第一方向(X方向)上彼此间隔开。
单个存储块BLK中的下部栅电极G_L可以包括在同一平面上的在第二方向(Y方向)上彼此间隔开的六个下部栅电极G_L1、G_L2、G_L3、G_L4、G_L5和G_L6。第一下部栅电极G_L1、第二下部栅电极G_L2、第三下部栅电极G_L3、第四下部栅电极G_L4、第五下部栅电极G_L5和第六下部栅电极G_L6可以彼此电绝缘。第一下部栅电极G_L1的端部、第二下部栅电极G_L2的端部、第三下部栅电极G_L3的端部、第四下部栅电极G_L4的端部、第五下部栅电极G_L5的端部和第六下部栅电极G_L6的端部可以提供设置在贯穿区域TH'周围(参见例如图14)的内下部接触焊盘C_La'。栅极接触插塞G_Pa可以设置在内下部接触焊盘C_La'上。
第一下部栅电极G_L1、第二下部栅电极G_L2、第三下部栅电极G_L3、第四下部栅电极G_L4、第五下部栅电极G_L5和第六下部栅电极G_L6中的一部分下部栅电极可以具有朝向贯穿区域TH'延伸的形状(参见例如图14)。在各个存储块BLK中，第一下部栅电极G_L1和第二下部栅电极G_L2可以与第一主隔离结构MS1相邻(参见例如图14)。第一下部栅电极G_L1和第二下部栅电极G_L2均可以包括折向第二方向(Y方向)并且沿第二方向延伸的延伸部分，以在桥接区域BG中提供内下部接触焊盘C_La'(参见例如图14)。延伸部分可以朝向贯穿区域TH'延伸(参见例如图14)。延伸部分可以包括具有相对较窄的宽度的区域。例如，延伸部分可以沿第二方向(Y方向)延伸同时具有基本恒定的宽度。
参照图16，各个存储块BLK中的中间栅电极G_M可以设置在第一存储单元阵列区域MA1和第二存储单元阵列区域MA2中，并且可以延伸到内阶梯区域C_ST1和C_ST2以及桥接区域BG。中间栅电极G_M可以在桥接区域BG中彼此连接。例如，中间栅电极G_M可以在内阶梯区域C_ST1和C_ST2中彼此连接。
在同一平面上，贯穿区域TH'(参见图14)可以被两个中间栅电极G_M(例如，两条字线WL)围绕。
在各个存储块BLK中，中间栅电极G_M可以包括在同一平面上的在第二方向(Y方向)上彼此间隔开的六个子中间栅电极G_M1、G_M2、G_M3、G_M4、G_M5和G_M6。第一子中间栅电极G_M1、第二子中间栅电极G_M2、第三子中间栅电极G_M3、第四子中间栅电极G_M4、第五子中间栅电极G_M5和第六子中间栅电极G_M6可以通过连接部分IR彼此连接。例如，连接部分IR可以在内阶梯区域C_ST1和C_ST2以及外阶梯区域E_ST1和E_ST2中将第一子中间栅电极G_M1、第二子中间栅电极G_M2、第三子中间栅电极G_M3、第四子中间栅电极G_M4、第五子中间栅电极G_M5和第六子中间栅电极G_M6彼此连接。
在各个存储块BLK中，第一子中间栅电极G_M1可以与第一主隔离结构MS1相邻(参见图14)。第一子中间栅电极G_M1可以从第一存储单元阵列区域MA1和第二存储单元阵列区域MA2延伸到桥接区域BG，并且可以是单个结构。
第二子中间栅电极G_M2和第三子中间栅电极G_M3可以在桥接区域BG中具有断开的部分。例如，第二子中间栅电极G_M2和第三子中间栅电极G_M3均可以包括彼此不直接连接的部分。第二子中间栅电极G_M2可以具有在桥接区域BG中的折向第二方向(Y方向)并且沿第二方向延伸的形状。
图17是示出根据本发明构思的示例性实施例的三维半导体存储器件的俯视图。图18和图19是示出根据本发明构思的示例性实施例的三维半导体存储器件的部分栅电极的俯视图。
在图17至图19中，可以省略对与图14至图16中的部分和/或元件相同的部分和/或元件的描述，并且可以简要描述不同的部分。
参照图17，辅助隔离结构SS中与第一主隔离结构MS1相邻的两个辅助隔离结构SS可以不包括在桥接区域BG中从第一中间分隔部分SSc1和第二中间分隔部分SSc2沿第二方向(Y方向)延伸的分支分隔部分SSb。
辅助隔离结构SS的与主隔离结构MS相邻的部分可以包括设置在第一中间分隔部分SSc1与第二中间分隔部分SSc2之间的位于桥接区域BG中的伪分隔部分SSd。
参照图18，类似于图15，在单个存储块BLK中，下部栅电极G_L可以包括在同一平面上的在第二方向(Y方向)上彼此间隔开的六个下部栅电极G_L1、G_L2、G_L3、G_L4、G_L5和G_L6。第一下部栅电极G_L1的端部、第二下部栅电极G_L2的端部、第三下部栅电极G_L3的端部、第四下部栅电极G_L4的端部、第五下部栅电极G_L5的端部和第六下部栅电极G_L6的端部可以提供设置在贯穿区域TH'周围的内下部接触焊盘C_La'(参见例如图17)。栅极接触插塞可以设置在内下部接触焊盘C_La'上。
第一下部栅电极G_L1、第二下部栅电极G_L2、第三下部栅电极G_L3、第四下部栅电极G_L4、第五下部栅电极G_L5和至第六下栅电极G_L6中的一部分可以具有朝向贯穿区域TH'延伸的形状(参见例如图17)。与第一主隔离结构MS1相邻的第一下部栅电极G_L1和第二下部栅电极G_L2(参见例如图17)均可以包括在桥接区域BG中折向第二方向(Y方向)并且沿第二方向延伸的延伸部分，以提供内下部接触焊盘C_La'。第一下部栅电极G_L1和第二下部栅电极G_L2均可以具有在第二方向(Y方向)上凹陷并与延伸部分相邻的凹口。
参照图19，第二子中间栅电极G_M2和第三子中间栅电极G_M3可以不具有在桥接区域BG中的断开部分。第二子中间栅电极G_M2和第三子中间栅电极G_M3可以从第一存储单元阵列区域MA1和第二存储单元阵列区域MA2延伸到桥接区域BG，并且可以彼此连接。
如上所述，根据本发明构思的示例性实施例的三维半导体存储器件可以具有这样的结构，在该结构中：可以减少用于将栅电极连接到外围电路的栅极接触焊盘占据的面积。因此，可以提高三维半导体存储器件的集成度。
尽管已经参考本发明构思的示例性实施例具体示出和描述了本发明构思，但是对于本领域普通技术人员来说显而易见的是，在不脱离本发明的精神和范围的情况下，可以对其进行形式和细节上的各种改变。

Claims (20)

1.一种三维半导体存储器件，所述三维半导体存储器件包括：
基底；
栅极堆叠结构，所述栅极堆叠结构设置在所述基底上，并且包括在与所述基底的顶表面基本垂直的方向上堆叠并且彼此间隔开的栅电极；
贯穿区域，所述贯穿区域穿过所述栅极堆叠结构并被所述栅极堆叠结构围绕；以及
垂直沟道结构，所述垂直沟道结构穿过所述栅极堆叠结构，
其中，所述栅电极中的最下面的栅电极在与所述基底的所述顶表面平行的第一方向上彼此间隔开，并且至少一个所述最下面的栅电极的一部分具有朝向所述贯穿区域弯曲的形状。
2.根据权利要求1所述的三维半导体存储器件，还包括主隔离结构，所述主隔离结构在所述第一方向上延伸，同时穿过所述栅极堆叠结构，
其中，所述贯穿区域设置在所述主隔离结构之间。
3.根据权利要求2所述的三维半导体存储器件，还包括多个辅助隔离结构，所述多个辅助隔离结构穿过所述栅极堆叠结构、设置在所述主隔离结构之间并具有在所述第一方向上彼此间隔开的多个部分，
其中，所述多个辅助隔离结构的所述多个部分中的第一部分还包括在与所述第一方向相交并且与所述基底的所述顶表面平行的第二方向上延伸的延伸部分。
4.根据权利要求1所述的三维半导体存储器件，其中，所述栅极堆叠结构包括第一栅极堆叠结构和堆叠在所述第一栅极堆叠结构上的第二栅极堆叠结构，
所述第一栅极堆叠结构包括与所述贯穿区域相邻并且被布置为具有阶梯形状的第一接触焊盘，
所述第二栅极堆叠结构包括与所述贯穿区域相邻并且被布置为具有阶梯形状的第二接触焊盘，并且
在所述三维半导体存储器件的俯视图中，所述第二接触焊盘中的至少一部分第二接触焊盘在所述贯穿区域的一侧与所述第一接触焊盘交叠。
5.根据权利要求4所述的三维半导体存储器件，其中，所述垂直沟道结构包括穿过所述第一栅极堆叠结构的第一垂直沟道结构和穿过所述第二栅极堆叠结构的第二垂直沟道结构，并且
所述第一垂直沟道结构和所述第二垂直沟道结构均包括沟道半导体层。
6.根据权利要求4所述的三维半导体存储器件，还包括连接到所述栅电极的栅极接触插塞，
其中，第一多个所述栅极接触插塞设置在所述第二接触焊盘上，第二多个所述栅极接触插塞设置在不与所述第二接触焊盘交叠的所述第一接触焊盘上。
7.根据权利要求6所述的三维半导体存储器件，还包括：
外围接触插塞，所述外围接触插塞电连接到位于所述基底下方的外围电路，同时穿过所述贯穿区域；以及
连接布线，所述连接布线电连接所述栅极接触插塞和所述外围接触插塞。
8.一种三维半导体存储器件，所述三维半导体存储器件包括：
基底；
存储单元阵列区域，所述存储单元阵列区域设置在所述基底上；
第一内阶梯区域和第二内阶梯区域，所述第一内阶梯区域和所述第二内阶梯区域设置在所述存储单元阵列区域之间；
桥接区域，所述桥接区域设置在所述第一内阶梯区域与所述第二内阶梯区域之间；
栅极堆叠结构，所述栅极堆叠结构包括堆叠在所述存储单元阵列区域中并沿平行于所述基底的顶表面的第一方向延伸到所述第一内阶梯区域和所述第二内阶梯区域的字线，以及设置在所述字线下方的下部选择线；以及
贯穿区域，所述贯穿区域在所述桥接区域中穿过所述栅极堆叠结构，
其中，所述字线分别从所述存储单元阵列区域延伸到所述桥接区域并在所述桥接区域中连接，所述下部选择线在所述桥接区域中彼此间隔开，并且至少一个所述下部选择线的一部分包括折向第二方向并且在所述第二方向上延伸的延伸部分，所述第二方向与所述第一方向相交并且与所述基底的所述顶表面平行。
9.根据权利要求8所述的三维半导体存储器件，其中，设置在所述第二内阶梯区域中的所述栅极堆叠结构在所述第一方向上的长度小于设置在所述第一内阶梯区域中的所述栅极堆叠结构在所述第一方向上的长度。
10.根据权利要求8所述的三维半导体存储器件，其中，
所述栅极堆叠结构包括堆叠在所述基底上的第一栅极堆叠结构和第二栅极堆叠结构，
所述第一栅极堆叠结构的所述字线包括在所述第一内阶梯区域和所述第二内阶梯区域中被布置成具有阶梯形状的第一接触焊盘，所述第二栅极堆叠结构的所述字线包括在所述第一内阶梯区域和所述第二内阶梯区域中被布置成具有阶梯形状的第二接触焊盘，并且
在所述第一内阶梯区域中，所述第二接触焊盘在所述第一方向上与所述第一接触焊盘间隔开，在所述第二内阶梯区域中，在所述三维半导体存储器件的俯视图中所述第二接触焊盘与所述第一接触焊盘交叠。
11.根据权利要求10所述的三维半导体存储器件，还包括：
下部衬底，所述下部衬底设置在所述基底下方；
下部结构，所述下部结构设置在所述下部衬底与所述基底之间，并且包括外围电路；以及
间隙填充绝缘层，所述间隙填充绝缘层穿过所述基底，
其中，所述间隙填充绝缘层与所述贯穿区域交叠。
12.根据权利要求11所述的三维半导体存储器件，还包括：
一个或多个栅极接触插塞，所述一个或多个栅极接触插塞设置在所述第二内阶梯区域中的所述第二接触焊盘上；
一个或多个外围接触插塞，所述一个或多个外围接触插塞电连接到所述外围电路，并穿过所述贯穿区域和所述间隙填充绝缘层；以及
一个或多个连接布线，所述一个或多个连接布线将所述一个或多个栅极接触插塞和所述一个或多个外围接触插塞彼此电连接。
13.根据权利要求10所述的三维半导体存储器件，其中，所述第一接触焊盘和所述第二接触焊盘均以所述阶梯形状布置，其中，所述阶梯形状在朝向所述贯穿区域的方向上降低。
14.根据权利要求8所述的三维半导体存储器件，其中，所述贯穿区域被单条字线围绕。
15.根据权利要求8所述的三维半导体存储器件，其中，所述贯穿区域被两条字线围绕。
16.根据权利要求10所述的三维半导体存储器件，还包括垂直沟道结构，所述垂直沟道结构在所述存储单元阵列区域中穿过所述栅极堆叠结构，
其中，所述垂直沟道结构包括穿过所述第一栅极堆叠结构的第一垂直沟道结构，以及穿过所述第二栅极堆叠结构的第二垂直沟道结构，并且
所述第一垂直沟道结构的上端与所述第二垂直沟道结构的下端接触。
17.一种三维半导体存储器件，所述三维半导体存储器件包括：
基底；
堆叠在所述基底上的第一栅极堆叠结构和第二栅极堆叠结构；
贯穿区域，所述贯穿区域被所述第一栅极堆叠结构和所述第二栅极堆叠结构围绕，并且穿过所述第一栅极堆叠结构和所述第二栅极堆叠结构；以及
垂直沟道结构，所述垂直沟道结构穿过所述第一栅极堆叠结构和所述第二栅极堆叠结构，
其中，所述第一栅极堆叠结构和所述第二栅极堆叠结构包括沿平行于所述基底的顶表面的第一方向延伸的字线，所述第一栅极堆叠结构还包括设置在所述字线下方的下部选择线，并且至少一个所述下部选择线的一部分包括折向所述贯穿区域并且在第二方向上延伸的延伸部分，其中，所述第二方向不同于所述第一方向并且平行于所述基底的所述顶表面，在所述延伸部分上设置有下部接触焊盘。
18.根据权利要求17所述的三维半导体存储器件，其中，
所述第一栅极堆叠结构的所述字线包括第一中间接触焊盘，所述第一中间接触焊盘被布置成具有朝向所述贯穿区域降低并围绕所述贯穿区域的阶梯形状，
所述第二栅极堆叠结构的所述字线包括第二中间接触焊盘，所述第二中间接触焊盘被布置成具有朝向所述贯穿区域降低并围绕所述贯穿区域的阶梯形状，并且
在所述三维半导体存储器件的俯视图中，所述第二中间接触焊盘与所述第一中间接触焊盘中的一部分第一中间接触焊盘交叠。
19.根据权利要求17所述的三维半导体存储器件，还包括：
主隔离结构，所述主隔离结构沿着所述第一方向延伸并穿过所述第一栅极堆叠结构和所述第二栅极堆叠结构；以及
辅助隔离结构，所述辅助隔离结构设置在所述主隔离结构之间并沿所述第一方向延伸，
其中，所述贯穿区域设置在所述主隔离结构之间；并且
所述辅助隔离结构的第一部分穿过所述第一中间接触焊盘和所述第二中间接触焊盘，所述辅助隔离结构的第二部分包括沿所述第二方向延伸的部分。
20.根据权利要求17所述的三维半导体存储器件，还包括：
下部衬底，所述下部衬底设置在所述基底的下方；
下部结构，所述下部结构设置在所述下部衬底与所述基底之间并包括外围电路；
间隙填充绝缘层，所述间隙填充绝缘层与所述贯穿区域交叠并穿过所述基底；
外围接触插塞，所述外围接触插塞电连接到所述外围电路并穿过所述贯穿区域和所述间隙填充绝缘层；
栅极接触插塞，所述栅极接触插塞电连接到所述第一中间接触焊盘和所述第二中间接触焊盘中的至少一个中间接触焊盘；以及
栅极连接布线，所述栅极连接布线将所述外围接触插塞与所述栅极接触插塞彼此电连接。
CN201910445216.1A 2018-06-22 2019-05-27 包括穿过栅极堆叠结构的贯穿区域的三维半导体存储器件 Pending CN110634872A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0072302 2018-06-22
KR1020180072302A KR102573272B1 (ko) 2018-06-22 2018-06-22 3차원 반도체 메모리 소자

Publications (1)

Publication Number Publication Date
CN110634872A true CN110634872A (zh) 2019-12-31

Family

ID=68968326

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910445216.1A Pending CN110634872A (zh) 2018-06-22 2019-05-27 包括穿过栅极堆叠结构的贯穿区域的三维半导体存储器件

Country Status (3)

Country Link
US (1) US10685980B2 (zh)
KR (1) KR102573272B1 (zh)
CN (1) CN110634872A (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111566813A (zh) * 2020-03-23 2020-08-21 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
CN111696990A (zh) * 2020-03-23 2020-09-22 长江存储科技有限责任公司 三维存储器及三维存储器的制作方法
CN112470275A (zh) * 2020-10-29 2021-03-09 长江存储科技有限责任公司 三维存储器件中的同轴阶梯结构及其形成方法
CN112740402A (zh) * 2020-12-25 2021-04-30 长江存储科技有限责任公司 具有源极选择栅切口结构的三维存储器件及其形成方法
US11670592B2 (en) 2020-03-23 2023-06-06 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
US11871573B2 (en) 2020-12-25 2024-01-09 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having source-select-gate cut structures and methods for forming the same

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111133580B (zh) * 2017-10-11 2023-08-08 三星电子株式会社 具有中间配线层的三维闪存器件及其制造方法
KR102630926B1 (ko) * 2018-01-26 2024-01-30 삼성전자주식회사 3차원 반도체 메모리 소자
KR20210005441A (ko) 2019-07-05 2021-01-14 삼성전자주식회사 게이트 층 및 수직 구조물을 갖는 반도체 소자 및 그 형성 방법
JP2021114519A (ja) * 2020-01-17 2021-08-05 キオクシア株式会社 半導体記憶装置
US11424262B2 (en) * 2020-03-17 2022-08-23 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
WO2021207910A1 (en) * 2020-04-14 2021-10-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with backside source contact
US11342245B2 (en) * 2020-05-22 2022-05-24 Sandisk Technologies Llc Through-stack contact via structures for a three-dimensional memory device and methods of forming the same
US11367736B2 (en) * 2020-05-22 2022-06-21 Sandisk Technologies Llc Through-stack contact via structures for a three-dimensional memory device and methods of forming the same
US11355506B2 (en) * 2020-05-22 2022-06-07 Sandisk Technologies Llc Through-stack contact via structures for a three-dimensional memory device and methods of forming the same
KR20220017027A (ko) 2020-08-03 2022-02-11 삼성전자주식회사 반도체 장치
US11532638B2 (en) * 2020-08-31 2022-12-20 Micron Technology, Inc. Memory device including multiple decks of memory cells and pillars extending through the decks
KR20220037633A (ko) * 2020-09-18 2022-03-25 에스케이하이닉스 주식회사 메모리 장치 및 그 제조방법
US11727971B2 (en) * 2020-12-22 2023-08-15 Macronix International Co., Ltd. Memory device and method of fabricating the same
US11991881B2 (en) * 2021-04-09 2024-05-21 Sandisk Technologies Llc Three-dimensional memory device with off-center or reverse slope staircase regions and methods for forming the same
US11792988B2 (en) * 2021-08-09 2023-10-17 Sandisk Technologies Llc Three-dimensional memory device with separated contact regions and methods for forming the same
US11889694B2 (en) 2021-08-09 2024-01-30 Sandisk Technologies Llc Three-dimensional memory device with separated contact regions and methods for forming the same
US11996153B2 (en) 2021-08-09 2024-05-28 Sandisk Technologies Llc Three-dimensional memory device with separated contact regions and methods for forming the same

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104681561A (zh) * 2013-11-26 2015-06-03 三星电子株式会社 三维半导体存储器器件
CN105047668A (zh) * 2014-05-02 2015-11-11 三星电子株式会社 半导体存储器装置及其制造方法
US20160064407A1 (en) * 2014-09-02 2016-03-03 Hyuk Kim Semiconductor devices having gate stack portions that extend in a zigzag pattern
US20160163686A1 (en) * 2014-12-08 2016-06-09 Jaehan Lee Semiconductor devices having dummy patterns and methods of fabricating the same
CN106469729A (zh) * 2015-08-19 2017-03-01 三星电子株式会社 非易失性存储装置和包括其的非易失性存储系统
CN106571369A (zh) * 2015-10-08 2017-04-19 三星电子株式会社 半导体装置和非易失性存储装置
US20170170191A1 (en) * 2015-12-11 2017-06-15 Byoung Il Lee Vertical memory device
US20180122819A1 (en) * 2016-11-03 2018-05-03 Jae Joo Shim Vertical memory device
US20180166461A1 (en) * 2016-12-09 2018-06-14 Sun Il Shim Semiconductor device
US20180166462A1 (en) * 2016-12-09 2018-06-14 Samsung Electronics, Ltd. Semiconductor Memory Devices Including Protrusion Pads
CN110379816A (zh) * 2018-04-13 2019-10-25 三星电子株式会社 三维半导体存储器件

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5269022B2 (ja) 2010-09-22 2013-08-21 株式会社東芝 半導体記憶装置
US9165937B2 (en) 2013-07-01 2015-10-20 Micron Technology, Inc. Semiconductor devices including stair step structures, and related methods
KR102147911B1 (ko) * 2013-07-02 2020-10-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
JP6290022B2 (ja) 2014-07-17 2018-03-07 東芝メモリ株式会社 半導体装置の製造方法
KR20160045340A (ko) 2014-10-17 2016-04-27 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 장치
KR20160096309A (ko) 2015-02-05 2016-08-16 에스케이하이닉스 주식회사 3차원 비휘발성 반도체 장치
KR102520042B1 (ko) * 2015-11-25 2023-04-12 삼성전자주식회사 3차원 반도체 장치
US10373970B2 (en) 2016-03-02 2019-08-06 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
KR102610403B1 (ko) * 2016-05-04 2023-12-06 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치 및 그 제조방법
KR20180061554A (ko) * 2016-11-29 2018-06-08 삼성전자주식회사 3차원 반도체 메모리 장치
CN107068687B (zh) 2017-03-08 2018-10-12 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
KR102630926B1 (ko) * 2018-01-26 2024-01-30 삼성전자주식회사 3차원 반도체 메모리 소자
KR102612021B1 (ko) * 2018-04-03 2023-12-11 삼성전자주식회사 3차원 반도체 메모리 장치
KR102619626B1 (ko) 2018-06-12 2023-12-29 삼성전자주식회사 3차원 반도체 메모리 소자
KR102635182B1 (ko) * 2018-07-12 2024-02-08 삼성전자주식회사 반도체 메모리 장치

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104681561A (zh) * 2013-11-26 2015-06-03 三星电子株式会社 三维半导体存储器器件
CN105047668A (zh) * 2014-05-02 2015-11-11 三星电子株式会社 半导体存储器装置及其制造方法
US20160064407A1 (en) * 2014-09-02 2016-03-03 Hyuk Kim Semiconductor devices having gate stack portions that extend in a zigzag pattern
US20160163686A1 (en) * 2014-12-08 2016-06-09 Jaehan Lee Semiconductor devices having dummy patterns and methods of fabricating the same
CN106469729A (zh) * 2015-08-19 2017-03-01 三星电子株式会社 非易失性存储装置和包括其的非易失性存储系统
CN106571369A (zh) * 2015-10-08 2017-04-19 三星电子株式会社 半导体装置和非易失性存储装置
US20170170191A1 (en) * 2015-12-11 2017-06-15 Byoung Il Lee Vertical memory device
US20180122819A1 (en) * 2016-11-03 2018-05-03 Jae Joo Shim Vertical memory device
US20180166461A1 (en) * 2016-12-09 2018-06-14 Sun Il Shim Semiconductor device
US20180166462A1 (en) * 2016-12-09 2018-06-14 Samsung Electronics, Ltd. Semiconductor Memory Devices Including Protrusion Pads
CN110379816A (zh) * 2018-04-13 2019-10-25 三星电子株式会社 三维半导体存储器件

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111566813A (zh) * 2020-03-23 2020-08-21 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
CN111696990A (zh) * 2020-03-23 2020-09-22 长江存储科技有限责任公司 三维存储器及三维存储器的制作方法
US11665892B2 (en) 2020-03-23 2023-05-30 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
US11670592B2 (en) 2020-03-23 2023-06-06 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
US11696439B2 (en) 2020-03-23 2023-07-04 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
CN112470275A (zh) * 2020-10-29 2021-03-09 长江存储科技有限责任公司 三维存储器件中的同轴阶梯结构及其形成方法
CN112470275B (zh) * 2020-10-29 2024-01-09 长江存储科技有限责任公司 三维存储器件中的同轴阶梯结构及其形成方法
CN112740402A (zh) * 2020-12-25 2021-04-30 长江存储科技有限责任公司 具有源极选择栅切口结构的三维存储器件及其形成方法
US11871573B2 (en) 2020-12-25 2024-01-09 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having source-select-gate cut structures and methods for forming the same
CN112740402B (zh) * 2020-12-25 2024-04-19 长江存储科技有限责任公司 具有源极选择栅切口结构的三维存储器件及其形成方法

Also Published As

Publication number Publication date
US20190393240A1 (en) 2019-12-26
KR20200000241A (ko) 2020-01-02
KR102573272B1 (ko) 2023-09-01
US10685980B2 (en) 2020-06-16

Similar Documents

Publication Publication Date Title
KR102573272B1 (ko) 3차원 반도체 메모리 소자
KR102619626B1 (ko) 3차원 반도체 메모리 소자
US10903229B2 (en) Three-dimensional semiconductor memory device with central connection through region
US20240008280A1 (en) Semiconductor memory
CN109273448B (zh) 半导体器件
US11201168B2 (en) Semiconductor devices including flared source structures
KR20190091672A (ko) 3차원 구조의 반도체 메모리 장치
KR20180126914A (ko) 캐패시터를 구비하는 반도체 메모리 장치
TW202017152A (zh) 半導體裝置及半導體記憶裝置
KR20190015773A (ko) 3차원 구조의 반도체 메모리 장치
CN110504269B (zh) 三维半导体装置
CN111724850A (zh) 三维半导体存储器装置及操作其的方法
TW202125784A (zh) 半導體記憶裝置
US9466371B2 (en) Transistor and circuit using same
US11967380B2 (en) Semiconductor memory device
US20230397446A1 (en) Semiconductor memory device
US20240105267A1 (en) Non-volatile memory device
US20230225122A1 (en) Semiconductor device
US11862624B2 (en) Integrated circuit device with protective antenna diodes integrated therein
WO2023042407A1 (ja) 半導体記憶装置
US20220406742A1 (en) Semiconductor memory device
US20230116928A1 (en) Non-volatile memory device
US20210296236A1 (en) Semiconductor memory device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination