CN110574169A - 半导体装置 - Google Patents

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Abstract

提供一种半导体装置，具备：半导体基板，其具有晶体管区；发射电极，其设置于半导体基板上；第一虚设沟槽部，其设置于半导体基板的晶体管区，且具有与发射电极电连接的虚设导电部；以及第一接触部，其设置于晶体管区的一部分的区域，并且使设置于晶体管区的第一导电型的半导体区与发射电极电连接，该晶体管区的一部分的区域为第一虚设沟槽部的长型部的端部与半导体基板的端部之间的区域。

Description

半导体装置
技术领域
本发明涉及半导体装置。
以往，已知有以使电流在浮置p型区域的内部沿横向流通而到达发射电极的方式设置发射极流道的半导体装置(例如，参照专利文献1)。另外，已知有为了使导通损耗和辐射噪声的值处于规格值内，将与发射电极电连接的p型基区的数量和与发射电极绝缘的p型基区的数量进行调节(例如，参照专利文献2)。
现有技术文献
专利文献
专利文献1：日本特开2009-135408号公报
专利文献2：日本特开2005-175425号公报
发明内容
技术问题
有时在具备具有与发射电极电连接的虚设导电部的虚设沟槽部的半导体装置中，将发射电极与虚设导电部之间的接触部设置于有源区的端部附近。在设置该接触部的情况下，对于半导体基板内的区域，期望向发射电极抽出残留在接触部与基板主面的端部之间的区域的载流子(例如，空穴)。
技术方案
在本发明的第一方式中，提供一种半导体装置。半导体装置可以具备半导体基板、发射电极、第一虚设沟槽部和第一接触部。半导体基板可以具有晶体管区。发射电极可以设置于半导体基板上。第一虚设沟槽部可以设置于半导体基板的晶体管区。第一虚设沟槽部可以具有虚设导电部。虚设导电部可以与发射电极电连接。在第一接触部，设置于晶体管区的第一导电型的半导体区与发射电极可以电连接。第一接触部可以设置于晶体管区的在第一虚设沟槽部的长型部的端部与半导体基板的端部之间的一部分的区域。
第二方向可以与长型部所延伸的第一方向正交。第一接触部的在第二方向上的宽度可以比第一虚设沟槽部的在第二方向上的宽度大。
晶体管区可以具有台面部。台面部可以是半导体基板的位于相邻的两个第一虚设沟槽部之间的一部分。第一接触部的在与长型部所延伸的第一方向正交的第二方向上的宽度可以比台面部的第二方向的宽度大。
第一虚设沟槽部可以包括长型部和短型部。长型部可以沿第一方向延伸。短型部可以沿与第一方向正交的第二方向延伸。短型部可以在长型部的第一方向上的端部与长型部连接。第一接触部的在第二方向上的宽度可以比第一虚设沟槽部的短型部的在第二方向上的宽度大。
半导体装置还可以具备连接层。连接层可以设置于晶体管区。连接层可以至少与短型部的虚设导电部电连接。连接层可以是多晶硅层。第一接触部的在第二方向上的宽度可以比连接层的在第二方向上的宽度大。
第一接触部可以包括主区域和副区域。主区域可以与正交于第一方向的第二方向平行地延伸。第一方向可以是第一虚设沟槽部的长型部所延伸的方向。副区域可以与主区域连接。副区域可沿从主区域朝向第一虚设沟槽部的方向延伸。
第一接触部可以具有一个主区域和两个副区域。两个副区域可以是第一副区域和第二副区域。第一副区域可以与主区域的第二方向上的第一端部连接。第一副区域可以沿朝向第一虚设沟槽部的方向延伸。第二副区域可以与主区域的第二端部连接。第二端部可以是主区域的与第一端部不同的第二方向上的端部。第二副区域可以沿朝向第一虚设沟槽部的方向延伸。
半导体基板可以具有二极管区。二极管区可以与晶体管区相邻。半导体装置还可以具备第二虚设沟槽部和第二接触部。第二虚设沟槽部可以设置于二极管区。第二虚设沟槽部可以具有虚设导电部。虚设导电部可以与发射电极电连接。第二接触部可以设置在二极管区的一部分的区域，该二极管区的该一部分的区域是第二虚设沟槽部的长型部的端部与半导体基板的端部之间的区域之间。在第二接触部，设置于二极管区的第一导电型的半导体区与发射电极可以电连接。第二接触部的在第二方向上的宽度可以比第一接触部的在第二方向上的宽度大。
二极管区可以具有台面部。台面部可以是半导体基板的位于相邻的两个第一虚设沟槽部之间的一部分。第二接触部可以沿第二方向延伸。第二接触部可以设置为遍及与二极管区中的多个台面部对应的长度。
晶体管区可以包括第二导电型的电荷蓄积区。电荷蓄积区可以在半导体基板的深度方向上设置于第一虚设沟槽部的底部与作为第一导电型的半导体区的一部分的基区的底部之间。电荷蓄积区可以在与深度方向正交的平面方向上设置于比第一接触部靠近内侧的位置。
半导体装置可以具备多个晶体管区和二极管区。多个晶体管区可以在第二方向上彼此分离地设置。二极管区可以设置于多个晶体管区中的在第二方向上相邻的每两个晶体管区之间。
半导体装置还可以具备栅极流道部、位于晶体管区的栅极沟槽部、以及位于晶体管区的一个以上的周边长型接触部。栅极流道部可以位于设置有晶体管区的有源区的外侧。栅极沟槽部可以沿长型部所延伸的第一方向延伸。栅极沟槽部可以具有栅极导电部。栅极导电部可以与栅极流道部电连接。一个以上的周边长型接触部可以位于在与第一方向正交的第二方向上比位于最外侧的栅极沟槽部或第一虚设沟槽部靠近外侧的位置。一个以上的周边长型接触部可以沿第一方向延伸。一个以上的周边长型接触部的在第二方向上最接近半导体基板的端部的周边长型接触部与栅极流道部之间的间隔距离可以等于第一接触部与栅极流道部之间的间隔距离。
晶体管区中的半导体基板可以具有第一导电型的基区。通过第一接触部而与发射电极连接的半导体区可以是掺杂浓度比基区的掺杂浓度高的高浓度区。半导体装置可以具备栅极金属层，该栅极金属层位于设置有晶体管区的有源区的外侧。高浓度区可以从第一接触部的下方连续地设置到栅极金属层的下方。
半导体装置可以具备设置于晶体管区且沿虚设沟槽部的长型部所延伸的第一方向延伸的多个栅极沟槽部。各个栅极沟槽部可以设置为从晶体管区延伸到栅极金属层的下方。高浓度区可以设置为在两个栅极沟槽部之间从第一接触部的下方延伸到栅极金属层的下方。
至少一个栅极沟槽部的第一方向上的端部可以配置于栅极金属层的下方。高浓度区可以延伸到比栅极沟槽部的第一方向上的端部靠近外侧的位置。
高浓度区可以针对多个第一接触部中的每个第一接触部而设置。各个高浓度区可以在比栅极沟槽部的第一方向上的端部靠近外侧的位置彼此连接。
半导体装置可以具备栅极连接部，栅极连接部设置于栅极金属层与栅极沟槽部的端部之间，将栅极金属层与栅极沟槽部电连接，并由多晶硅形成。高浓度区可以配置于不与栅极连接部重叠的区域。
可以在栅极金属层的下方，离散地配置有多个栅极连接部。高浓度区可以穿过两个栅极连接部之间而延伸到比栅极沟槽部的端部靠近外侧的位置。
至少一部分的栅极沟槽部的俯视时的形状可以为直线，直线的端部可以配置于栅极金属层的下方。高浓度区可以穿过两个直线的端部之间而延伸到比直线的端部靠近外侧的位置。
至少一部分的栅极沟槽部可以具有沿第一方向延伸的两个长型部、以及设置于栅极金属层的下方且将两个长型部连接的短型部。高浓度区可以穿过两个短型部之间而延伸到比短型部靠近外侧的位置。
半导体基板可以具有与晶体管区相邻的二极管区。半导体装置可以具备第二虚设沟槽部，第二虚设沟槽部设置于二极管区，并且具有与发射电极电连接的虚设导电部。半导体装置可以具备设置于第二虚设沟槽部的长型部的端部与半导体基板的端部之间的第二接触部。在从第二接触部的下方至栅极金属层的下方的位置，可以设置有高浓度区。在与第一方向正交的第二方向上，二极管区中的高浓度区的宽度可以比晶体管区中的高浓度区的宽度大。
高浓度区可以在第一方向上设置到比栅极金属层靠近外侧的位置。半导体装置可以具备一个以上的周边长型接触部，一个以上的周边长型接触部位于在与第一方向正交的第二方向上比位于最外侧的第一虚设沟槽部靠近外侧的位置，并沿第一方向延伸。可以针对周边长型接触部也设置高浓度区。高浓度区可以设置为从周边长型接触部的下方沿第二方向延伸到栅极金属层的下方。
应予说明，上述的发明内容未列举本发明的所有必要特征。另外，这些特征群的子组合也能够另外成为发明。
附图说明
图1是示出半导体装置200的上表面的示意图。
图2是示出第一实施方式中的图1的区域A的图。
图3是示出图2的C-C截面的图。
图4是示出图2的D-D截面的图。
图5是示出第一实施方式中的图1的区域B的图。
图6是示出图5的E-E截面的图。
图7是示出下表面94中的p+型的集电区22的范围和n+型的阴极区82的范围的图。
图8是示出区域A的第一变形例的图。
图9是示出区域A的第二变形例的图。
图10是示出第二实施方式中的区域A的图。
图11是示出图10的D-D截面的图。
图12是示出第二实施方式中的区域B的图。
图13是示出图12的E-E截面的图。
图14是示出第三实施方式中的IGBT区70的图。
图15是示出图14的F-F截面的图。
图16是示出图14的G-G截面的图。
图17是示出区域B的变形例的图。
图18是示出图17的H-H截面的图。
图19是半导体基板10的角部附近的区域的俯视图。
图20是示出区域A的另一示例的图。
图21是示出高浓度区140的另一示例的俯视图。
符号说明
10…半导体基板，11…端部，12…发射极区，13…底部，14…基区，15…接触区，17…阱区，18…漂移区，19…终端部，20…缓冲区，22…集电区，24…集电极，26…层间绝缘膜，28…氧化膜，30…虚设沟槽部，32…虚设沟槽绝缘膜，33…虚设导电部，34…虚设沟槽，35…底部，36…长型部，37…端部，38…短型部，40…栅极沟槽部，42…栅极绝缘膜，43…栅极导电部，44…栅极沟槽，45…电荷蓄积区，46…长型部，47…端部，48…短型部，50…栅极金属层，51…栅极流道，52…发射电极，53…流道接触部，54…台面上接触部，55…连接层，56…连接层上接触部，57…栅极连接部，60…周边接触部，61…第一端部，62…主区域，63…第二端部，64…副区域，66…周边长型接触部，70…IGBT区，75…边界，80…FWD区，82…阴极区，90…台面部，92…上表面，94…下表面，100…有源区，110…栅极流道部，120…栅极焊盘区，130…边缘终端区，140…高浓度区，142…外侧连接部，144…延伸部，146…延伸部，150…区域，200…半导体装置
具体实施方式
以下，通过发明的实施方式说明本发明，但以下的实施方式并非限定权利要求所涉及的发明。另外，在实施方式中说明的特征的所有组合并不一定是发明的解决方案所必须的。
图1是示出半导体装置200的上表面的示意图。本示例的半导体装置200具备半导体基板10。在俯视时半导体基板10可以具有大致矩形的形状。本示例的半导体基板10在Z轴正向的端部具有与X-Y平面平行的上表面，在Z轴负向的端部具有与X-Y平面平行的下表面。应予说明，在本示例中，上表面是半导体基板10的Z轴正向的主面，下表面是半导体基板10的Z轴负向的主面。
在本示例中，X轴与Y轴彼此正交，Z轴与X-Y平面正交。X轴、Y轴和Z轴构成所谓的右手系。在本示例中，Y轴方向为第一方向的一个示例，X轴方向为第二方向的一个示例。应予说明，在本说明书中，有时将与Z轴平行的方向称为半导体基板10的深度方向。在本说明书中，术语“上”和“下”不限于重力方向上的上下方向。这些术语仅指对于Z轴的相对方向。
本示例的半导体装置200具有有源区100、栅极流道部110、栅极焊盘区120和边缘终端区130。有源区100可以设置于栅极流道部110的内侧。在本示例中，将栅极流道部110的内侧和栅极焊盘区120的内侧设为有源区100。应予说明，有源区100也可以与设置有发射电极52的X-Y平面的范围对应。在图1中，用虚线表示在半导体基板10上设置有发射电极52的X-Y平面的范围。
本示例的有源区100具有多个IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)区70和多个FWD(Free Wheeling Diode：续流二极管)区80。本示例的半导体装置200是在一个半导体基板10设置有IGBT区70和FWD区80的RC-IGBT(ReverseConducting-IGBT：逆导型IGBT)。应予说明，IGBT区70是晶体管区的一个示例，FWD区80是二极管区的一个示例。
在有源区100，多个IGBT区70可以在X轴方向上彼此分离地设置。在本示例中，设置有三个IGBT区70。应予说明，在有源区100的X轴方向的两端部，可以均设置IGBT区70而不是FWD区80。每一个FWD区80可以设置在X轴方向上相邻的两个IGBT区70之间。因此，在有源区100，FWD区80的数量可以比IGBT区70的数量少。本示例的有源区100具有共计两个FWD区80。应予说明，IGBT区70的数量和FWD区80的数量为示例，也可以设置数量比本示例的数量多的IGBT区70和FWD区80。
本示例的栅极流道部110和栅极焊盘区120覆盖有源区100的外周。本示例的栅极流道部110具有角部倒圆的矩形形状。栅极流道部110可以具有埋入到沟槽的多晶硅导电部、位于导电部上的多晶硅层、以及位于多晶硅层上的金属层。栅极流道部110也可以在半导体基板10的预定的范围内仅具有多晶硅层和金属层。栅极流道部110可以与栅极焊盘区120电连接。
栅极流道部110可以具有将从栅极焊盘区120传输来的控制信号(例如，栅极电位)向IGBT区70传输的功能。在栅极焊盘区120可以通过键合等而与电线电连接。可以通过电线从外部端子向栅极焊盘区120输入控制信号。
边缘终端区130可以以包围有源区100和栅极流道部110的方式设置。本示例的边缘终端区130以在栅极流道部110的外周包围栅极流道部110的方式设置。边缘终端区130可以具有缓和半导体基板10的上表面侧的电场集中的功能。边缘终端区130例如具有保护环、场板、降低表面电场和组合了这些而成的结构。
图2是示出第一实施方式中的图1的区域A的图。区域A包括IGBT区70与FWD区80之间的边界75、以及与有源区100相邻的栅极流道部110的一部分。在本示例中，IGBT区70与FWD区80之间的边界75是穿过IGBT区70的虚设沟槽部30-3并与Y-Z平面平行的平面。
本示例的半导体基板10在IGBT区70具有多个虚设沟槽部30-1和多个栅极沟槽部40。应予说明，虚设沟槽部30-1是第一虚设沟槽部的一个示例。在区域A中，虚设沟槽部30-1和栅极沟槽部40中的每个沟槽部具有类似于反向的U字的形状。
本示例的虚设沟槽部30-1具有分别沿Y轴方向延伸的两个长型部36-1、以及沿X轴方向延伸的一个短型部38-1。本示例的短型部38-1在长型部36-1中的Y轴方向的端部37-1处与长型部36-1连接。在本示例的短型部38-1中的Y轴方向的端边与端部37-1在Y轴方向的一致一致。另外，同样地，本示例的栅极沟槽部40也具有分别沿Y轴方向延伸的两个长型部46、以及沿X轴方向延伸的一个短型部48。本示例的短型部48还在长型部46中的Y轴正向的端部47处与长型部46连接。
在本示例中，一个栅极沟槽部40设置于一个虚设沟槽部30-1的外侧。在本示例中，一个栅极沟槽部40以包围一个虚设沟槽部30-1的方式设置。在本示例中，栅极沟槽部40的端部47位于比虚设沟槽部30-1的端部37-1靠近外侧的位置。另外，栅极沟槽部40的短型部48的X轴方向的长度比虚设沟槽部30-1的短型部38-1的X轴方向的长度长。
在本示例中，短型部38-1是在虚设沟槽部30-1的端部37-1处与X轴方向平行的部分。在本示例中，短型部38在X轴方向上的长度(即，X轴方向的宽度)为WS。但是，在其他示例中，短型部38-1也可以是虚设沟槽部30-1的、除了长型部36-1的直线部和长型部36-1的端部37-1附近的曲线部分以外的一部分。同样地，在本示例中，短型部48是在栅极沟槽部40的端部47处与X轴方向平行的部分。但是，在其他示例中，短型部48也可以是栅极沟槽部40的、除了长型部46的直线部和长型部46的端部47附近的曲线部分以外的一部分。
在本示例中，在X-Y平面中，内包虚设沟槽部30-1的栅极沟槽部40与未被栅极沟槽部40内包的虚设沟槽部30-1在X轴方向上彼此交替地设置。重复单元的确定方式可以是任意的，但重复单元的一个示例是以栅极沟槽部40的一个长型部46与虚设沟槽部30-1的两个长型部36-1为一组。应予说明，边界75在IGBT区70中位于未被栅极沟槽部40内包的虚设沟槽部30-3的长型部36-3。
在本示例的IGBT区70，长型部46与长型部36-1在X轴方向上的间隔距离、长型部46与长型部36-3在X轴方向上的间隔距离、长型部36-1彼此在X轴方向上的间隔距离、以及长型部36-3彼此在X轴方向上的间隔距离彼此相等。在本示例中，将在X轴方向上，半导体基板10的被两个长型部(例如，长型部46和36-1、长型部46和36-3、两个长型部36-1、以及两个长型部36-3)夹在中间的一部分均称为台面部90。
IGBT区70的台面部90具有n+型的发射极区12、p-型的基区14和p+型的接触区15。但是，被夹在两个长型部36-3之间的台面部90例外地不具有发射极区12。但是，在本示例中，除了被夹在两个长型部36-3之间的台面部90以外的台面部90具有发射极区12和接触区15。通过设置接触区15，能够通过位于台面部90上的台面上接触部54而抽出空穴。
在本示例中，p型为第一导电型的一个示例，n型为第二导电型的一个示例。但是，在其他示例中，也可以将n型设为第一导电型，将p型设为第二导电型。另外，在本示例中，n或p分别表示电子或空穴为多数载流子。另外，关于标记于n或p的+或-，+表示载流子浓度比未标记的情况高，-表示载流子浓度比未标记的情况低。
发射极区12、基区14和接触区15中的每一个区域的至少一部分可以在半导体基板10的上表面露出，并且从半导体基板10的上表面设置到预定的深度位置。在本示例中，发射极区12和接触区15沿Y轴方向延伸地设置。在本示例中，发射极区12在X轴方向上与各沟槽部接触。接触区15在两个发射极区12之间露出于上表面。应予说明，在本说明书中，有时将虚设沟槽部30和栅极沟槽部40统称为沟槽部。
在本示例中，在台面部90上，设置有沿Y轴方向延伸的台面上接触部54。本示例的台面上接触部54是设置于层间绝缘膜的开口部。发射电极52可以设置于台面上接触部54内，也可以通过台面上接触部54而与接触区15和发射极区12电连接。应予说明，在台面上接触部54内可以设置有钨(W)等金属插塞。发射电极52可以通过该金属插塞而与接触区15和发射极区12电连接。
在本示例中，发射极区12和接触区15的终端部19位于比虚设沟槽部30-1的短型部38-1靠近Y轴负向(即，内侧)的位置。本示例的终端部19位于比岛状的连接层55-1的Y轴负向的端部靠近Y轴负向的位置。发射极区12和接触区15可以在比终端部19靠近Y轴负向的位置沿Y轴方向连续地延伸。
连接层55-1可以至少与虚设沟槽部30-1的短型部38-1的虚设导电部电连接。连接层55-1可以是多晶硅层。连接层55-1可以由与虚设沟槽部30-1的虚设导电部相同的材料形成。在本示例中，连接层55-1和虚设沟槽部30-1的虚设导电部均由多晶硅形成。
连接层55-1与半导体基板10的上表面可以通过设置于两者之间的氧化膜等绝缘膜而电绝缘。但是，在连接层55-1与虚设沟槽部30-1的虚设导电部重叠的区域中，可以不设置氧化膜等绝缘膜。在连接层55-1与虚设沟槽部30-1的虚设导电部重叠的区域中，连接层55-1与虚设导电部可以通过多晶硅材料而连续地形成。例如，以埋入到虚设沟槽部30-1的沟槽的方式并且以覆盖半导体基板10的上表面的方式覆盖沉积多晶硅层，然后，使多晶硅层图案化。
在连接层55-1上可以设置有层间绝缘膜。连接层55-1可以在设置于层间绝缘膜的连接层上接触部56-1处与发射电极52电连接。由此，虚设沟槽部30-1的虚设导电部能够介由连接层55-1而与发射电极52电连接。
在本示例中，在比终端部19靠近Y轴正向的位置，主要是p-型的基区14、p+型的阱区17在半导体基板10的上表面露出。另外，在比终端部19靠近Y轴正向的位置，在周边接触部60-1的正下方，p+型的接触区15在半导体基板10的上表面露出。与此相对，基区14可以设置于半导体基板10的整个上表面。因此，在未设置n+型的发射极区12或p+型的接触区15和阱区17的区域，基区14可以在上表面露出。
本示例的半导体装置200具有设置于IGBT区70的周边接触部60-1。周边接触部60-1是第一接触部的一个示例。周边接触部60-1可以设置于虚设沟槽部30-1的长型部36-1的端部37-1与半导体基板10的端部11之间的一部分的区域。本示例的周边接触部60-1在X-Y平面方向上设置于连接层55-1的Y轴正向的端部与发射电极52的Y轴正向的端部之间。例如，周边接触部60-1的Y轴负向的端部与连接层55-1的Y轴正向的端部间隔数μm，周边接触部60-1的Y轴正向的端部与发射电极52的Y轴方向的端部间隔数μm。
在周边接触部60-1的正下方可以设置有p+型的接触区15。周边接触部60-1的X-Y平面方向的范围可以与周边接触部60-1的正下方处的接触区15的X-Y平面方向的范围相等。在本示例中，本示例的周边接触部60-1在X-Y平面中具有X轴方向的边比Y轴方向的边长的矩形形状。如后面说明的图所示，本示例的周边接触部60-1的X-Y平面方向的范围比周边接触部60-1的正下方处的接触区15的X-Y平面方向的范围小，并且，被内包于接触区15的X-Y平面方向的范围内。
在本示例的周边接触部60-1，设置在IGBT区70的位于比连接层55-1靠近外侧的位置的一部分的p+型的接触区15与发射电极52电连接。应予说明，关于周边接触部60-1正下方的接触区15，可参照D-D截面。在本示例中，能够在半导体基板10的内部，使残留于外周区域的载流子(例如，空穴)通过周边接触部60-1向发射电极52抽出。
IGBT区70在半导体基板10的下表面侧具有向漂移区供给空穴的p+型的集电区。集电区可以设置于比IGBT区70宽广的范围内。集电区还设置于例如栅极流道部110的下方。但是，在IGBT导通时，在X-Y平面方向上位于有源区100的外侧的半导体基板10的外周区域中，空穴也从集电区向漂移区注入。
从位于比终端部19靠近Y轴正向的区域(例如，发射电极52的Y轴正向的端部)的下方的集电区的附近向漂移区注入的空穴在IGBT关断时，能够从台面上接触部54向发射电极52抽出。但是，在未设置本示例的周边接触部60-1的情况下，在半导体基板10的外周区域中从集电区注入的空穴会不向发射电极52抽出而残留于半导体基板10内。如果在IGBT进行导通时空穴蓄积，则会发生半导体基板10内部的电位差增大以及局部的电场集中。由此，有时半导体装置200被局部地破坏。在本示例中，由于可以通过周边接触部60-1将残留于外周区域的载流子向发射电极52抽出，因此与未设置周边接触部60-1情况相比，能够抑制电场集中和局部损坏。通过设置周边接触部60-1，能够消除半导体基板10中的电荷不均衡，因此能够得到具有高破坏耐量和高可靠性的半导体装置200。
周边接触部60-1的X轴方向上的宽度W1可以比虚设沟槽部30-1的X轴方向的宽度WDT大。在本示例中，X轴方向的宽度W1是设置于与周边接触部60-1对应的位置处的层间绝缘膜的开口中的X轴方向的最大宽度。另外，在本示例中，宽度WDT是虚设沟槽部30-1中的槽部(即，沟槽)的X轴方向的最大宽度。周边接触部60-1的宽度W1越大，则周边接触部60-1的面积越大，因此在易于抽出残留于外周区域的载流子的方面是有利的。
另外，周边接触部60-1的X轴方向上的宽度W1可以比台面部90的X轴方向的宽度WMS大。在本示例中，宽度WMS是X轴方向上相邻的两个槽部(即，沟槽)的X轴方向的最短距离。在本示例中，宽度WMS比宽度WDT大。周边接触部60-1的面积越大，则越容易抽出残留于外周区域的载流子，因此是有利的。而且，周边接触部60-1的X轴方向上的宽度W1可以比虚设沟槽部30-1的短型部38-1处的X轴方向的宽度WS大。在本示例中，短型部38-1的宽度WS与台面部90的宽度WMS相等。
具有位于边界75的长型部36-3的虚设沟槽部30-3可以与主要设置于FWD区80的连接层55-2部分重叠。在本示例的虚设沟槽部30-3，长型部36-3的一部分和全部短型部38-3重叠于连接层55-2。在连接层55-2与虚设沟槽部30-3的虚设导电部重叠的区域中，可以通过多晶硅材料连续地形成连接层55-2与虚设沟槽部30-3的虚设导电部。连接层55-2自身也可以是多晶硅层。
在本示例中，连接层55-2也可以在设置于层间绝缘膜的连接层上接触部56-2中与发射电极52电连接。另外，在设置于与周边接触部60-1相同的Y轴方向的位置的周边接触部60-2，p+型的接触区15与发射电极52电连接。周边接触部60-1和60-2可以在Y轴方向上具有预定的相等的长度。
IGBT区70的栅极沟槽部40可以超出有源区100而到达位于有源区100的外侧的栅极流道部110。本示例的栅极流道部110是栅极金属层50与作为多晶硅层的栅极流道51的层叠结构。在栅极金属层50与栅极流道51之间设置有层间绝缘膜。但是，栅极金属层50与栅极流道51在设置于层间绝缘膜的流道接触部53处彼此电连接。
栅极沟槽部40中的长型部46的一部分与整个短型部48可以位于栅极金属层50和栅极流道51中的任意一者或两者的下方。本示例的栅极沟槽部40具有与栅极流道部110电连接的栅极导电部。本示例的栅极流道51可以由与栅极沟槽部40的栅极导电部相同的材料形成。在本示例中，栅极流道51与栅极导电部均由多晶硅形成。例如，以埋入到栅极沟槽部40的沟槽的方式并且以覆盖半导体基板10的上表面的方式覆盖沉积多晶硅层，然后，使多晶硅层图案化。
栅极流道51与半导体基板10的上表面可以通过设置于它们之间的氧化膜等绝缘膜而电绝缘。但是，在栅极流道51与栅极导电部重叠的区域中未设置氧化膜等绝缘膜。在栅极流道51与栅极导电部重叠的区域中，可以通过多晶硅材料连续地形成栅极流道51和栅极导电部。
本示例的半导体基板10在从栅极金属层50的Y轴正向的端部的正下方的位置起直到比栅极金属层50的Y轴负向的端部的正下方靠近内侧的位置为止的范围内具有p+型的阱区17。阱区17在深度方向上最大可以设置到从半导体基板10的上表面起直到比栅极沟槽部40的底部深的位置。阱区17可以从下方至少覆盖短型部48的底部。本示例的阱区17可以从下方覆盖短型部48的底部、以及长型部46的位于短型部48附近的一部分的底部。应予说明，如在区域A中所示，栅极金属层50与发射电极52通过彼此分离而电隔离。
发射电极52和栅极金属层50由包含金属的材料形成。例如，各电极的至少一部分的区域由铝(Al)、铝(Al)-硅(Si)合金、或铝(Al)-硅(Si)-铜(Cu)合金形成。各电极也可以在由铝等形成的区域的下层具有由钛或钛化合物等形成的势垒金属。另外，在发射电极52与半导体基板10的上表面之间可以设置有上述的插塞。
FWD区80具有呈与虚设沟槽部30-1和30-3相同形状的虚设沟槽部30-2。虚设沟槽部30-2是第二虚设沟槽部的一个示例。在虚设沟槽部30-3的长型部36-3与虚设沟槽部30-2的长型部36-2之间的台面部90、以及两个长型部36-2之间的台面部90不设置发射极区12和接触区15而设置有基区14。
本示例的虚设沟槽部30-2也与虚设沟槽部30-1和30-3同样地具有虚设导电部。通过由多晶硅材料连续地形成该虚设导电部和连接层55-2，从而使虚设导电部与发射电极52电连接。
本示例的半导体装置200具有设置于FWD区80的周边接触部60-2。周边接触部60-2是第二接触部的一个示例。周边接触部60-2可以设置于虚设沟槽部30-2的长型部36-2的端部37-2与半导体基板10的端部11之间的区域。本示例的周边接触部60-2设置于连接层55-2的Y轴正向的端部与发射电极52的Y轴正向的端部之间。在本示例中，周边接触部60-2的Y轴方向的长度与周边接触部60-1的Y轴方向的长度相等。
在周边接触部60-2的正下方可以设置有p+型的接触区15。在本示例中，周边接触部60-2的X-Y平面方向的范围与周边接触部60-2的正下方处的接触区15的X-Y平面方向的范围相等。但是，与周边接触部60-2对应设置的接触区15比与周边接触部60-1对应设置的接触区15足够长。
在周边接触部60-2，设置于IGBT区70的p+型的接触区15与发射电极52也电连接。周边接触部60-2中的X轴方向的宽度W2可以比周边接触部60-1中的X轴方向的宽度W1长。本示例的周边接触部60-2沿X轴方向延伸而以遍及与FWD区80中的多个台面部90对应的长度的方式设置。
特别是，本示例的周边接触部60-2在IGBT区70中以从与边界75相邻的台面部90的X轴负向的端部起遍及所有的FWD区80的台面部90的方式设置。在本示例中，能够通过周边接触部60-2将以使从IGBT区70的外周区域绕向FWD区80而流入的空穴向发射电极52抽出。因此，与未设置周边接触部60-2的情况相比，能够更可靠地减少残留于半导体基板10的空穴的数量。
在本示例中，连接层55-2和连接层上接触部56-2沿着X轴方向从IGBT区70的一部分超出边界75地设置于整个FWD区80。应予说明，连接层55-2的X轴方向长度比连接层上接触部56-2的X轴方向长度长。连接层上接触部56-2的X轴方向长度与周边接触部60-2的X轴方向长度相等。
图3是示出图2的C-C截面的图。C-C截面与X-Z平面平行，且穿过IGBT区70和FWD区80。C-C截面穿过IGBT区70中的台面部90的发射极区12和接触区15。在C-C截面中，示出半导体基板10、氧化膜28和层间绝缘膜26、发射电极52以及集电极24。本示例的氧化膜28和层间绝缘膜26分别设置于半导体基板10的上表面92上。氧化膜28可以是二氧化硅(SiO2)膜。层间绝缘膜26可以由BPSG(Boro-Phospho Silicate Glass：硼磷硅玻璃)、PSG(PhosphorusSilicate Glass：磷硅玻璃)和BSG(Borosilicate Glass：硼硅玻璃)中的一种以上的材料形成。
本示例的发射电极52以与上表面92和层间绝缘膜26接触且遍及IGBT区70和FWD区80的方式设置。集电极24与半导体基板10的下表面94接触而设置于整个下表面94。发射电极52和集电极24的材料可以是铝(Al)，可以是铝(Al)-硅(Si)合金或铝(Al)-硅(Si)-铜(Cu)合金，也可以是铝(Al)-镍(Ni)合金。
本示例的半导体基板10具有栅极沟槽部40、虚设沟槽部30-1、30-2和30-3、n+型的发射极区12、p+型的接触区15、p-型的基区14、n-型的漂移区18、n+型的缓冲区20、p+型的集电区22以及n+型的阴极区82。
在IGBT区70中，发射极区12在上表面92露出并且与沟槽部接触。在X轴方向上的发射极区12之间，接触区15在上表面92露出并且设置到比发射极区12深的位置。基区14可以从上表面92设置到比发射极区12和接触区15深的位置。
但是，在设置有发射极区12和接触区15的范围内，基区14可以不在上表面92露出。基区14能够在栅极沟槽部40的附近作为沟道形成区域而发挥功能。在台面部90上的台面上接触部54中，发射极区12与接触区15接触。应予说明，在虚设沟槽部30-3之间，接触区15在上表面92露出。
在IGBT区70中，p+型的集电区22在半导体基板10的下表面94露出。本示例的集电区22在X轴方向上连续地设置到边界75的位置。在本示例中，IGBT区70是有源区100的一部分，表示与Z轴方向平行地从下表面94向上表面92投影集电区22时的虚拟的区域。
在FWD区80中，基区14在上表面92露出并且与沟槽部接触地设置。本示例的FWD区80在台面部90不具有接触区15，但为了提高空穴的抽出，也可以在台面部90具有接触区15。应予说明，FWD区80的基区14可以视为二极管中的阳极区。FWD区80的基区14可以与IGBT区70连续地设置。在一个示例中，基区14可以通过以离子方式将硼(B)注入到半导体基板10的整个面来形成。
在FWD区80中，n+型的阴极区82半导体基板10的下表面94露出。本示例的阴极区82在X轴方向上连续地设置到边界75的位置。在本示例中，FWD区80是有源区100的一部分，表示与Z轴方向平行地从下表面94向上表面92投影阴极区82时的虚拟的区域。
本示例的栅极沟槽部40具有栅极绝缘膜42、栅极导电部43和栅极沟槽44。栅极绝缘膜42可以以与栅极沟槽44的内壁接触的方式设置。栅极绝缘膜42可以通过将栅极沟槽44的内壁的半导体进行氧化或氮化而形成。本示例的栅极导电部43与栅极绝缘膜42接触而设置于比栅极绝缘膜42靠近内侧的位置。栅极绝缘膜42可以将栅极导电部43与半导体基板10绝缘。栅极导电部43可以由多晶硅等导电材料形成。
本示例的虚设沟槽部30-1、30-2和30-3具有虚设沟槽绝缘膜32、虚设导电部33和虚设沟槽34。虚设沟槽绝缘膜32和虚设导电部33可以通过与栅极绝缘膜42和栅极导电部43相同的方法形成。
在C-C截面中，层间绝缘膜26将虚设导电部33和栅极导电部43中的每个导电部与发射电极52电绝缘。各沟槽部可以贯穿基区14并到达漂移区18。缓冲区20可以在Z轴方向上位于漂移区18与集电区22之间以及漂移区18与阴极区82之间。
缓冲区20可以具有防止在半导体装置200关断时从IGBT区70的基区14的底部向下表面94扩展的耗尽层到达集电区22的功能。缓冲区20可以是在深度方向上n型的掺杂浓度分布具有离散的峰值的场截止(Field Stop)区。
图4是示出图2的D-D截面的图。D-D截面与Y-Z平面平行。D-D截面穿过IGBT区70和栅极流道部110。更详细地说，D-D截面穿过栅极沟槽部40的短型部48、周边接触部60-1、虚设沟槽部30的短型部38-1和台面部90上的台面上接触部54。
如D-D截面所示，栅极沟槽部40的短型部48的底部被阱区17从下方覆盖。由于阱区17不与发射电极52电连接，因此残留于有源区100的外周区域的空穴可以沿着阱区17的底部而在漂移区18内移动。在D-D截面中，用“h”表示移动的空穴。如图所示，残留于外周区域的空穴可以通过周边接触部60-1的发射电极52而被抽出。
在本示例中，将周边接触部60-1与栅极流道部110之间的间隔距离设为L1。更严格地说，从周边接触部60-1的Y轴正向的端部起直到栅极流道部110中的多晶硅的栅极流道51的Y轴负向的端部为止的长度为L1。集电区22还设置于栅极流道部110的正下方。通过使用于抽出空穴的周边接触部60-1等接触部与栅极流道部110之间的间隔距离在有源区100的外周区域为大致均等，从而能够在外周区域大致均等地抽出空穴。
图5是示出第一实施方式中的图1的区域B的图。IGBT区70可以具有沿Y轴方向延伸的一个以上的周边长型接触部66。周边长型接触部66可以位于在X轴方向上比位于最外侧的栅极沟槽部40或虚设沟槽部30-1更靠近外侧。在本示例中，在X轴方向上比位于最外侧的栅极沟槽部40更靠近外侧的位置具有五个周边长型接触部66。应予说明，在栅极沟槽部40与虚设沟槽部30-1之间的台面部90上、以及两个虚设沟槽部30-1之间的台面部90上设置有台面上接触部54。
栅极流道部110与区域A同样地是通过流道接触部53而彼此电连接的、多晶硅的栅极流道51与栅极金属层50的层叠结构。另外，与区域A同样地，在栅极流道部110的下方设置有阱区17。但是，在有源区100的X轴方向的外周区域，沟槽部不设置在栅极流道51的下方。这一方面与区域A不同。
图6是示出图5的E-E截面的图。E-E截面与X-Z平面平行。E-E截面穿过栅极流道部110和多个周边长型接触部66。栅极流道部110的栅极金属层50在X轴方向上与发射电极52分离，由此与发射电极52电绝缘。残留于有源区100的外周区域的空穴在漂移区18内移动并通过IGBT区70的周边长型接触部66被抽出。
在本示例中，将一个以上的周边长型接触部66中的在X轴方向上最接近半导体基板10的端部11的周边长型接触部66与栅极流道部110之间的间隔距离设为L2。更严格地说，从位于最外侧的周边长型接触部66的X轴负向的端部起直到栅极流道部110中的多晶硅的栅极流道51的X轴正向的端部为止的长度为L2。在本示例中，距离L1与距离L2相等。由此，能够遍及有源区100的整个外周区域而大致均等地抽出空穴。
图7是示出下表面94中的p+型的集电区22的范围和n+型的阴极区82的范围的图。在图7中，用实线表示IGBT区70和FWD区80的范围。另外，用虚线和斜线表示设置有集电区22的范围。在本示例的下表面94，在阴极区82的范围内离散地设置有集电区22。集电区22设置于比IGBT区70广阔的范围内。应予说明，用实线表示IGBT区70的实线与集电区22的虚线重叠的部分。
在本示例中，能够在IGBT关断时通过周边接触部60-1和60-2抽出在IGBT导通时注入到IGBT区70的外周部(即，IGBT区70与栅极流道部110接触的部分)的空穴。另外，在X轴方向上以从相邻的IGBT区70绕到FWD区80的方式流入的空穴能够从FWD区80的周边接触部60-2向发射电极52抽出。
图8是示出区域A的第一变形例的图。在本示例中，周边接触部60-1中的X轴方向的宽度W1比连接层55-1中的X轴方向的宽度WCN大。在本示例中，连接层55-1的X轴方向的宽度WCN是连接层55-1的X轴方向上的最大宽度。周边接触部60-1的宽度W1越大则周边接触部60-1的面积越大，因此在易于抽出残留于外周区域的载流子的方面是有利的。
应予说明，设置于周边接触部60-1的正下方的p+型的接触区15可以与本示例的周边接触部60-1的形状对应地设置。本示例的周边接触部60-1的X-Y平面方向的范围比周边接触部60-1的正下方处的接触区15的X-Y平面方向的范围小，并且，被内包于接触区15的X-Y平面方向的范围内。通过使接触区15的范围比与其对应的周边接触部60-1的范围大，从而能够有效地利用经扩张的周边接触部60-1的全部范围。
图9是示出区域A的第二变形例的图。本示例的周边接触部60-1具有主区域62和副区域64。主区域62是与虚设沟槽部30-1的短型部38延伸的X轴方向平行地延伸的区域。与此相对，副区域64是与主区域62连接并且沿从主区域62朝向虚设沟槽部30-1的方向延伸的区域。应予说明，出于易于理解的目的，在主区域62与副区域64的边界标注虚线。
本示例的周边接触部60-1具有一个主区域62和两个副区域64。本示例的副区域64与主区域62的X轴方向的两端部连接。两个副区域64是第一副区域64-1和第二副区域64-2。在本示例中，第一副区域64-1与主区域62的X轴方向的第一端部61连接，并沿朝向虚设沟槽部30-1的方向延伸。另外，第二副区域64-2与主区域62的X轴方向的第二端部63连接，并沿朝向虚设沟槽部30-1的方向延伸。应予说明，第二端部63是主区域62中的与第一端部61不同的在X轴方向上的端部。本示例的副区域64与Y轴方向平行地延伸，但是另一个示例的副区域64也可以不与Y轴方向平行地延伸。与仅设置主区域62的情况相比，在本示例中，能够增加周边接触部60-1的面积。因此，在更容易抽出残留于外周区域的载流子方面是有利的。
应予说明，副区域64不限于本示例的形状。副区域64可以具有在Z轴方向上不与虚设沟槽部30、栅极沟槽部40和连接层55重叠的任意的形状。在一个示例中，副区域64也可以沿与X轴方向和Y轴方向中的任一方向不平行的倾斜方向延伸。
在本示例中，设置于周边接触部60-1的正下方的p+型的接触区15也与本示例的周边接触部60-1的形状对应地设置。本示例的周边接触部60-1的X-Y平面方向的范围比周边接触部60-1的正下方处的接触区15的X-Y平面方向的范围小，并且，被内包于接触区15的X-Y平面方向的范围内。由此，能够有效地利用经扩张的周边接触部60-1的全部范围。
图10是示出第二实施方式中的区域A的图。本示例的IGBT区70包括n+型的电荷蓄积区45。这一方面与第一实施方式不同。其它方面与第一实施方式相同。通过在IGBT区70设置n型的掺杂浓度比漂移区18的n型的掺杂浓度高的电荷蓄积区45，从而能够提高载流子注入促进效应(Injection Enhancement效应：IE效应)。由此，与未设置电荷蓄积区45的情况相比，能够降低IGBT的导通电压。
图11是示出图10的D-D截面的图。D-D截面与图4同样地与Y-Z平面平行，并穿过IGBT区70和栅极流道部110。电荷蓄积区45可以在半导体基板10的深度方向上设置于虚设沟槽部30-1的底部35与基区14的底部13之间。另外，电荷蓄积区45可以在与深度方向正交的X-Y平面方向上设置于比周边接触部60-1靠近内侧的位置。本示例的电荷蓄积区45可以从Y轴正向的端部起连续地设置。但是，由于将电荷蓄积区45设置在比沟槽部的底部浅的预定的深度范围内，因此在设置有沟槽部的部分不设置电荷蓄积区45。
本示例的电荷蓄积区45的Y轴正向的端部位于比周边接触部60-1的Y轴负向的端部靠近Y轴负向的位置，并且位于比连接层55-1的Y轴负向的端部靠近Y轴负向的位置。在本示例中，在周边接触部60-1的下方不设置电荷蓄积区45。由此，能够避免电荷蓄积区45在周边接触部60-1的下方捕获空穴的情况，并且，能够通过IE效应降低导通电压。
图12是示出第二实施方式中的区域B的图。本示例的电荷蓄积区45可以从用虚线表示的X轴负向的端部起沿箭头方向连续地设置。但是，如上所述在设置有沟槽部的部分未设置电荷蓄积区45。
图13是示出图12的E-E截面的图。E-E截面与图5同样地与X-Z平面平行，并穿过栅极流道部110和多个周边长型接触部66。电荷蓄积区45的X轴负向的端部可以位于比最内侧(即，X轴正向)的周边长型接触部66靠近X轴正向的位置。在本示例中，位于最外侧(即，X轴负向)的电荷蓄积区45的X轴负向的端部可以与最外侧的栅极沟槽部40的内侧端部一致。在本示例中，在周边长型接触部66的下方也不设置电荷蓄积区45。由此，能够避免电荷蓄积区45在周边长型接触部66的下方捕获空穴的情况，并且，能够通过IE效应降低导通电压。
图14是示出第三实施方式中的IGBT区70的图。本示例的IGBT区70包含于图1的区域A。本示例的IGBT区70具备通过第一接触部60-1而与发射电极52连接的高浓度区140。在图14中，在XY面中对设置有高浓度区140的范围标注了斜阴影线。除高浓度区140以外的结构可以与图1至图13中说明的任一方式的IGBT区70相同。
高浓度区140是掺杂浓度比基区14的掺杂浓度高的第一导电型的区域。本示例的高浓度区140是p+型。高浓度区140的掺杂浓度可以与图1至图13中说明的接触区15的掺杂浓度相等。高浓度区140设置于基区14与半导体基板10的上表面92之间。本示例的高浓度区140在半导体基板10的上表面92露出。高浓度区140所设置的深度可以与接触区15所设置的深度相等。
高浓度区140在半导体基板10的上表面92中与第一接触部60-1连接。高浓度区140从第一接触部60-1的下方连续地设置到栅极金属层50的下方。通过这样的构成，能够在IGBT区70关断时等使从比栅极金属层50靠近外侧(即，边缘终端区130侧)的位置流向有源区100的空穴等载流子穿过阻力较低的高浓度区140，而抽出到发射电极52。另外，由于将高浓度区140与第一接触部60-1连接，因此能够使穿过了高浓度区140的载流子在有源区100的端部被抽出到发射电极52。因此，能够保护在有源区100形成的晶体管等元件。
本示例的高浓度区140具有一个以上的延伸部144。另外，至少一个的栅极沟槽部40在Y轴方向上的端部47-1配置于栅极金属层50的下方。各个延伸部144在两个栅极沟槽部40之间从第一接触部60-1的下方沿Y轴方向延伸到栅极金属层50的下方。应予说明，在俯视时，延伸部144与栅极沟槽部40分离地配置。
各个延伸部144可以延伸地设置到比栅极沟槽部40的端部47-1靠近外侧的位置。应予说明，外侧是指接近半导体基板10的端部11这一侧。在本示例中，延伸部144延伸到比栅极沟槽部40的端部47-1靠近边缘终端区130这一侧的位置。通过这样的构成，能够将高浓度区140设置到更靠近外侧的位置，并能够使载流子穿过的路径低阻力化。
高浓度区140可以针对多个第一接触部60-1而设置。各个延伸部144可以延伸到比栅极沟槽部40的端部47-1靠近外侧的位置。高浓度区140可以具有将多个延伸部144连接的外侧连接部142。外侧连接部142可以在Y轴方向上设置于比端部47-1靠近外侧的位置。通过这样的构成，在比端部47-1靠近外侧的位置，能够使空穴等载流子的穿过路径低阻力化。另外，外侧连接部142可以以包围有源区100的方式设置为环状。由此，能够使从边缘终端区130等朝向有源区100的空穴几乎全部穿过高浓度区140。
本示例的半导体装置200具有将栅极沟槽部40的端部47-1与栅极金属层50连接的栅极连接部57。本示例的栅极连接部57是添加有杂质的多晶硅。栅极连接部57设置于栅极沟槽部40的每个端部47-1。各个栅极连接部57彼此分离地配置。即栅极连接部57在X轴方向上离散地配置。
在Z轴方向上，在栅极连接部57与半导体基板10之间设置有氧化膜等栅极绝缘膜。在栅极绝缘膜设置有将栅极连接部57与栅极沟槽部40的栅极导电部43连接的开口。
另外，在Z轴方向上，在栅极连接部57与栅极金属层50之间设置有层间绝缘膜26。在层间绝缘膜26设置有流道接触部53。栅极金属层50通过流道接触部53而与栅极连接部57连接。
在俯视时，高浓度区140配置于不与栅极连接部57重叠的区域。延伸部144穿过每两个栅极连接部57之间并延伸到比栅极沟槽部40的端部47-1和栅极连接部57靠近外侧的位置。外侧连接部142在比栅极连接部57靠近外侧的位置将各个延伸部144连接。在俯视时，高浓度区140与栅极连接部57分离地配置。
通过离散地配置栅极连接部57，能够使延伸部144不与栅极连接部57重叠地延伸到比栅极连接部57靠近外侧的位置。在栅极连接部57的下方设置有栅极绝缘膜。如果在栅极绝缘膜的下方设置高浓度区140，则有时会发生栅极绝缘膜的耐压降低的情况。根据本示例，能够维持栅极绝缘膜的耐压，并且使延伸部144延伸到栅极连接部57的外侧。在俯视时栅极绝缘膜设置于比栅极连接部57更宽广的区域内的情况下，优选高浓度区140以不与栅极绝缘膜重叠的方式配置。
至少一部分栅极沟槽部40在俯视时的形状可以为直线。该直线的端部配置于栅极金属层50的下方。在本示例中，所有的栅极沟槽部40为直线形状。作为一个示例，各个栅极沟槽部40具有长型部46，且不具有在图2等中说明的短型部48。各个栅极沟槽部40沿Y轴方向延伸地设置。
高浓度区140的延伸部144配置于栅极沟槽部40的两个直线(即，两个长型部46)之间。延伸部144穿过两个长型部46的端部47-1之间并延伸到比端部47-1靠近外侧的位置。如此，通过使栅极沟槽部40具有直线形状，从而能够将高浓度区140配置于各个长型部46之间。因此，能够在各个第一接触部60-1设置延伸部144，并且，使各个延伸部144延伸到比栅极沟槽部40的端部47-1靠近外侧的位置。
图15是示出图14的F-F截面的图。F-F截面是穿过第一接触部60-1的YZ面。在图15中，示出了从栅极金属层50起直到IGBT区70的台面上接触部54为止的截面。
还如图14所示，高浓度区140设置为从第一接触部60-1沿Y轴方向延伸到栅极金属层50的下方。由此，能够在栅极金属层50的下方使空穴穿过阻力低的高浓度区140。
高浓度区140可以设置在Y轴方向上比栅极金属层50的中央靠近外侧的位置。高浓度区140也可以设置到在Y轴方向上栅极金属层50的外侧的端部，还可以设置到在Y轴方向上比栅极金属层50的外侧的端部靠近外侧的位置。高浓度区140可以设置到边缘终端区130的下方。
应予说明，图15所示的阱区17设置到IGBT区70的下方。更具体地说，阱区17延伸到比虚设沟槽部30的端部37-1靠近内侧(即，有源区100的中心侧)的位置。虚设沟槽部30的端部37-1可以被阱区17包围。
应予说明，在图4所示的示例中，在Y轴方向上，阱区17在栅极沟槽部40的端部47-1与虚设沟槽部30的端部37-1之间封端。在各实施方式中，阱区17可以是图1和图4所示的形态，也可以是图14和图15所示的形态。高浓度区140可以是掺杂浓度比阱区17的掺杂浓度高的区域。
图16是示出图14的G-G截面的图。G-G截面是穿过栅极连接部57、流道接触部53和栅极沟槽部40的YZ面。在图16中示出了从栅极金属层50至IGBT区70为止的截面。
如上所述，在栅极连接部57与半导体基板10之间设置有作为栅极绝缘膜的氧化膜28。高浓度区140以在Z轴方向上不与栅极连接部57和氧化膜28重叠的方式配置。由此，能够设置高浓度区140而促进空穴的抽出，并且维持氧化膜28的耐压。
图17是示出区域B的变形例的图。如上所述，在区域B具备一个以上的周边长型接触部66，该一个以上的周边长型接触部66位于在X轴方向上比位于最外侧的栅极沟槽部40或第一虚设沟槽部30-1靠近外侧的位置并且沿Y轴方向延伸。
本示例的高浓度区140还针对周边长型接触部66而设置。即高浓度区140设置于周边长型接触部66的下方并与周边长型接触部66连接。高浓度区140可以与沿X轴方向排列的多个周边长型接触部66中的一部分周边长型接触部66连接，也可以与全部周边长型接触部66连接。
高浓度区140设置为从至少一部分周边长型接触部66的下方起沿X轴方向延伸到栅极金属层50的下方。高浓度区140可以在X轴方向上设置到比栅极金属层50的中央靠近外侧的位置。高浓度区140也可以在X轴方向上设置到栅极金属层50的外侧的端部，还可以设置到比栅极金属层50的外侧的端部靠近外侧的位置。高浓度区140还可以设置到边缘终端区130的下方。
在本示例中，在沿Y轴方向延伸的栅极金属层50的下方不设置栅极连接部57和流道接触部53。通过这样的构成，能够在栅极金属层50的下方沿Y轴方向连续地设置高浓度区140。因此，能够使来自边缘终端区130的空穴几乎全部穿过高浓度区140。
图17中的高浓度区140配置于比栅极沟槽部40或第一虚设沟槽部30-1靠近外侧的位置。在另一个示例中，高浓度区140也可以设置到比至少一个栅极沟槽部40或者至少一个第一虚设沟槽部30-1靠近内侧的位置。
图18是示出图17的H-H截面的图。H-H截面是从栅极金属层50起直到最外侧的沟槽部(在本示例中为栅极沟槽部40)为止的X-Z截面。如上所述，高浓度区140设置为从至少一部分的周边长型接触部66的下方沿X轴方向延伸到栅极金属层50的下方。由此，能够使在X轴方向上从栅极金属层50的外侧朝向有源区100的空穴穿过高浓度区140。
阱区17在栅极金属层50的下方设置于比栅极金属层50宽广的范围内。阱区17可以设置于比高浓度区140狭小的范围内。本示例的阱区17的内侧的端部配置于IGBT区70。
图19是半导体基板10的角部附近的区域的俯视图。在该区域中，栅极金属层50设置为呈圆弧等曲线的带状。在该区域中，各个栅极连接部57、流道接触部53、第一接触部60-1和延伸部144以在Y轴上的位置沿着栅极金属层50的曲线依次变化的方式配置。延伸部144配置为从各个第一接触部60-1延伸到栅极金属层50的下方。另外，外侧连接部142可以沿着栅极金属层50而设置为曲线的带状。
通过这样的构成，能够以在俯视时包围有源区100的方式配置高浓度区140。另外，在栅极金属层50沿着Y轴方向直线状地延伸的区域150中，高浓度区140可以在X轴方向上具有均等的宽度W5。
图20是示出区域A的另一个示例的图。本示例的栅极沟槽部40与图2所示的示例同样地，具有长型部46和短型部48。但是，本示例的IGBT区70具有栅极连接部57来代替图2所示的栅极流道51。在每个短型部48设置有栅极连接部57。多个栅极连接部57彼此分离地配置。
半导体装置200具备图14至图19中说明的高浓度区140。但是本示例的高浓度区140穿过栅极沟槽部40的两个短型部48之间而从第一接触部60-1的下方延伸到比短型部48靠近外侧的位置。
可以在被两个长型部46和短型部48包围的第一接触部60-1不设置图4所示的接触区15。该接触区15可以设置在不与栅极金属层50重叠的范围内。在另一个示例中，该接触区15也可以设置在与栅极金属层50重叠的范围内。在该情况下，接触区15设置为从第一接触部60-1的下方起沿Y轴方向延伸到栅极金属层50的下方。但是接触区15设置于比短型部48靠近内侧的位置。在图20中说明的栅极沟槽部40和高浓度区140的构成也可以应用于图14至图19中说明的任一方式。
另外，在FWD区80，针对第二接触部60-2也设置有高浓度区140。高浓度区140具有从第二接触部60-2的下方延伸到栅极金属层50的下方的延伸部146。本示例的延伸部146与外侧连接部142连接。在Y轴方向上，FWD区80的延伸部146的宽度W4可以比IGBT区70的延伸部144的宽度W3大。
由此，能够使延伸部146以与整个第二接触部60-2重叠的方式设置。延伸部146可以以遍及Y轴方向上的整个FWD区80的方式设置。本示例的延伸部146的构成也可以应用于图14至图19中说明的任一方式。
图21是示出高浓度区140的另一个示例的俯视图。本示例的高浓度区140在Y轴方向上设置到比栅极金属层50靠近外侧的位置。由此，能够更高效地抽出从栅极金属层50的外侧流向有源区100的空穴。应予说明，在X轴方向上，高浓度区140也可以设置于比栅极金属层50靠近外侧的位置。
图14至图21中说明的高浓度区140也可以应用于图1至图13中说明的任一方式。
在各个周边接触部60和周边长型接触部66的内部可以设置有钨插塞。发射电极52可以介由钨插塞而与半导体基板10的上表面92连接。
以上，利用实施方式说明了本发明，但本发明的技术范围不限于上述实施方式中记载的范围。对于本领域技术人员而言明了的是，可以对上述实施方式进行各种变更或改良。根据权利要求书的记载可知该进行了如此变更或改良而得到的方式也能够包括在本发明的技术范围内。
应注意，权利要求书、说明书及附图中示出的装置、系统、程序及方法中的动作、过程、步骤和阶段等各处理的执行顺序只要未特别明示“早于”、“预先”等，另外，只要未在后续处理中使用之前的处理结果，就可以以任意顺序来实现。关于权利要求书、说明书及附图中的动作流程，即使为方便起见使用“首先”、“接下来”等进行了说明，也并不意味着必须以该顺序来实施。

Claims (23)

1.一种半导体装置，其特征在于，具备：
半导体基板，其具有晶体管区；
发射电极，其设置于所述半导体基板上；
第一虚设沟槽部，其设置于所述半导体基板的所述晶体管区，且具有与所述发射电极电连接的虚设导电部；以及
第一接触部，其设置于所述晶体管区的一部分的区域，并且使设置于所述晶体管区的第一导电型的半导体区与所述发射电极电连接，所述晶体管区的所述一部分的区域为所述第一虚设沟槽部的长型部的端部与所述半导体基板的端部之间的区域。
2.根据权利要求1所述的半导体装置，其特征在于，所述第一接触部的在第二方向上的宽度比所述第一虚设沟槽部的在所述第二方向上的宽度大，所述第二方向与所述长型部所延伸的第一方向正交。
3.根据权利要求1或2所述的半导体装置，其特征在于，所述晶体管区具有台面部，所述台面部是所述半导体基板的位于相邻的两个所述第一虚设沟槽部之间的一部分，
第一接触部的在与所述长型部所延伸的第一方向正交的第二方向上的宽度比所述台面部的在所述第二方向上的宽度大。
4.根据权利要求1至3中任一项所述的半导体装置，其特征在于，所述第一虚设沟槽部包括：
所述长型部，其沿第一方向延伸；以及
短型部，其沿与所述第一方向正交的第二方向延伸，并在所述长型部的所述第一方向上的端部与所述长型部连接，
所述第一接触部的在所述第二方向上的宽度比所述第一虚设沟槽部的所述短型部的在所述第二方向上的宽度大。
5.根据权利要求4所述的半导体装置，其特征在于，所述半导体装置还具备连接层，所述连接层是设置于所述晶体管区并且至少与所述短型部的所述虚设导电部电连接的多晶硅层，
所述第一接触部的在所述第二方向上的宽度比所述连接层的在所述第二方向上的宽度大。
6.根据权利要求1至5中任一项所述的半导体装置，其特征在于，所述第一接触部包括：
主区域，其与第二方向平行地延伸，所述第二方向与所述第一虚设沟槽部的所述长型部所延伸的第一方向正交；以及
副区域，其与所述主区域连接，并且沿从所述主区域朝向所述第一虚设沟槽部的方向延伸。
7.根据权利要求6所述的半导体装置，其特征在于，所述第一接触部具有一个所述主区域和两个所述副区域，
两个所述副区域是第一副区域和第二副区域，
所述第一副区域与所述主区域的所述第二方向上的第一端部连接，并沿朝向所述第一虚设沟槽部的方向延伸，
所述第二副区域连接到所述主区域的与所述第一端部不同的所述第二方向上的第二端部，并沿朝向所述第一虚设沟槽部的方向延伸。
8.根据权利要求1至7中任一项所述的半导体装置，其特征在于，所述半导体基板具有与所述晶体管区相邻的二极管区，
所述半导体装置还具备：
第二虚设沟槽部，其设置于所述二极管区，并且具有与所述发射电极电连接的虚设导电部；
第二接触部，其在所述二极管区的一部分的区域，使设置于所述二极管区的第一导电型的半导体区与所述发射电极电连接，所述二极管区的所述一部分的区域为所述第二虚设沟槽部的长型部的端部与所述半导体基板的端部之间的区域，
所述第二接触部的在所述第二方向上的宽度比所述第一接触部的在所述第二方向上的宽度大。
9.根据权利要求8所述的半导体装置，其特征在于，所述二极管区具有台面部，所述台面部是所述半导体基板的位于相邻的两个所述第一虚设沟槽部之间的一部分，
所述第二接触部设置为沿所述第二方向延伸而遍及与所述二极管区中的多个所述台面部对应的长度。
10.根据权利要求8或9所述的半导体装置，其特征在于，
所述晶体管区包括第二导电型的电荷蓄积区，所述电荷蓄积区在所述半导体基板的深度方向上设置于所述第一虚设沟槽部的底部与第一导电型的基区的底部之间，并且，在与所述深度方向正交的平面方向上设置于比所述第一接触部靠近内侧的位置。
11.根据权利要求8至10中任一项所述的半导体装置，其特征在于，所述半导体装置具备：
多个所述晶体管区，其在所述第二方向上彼此分离地设置；以及
所述二极管区，其设置于多个所述晶体管区中的在所述第二方向上相邻的每两个所述晶体管区之间。
12.根据权利要求1至11中任一项所述的半导体装置，其特征在于，所述半导体装置还具备：
栅极流道部，其位于设置有所述晶体管区的有源区的外侧；
位于所述晶体管区的栅极沟槽部，其沿所述长型部所延伸的第一方向延伸，并且具有与所述栅极流道部电连接的栅极导电部；以及
位于所述晶体管区的一个以上的周边长型接触部，其位于在与所述第一方向正交的第二方向上比位于最外侧的所述栅极沟槽部或者所述第一虚设沟槽部靠近外侧的位置，并沿所述第一方向延伸，
所述一个以上的周边长型接触部中的在所述第二方向上最接近所述半导体基板的端部的周边长型接触部与所述栅极流道部之间的间隔距离等于所述第一接触部与所述栅极流道部之间的间隔距离。
13.根据权利要求1至12中任一项所述的半导体装置，其特征在于，所述晶体管区中的所述半导体基板具有第一导电型的基区，
通过所述第一接触部而与所述发射电极连接的所述半导体区是掺杂浓度比所述基区的掺杂浓度高的高浓度区，
所述半导体装置具备栅极金属层，所述栅极金属层位于设置有所述晶体管区的有源区的外侧，
所述高浓度区从所述第一接触部的下方连续地设置到所述栅极金属层的下方。
14.根据权利要求13所述的半导体装置，其特征在于，所述半导体装置具备多个栅极沟槽部，所述多个栅极沟槽部设置于所述晶体管区，并沿所述第一虚设沟槽部的所述长型部所延伸的第一方向延伸，
各个栅极沟槽部设置为从所述晶体管区延伸到所述栅极金属层的下方，
所述高浓度区设置为在两个所述栅极沟槽部之间从所述第一接触部的下方延伸到所述栅极金属层的下方。
15.根据权利要求14所述的半导体装置，其特征在于，至少一个所述栅极沟槽部的在所述第一方向上的端部配置于所述栅极金属层的下方，
所述高浓度区延伸到比所述栅极沟槽部的在所述第一方向上的所述端部靠近外侧的位置。
16.根据权利要求15所述的半导体装置，其特征在于，针对多个所述第一接触部中的每个第一接触部设置有所述高浓度区，
各个所述高浓度区在比所述栅极沟槽部的在所述第一方向上的所述端部靠近外侧的位置彼此连接。
17.根据权利要求15或16所述的半导体装置，其特征在于，所述半导体装置具备栅极连接部，所述栅极连接部设置于所述栅极金属层与所述栅极沟槽部的所述端部之间，且将所述栅极金属层与所述栅极沟槽部电连接，并且由多晶硅形成，
所述高浓度区配置于不与所述栅极连接部重叠的区域。
18.根据权利要求17所述的半导体装置，其特征在于，在所述栅极金属层的下方，多个所述栅极连接部离散地配置，
所述高浓度区穿过两个所述栅极连接部之间而延伸到比所述栅极沟槽部的所述端部靠近外侧的位置。
19.根据权利要求15至18中任一项所述的半导体装置，其特征在于，至少一部分所述栅极沟槽部在俯视时的形状为直线，所述直线的端部配置于所述栅极金属层的下方，
所述高浓度区穿过两个所述直线的端部之间而延伸到比所述直线的端部靠近外侧的位置。
20.根据权利要求15至19中任一项所述的半导体装置，其特征在于，至少一部分的所述栅极沟槽部具有：
两个长型部，其沿第一方向延伸；以及
短型部，其设置于所述栅极金属层的下方并且将两个所述长型部连接，
所述高浓度区穿过两个所述短型部之间而延伸到比所述短型部靠近外侧的位置。
21.根据权利要求14至20中任一项所述的半导体装置，其特征在于，所述半导体基板具有与所述晶体管区相邻的二极管区，
所述半导体装置具备：
第二虚设沟槽部，其设置于所述二极管区，并且具有与所述发射电极电连接的虚设导电部；以及
第二接触部，其设置于所述第二虚设沟槽部的长型部的端部与所述半导体基板的端部之间，
在从所述第二接触部的下方至所述栅极金属层的下方的位置设置有所述高浓度区，
在与所述第一方向正交的第二方向上，所述二极管区中的所述高浓度区的宽度比所述晶体管区中的所述高浓度区的宽度大。
22.根据权利要求13至21中任一项所述的半导体装置，其特征在于，所述高浓度区在所述第一方向上设置到比所述栅极金属层靠近外侧的位置。
23.根据权利要求14至22中任一项所述的半导体装置，其特征在于，所述半导体装置具备一个以上的周边长型接触部，所述一个以上的周边长型接触部位于在与所述第一方向正交的第二方向上比位于最外侧的所述第一虚设沟槽部靠近外侧的位置，并沿所述第一方向延伸，
针对所述周边长型接触部也设置所述高浓度区，
所述高浓度区被设置为从所述周边长型接触部的下方沿所述第二方向延伸到所述栅极金属层的下方。
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